JP2827389B2 - Ｐｌｌ用半導体集積回路 - Google Patents
Ｐｌｌ用半導体集積回路Info
- Publication number
- JP2827389B2 JP2827389B2 JP2019460A JP1946090A JP2827389B2 JP 2827389 B2 JP2827389 B2 JP 2827389B2 JP 2019460 A JP2019460 A JP 2019460A JP 1946090 A JP1946090 A JP 1946090A JP 2827389 B2 JP2827389 B2 JP 2827389B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- frequency
- data
- divided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、PLL（Phase Locked Loop）回路の一部を
構成するもので、プログラマブルディバイダによって外
部入力信号を分周した第１の分周信号を生成し、基準信
号ディバイダによって基準信号を分周した第２の分周信
号を生成し、位相比較器によって第１の分周信号と第２
の分周信号との位相差信号を生成し、位相差が所定範囲
内となったときにはロック検出回路によってロック検出
信号を生成するように構成されたPLL用半導体集積回路
に係り、特には、この集積回路の動作テストのために第
１の分周信号および第２の分周信号を直接外部に取り出
してテスト回路に導くことができるように構成したPLL
用半導体集積回路に関する。
構成するもので、プログラマブルディバイダによって外
部入力信号を分周した第１の分周信号を生成し、基準信
号ディバイダによって基準信号を分周した第２の分周信
号を生成し、位相比較器によって第１の分周信号と第２
の分周信号との位相差信号を生成し、位相差が所定範囲
内となったときにはロック検出回路によってロック検出
信号を生成するように構成されたPLL用半導体集積回路
に係り、特には、この集積回路の動作テストのために第
１の分周信号および第２の分周信号を直接外部に取り出
してテスト回路に導くことができるように構成したPLL
用半導体集積回路に関する。
＜従来の技術＞ 第２図は従来のPLL用半導体集積回路を示すブロック
構成図である。
構成図である。
この図における符号（P1）〜（P11）は、PLL用半導体
集積回路を構成する外部端子である。外部入力信号入力
端子（P1）はプログラマブルディバイダ（１）の入力端
子に、イネーブル端子（P2）はシフトレジスタ（２）お
よびデータラッチ回路（３）の制御入力端子に、クロッ
ク入力端子（P3）およびデータ入力端子（P4）はともに
シフトレジスタ（２）の入力端子に接続されている。そ
して、シフトレジスタ（２）の出力端子はデータラッチ
回路（３）の入力端子に、データラッチ回路（３）の出
力端子はプログラマブルディバイダ（１）のデータ入力
端子にそれぞれ接続されている。水晶振動子接続端子
（P5），（P6）はともに基準信号発振回路（４）の入力
端子に接続され、基準信号発振回路（４）の出力端子は
基準信号ディバイダ（５）の入力端子に接続されてい
る。また、プログラマブルディバイダ（１）および基準
信号ディバイダ（５）の出力端子は、ともに位相比較器
（６）および選択回路（８）の入力端子にそれぞれ接続
されている。さらに、位相比較信号出力端子（P7）は位
相比較器（６）の出力端子に、ロック検出出力端子（P
8）はロック検出回路（７）の出力端子にそれぞれ接続
される一方、ロック検出回路（７）の入力端子は位相比
較器（６）の出力端子に接続されている。
集積回路を構成する外部端子である。外部入力信号入力
端子（P1）はプログラマブルディバイダ（１）の入力端
子に、イネーブル端子（P2）はシフトレジスタ（２）お
よびデータラッチ回路（３）の制御入力端子に、クロッ
ク入力端子（P3）およびデータ入力端子（P4）はともに
シフトレジスタ（２）の入力端子に接続されている。そ
して、シフトレジスタ（２）の出力端子はデータラッチ
回路（３）の入力端子に、データラッチ回路（３）の出
力端子はプログラマブルディバイダ（１）のデータ入力
端子にそれぞれ接続されている。水晶振動子接続端子
（P5），（P6）はともに基準信号発振回路（４）の入力
端子に接続され、基準信号発振回路（４）の出力端子は
基準信号ディバイダ（５）の入力端子に接続されてい
る。また、プログラマブルディバイダ（１）および基準
信号ディバイダ（５）の出力端子は、ともに位相比較器
（６）および選択回路（８）の入力端子にそれぞれ接続
されている。さらに、位相比較信号出力端子（P7）は位
相比較器（６）の出力端子に、ロック検出出力端子（P
8）はロック検出回路（７）の出力端子にそれぞれ接続
される一方、ロック検出回路（７）の入力端子は位相比
較器（６）の出力端子に接続されている。
また、テスト用のプログラマブルディバイダ出力端子
（P9）およびテスト用の基準信号ディバイダ出力端子
（P10）はともに選択回路（８）の出力端子に、選択回
路制御端子（P11）は位相比較器（６）および選択回路
（８）の制御入力端子にそれぞれ接続されている。な
お、図中の符号（９）は水晶振動子、（10），（11）は
コンデンサを示している。
（P9）およびテスト用の基準信号ディバイダ出力端子
（P10）はともに選択回路（８）の出力端子に、選択回
路制御端子（P11）は位相比較器（６）および選択回路
（８）の制御入力端子にそれぞれ接続されている。な
お、図中の符号（９）は水晶振動子、（10），（11）は
コンデンサを示している。
次に動作について説明する。
イネーブル端子（P2）に対する入力が、例えば、“H"
レベルのときには、クロック入力端子（P3）より入力さ
れているクロック信号の立ち上がりに応答して、データ
入力端子（P4）からシフトレジスタ（２）の分周比設定
データ（D1）が読み込まれ、さらに、その分周比設定デ
ータ（D1）がデータラッチ回路（３）に転送されてラッ
チされる。そして、イネーブル端子（P2）に対する入力
が“H"レベルから“L"レベルに立ち下がるときの立ち下
がりエッジが転送信号となって、データラッチ回路
（３）にラッチされていた分周比設定データ（D1）はプ
ログラマブルディバイダ（１）に転送され、プログラマ
ブルディバイダ（１）の分周比が設定される。
レベルのときには、クロック入力端子（P3）より入力さ
れているクロック信号の立ち上がりに応答して、データ
入力端子（P4）からシフトレジスタ（２）の分周比設定
データ（D1）が読み込まれ、さらに、その分周比設定デ
ータ（D1）がデータラッチ回路（３）に転送されてラッ
チされる。そして、イネーブル端子（P2）に対する入力
が“H"レベルから“L"レベルに立ち下がるときの立ち下
がりエッジが転送信号となって、データラッチ回路
（３）にラッチされていた分周比設定データ（D1）はプ
ログラマブルディバイダ（１）に転送され、プログラマ
ブルディバイダ（１）の分周比が設定される。
そこで、外部入力信号入力端子（P1）からプログラマ
ブルディバイダ（１）に入力された外部入力信号
（SIN）は、上記のようにして設定された分周比に従っ
て分周されたうえ、第１の分周信号（SD1）として位相
比較器（６）および選択回路（８）に出力される。
ブルディバイダ（１）に入力された外部入力信号
（SIN）は、上記のようにして設定された分周比に従っ
て分周されたうえ、第１の分周信号（SD1）として位相
比較器（６）および選択回路（８）に出力される。
一方、基準信号発振回路（４）は、コンデンサ（1
0），（11）の静電容量に従って発振する水晶振動子
（９）の発振信号を入力して一定周期の基準信号
（SREF）を発生し、その基準信号（SREF）を基準信号デ
ィバイダ（５）に出力する。そして、基準信号ディバイ
ダ（５）に入力された基準信号（SREF）は、基準信号デ
ィバイダ（５）に設定されている所定の分周比に従って
分周され、第２の分周信号（SD2）として位相比較器
（６）および選択回路（８）に出力される。
0），（11）の静電容量に従って発振する水晶振動子
（９）の発振信号を入力して一定周期の基準信号
（SREF）を発生し、その基準信号（SREF）を基準信号デ
ィバイダ（５）に出力する。そして、基準信号ディバイ
ダ（５）に入力された基準信号（SREF）は、基準信号デ
ィバイダ（５）に設定されている所定の分周比に従って
分周され、第２の分周信号（SD2）として位相比較器
（６）および選択回路（８）に出力される。
選択回路制御端子（P11）に対する入力が通常動作指
令信号（例えば、“L"レベル）であるときは、位相比較
器（６）がアクティブとなり、選択回路（８）がインア
クティブとなる。そして、位相比較器（６）は、入力し
た第１の分周信号（SD1）と第２の分周信号（SD2）とを
比較し、その位相差信号（SPH）が位相比較信号出力端
子（P7）から図示しないローパスフィルタを介してVCO
（電圧制御発振器）に出力される。VCOの発振出力はプ
ログラマブルディバイダ（１）にフィードバックされ、
第１の分周信号（SD1）と第２の分周信号（SD2）との位
相差が所定範囲外であるとき、ロック検出回路（７）は
“H"レベルをロック検出出力端子（P8）に出力し、前記
のフィードバックによるプルイン動作の結果、位相差が
所定範囲内になったときにロック検出回路（７）は“L"
レベルのロック検出信号（SL）を出力する。
令信号（例えば、“L"レベル）であるときは、位相比較
器（６）がアクティブとなり、選択回路（８）がインア
クティブとなる。そして、位相比較器（６）は、入力し
た第１の分周信号（SD1）と第２の分周信号（SD2）とを
比較し、その位相差信号（SPH）が位相比較信号出力端
子（P7）から図示しないローパスフィルタを介してVCO
（電圧制御発振器）に出力される。VCOの発振出力はプ
ログラマブルディバイダ（１）にフィードバックされ、
第１の分周信号（SD1）と第２の分周信号（SD2）との位
相差が所定範囲外であるとき、ロック検出回路（７）は
“H"レベルをロック検出出力端子（P8）に出力し、前記
のフィードバックによるプルイン動作の結果、位相差が
所定範囲内になったときにロック検出回路（７）は“L"
レベルのロック検出信号（SL）を出力する。
ところで、PLL用半導体集積回路の動作テストを行う
ときには、選択回路制御端子（P11）に対する入力を動
作テスト指令信号としての“H"レベルに切り換える。こ
れによって、選択回路（８）がアクティブとなり、プロ
グラマブルディバイダ（１）からの第１の分周信号（S
D1）はプログラマブルディバイダ出力端子（P9）から図
示しないテスト回路に出力され、基準信号ディバイダ
（５）からの第２の分周信号（SD2）は基準信号ディバ
イダ出力端子（P10）からテスト回路に出力される。な
お、この場合、位相比較器（６）から位相比較信号出力
端子（P7）に出力される信号はハイインピーダンス状態
となり、ロック検出出力端子（P8）に出力される信号は
“H"レベルとなる。すなわち、VCOのプルイン動作およ
びロックイン動作を禁止した状態でテストを実施する。
ときには、選択回路制御端子（P11）に対する入力を動
作テスト指令信号としての“H"レベルに切り換える。こ
れによって、選択回路（８）がアクティブとなり、プロ
グラマブルディバイダ（１）からの第１の分周信号（S
D1）はプログラマブルディバイダ出力端子（P9）から図
示しないテスト回路に出力され、基準信号ディバイダ
（５）からの第２の分周信号（SD2）は基準信号ディバ
イダ出力端子（P10）からテスト回路に出力される。な
お、この場合、位相比較器（６）から位相比較信号出力
端子（P7）に出力される信号はハイインピーダンス状態
となり、ロック検出出力端子（P8）に出力される信号は
“H"レベルとなる。すなわち、VCOのプルイン動作およ
びロックイン動作を禁止した状態でテストを実施する。
＜発明が解決しようとする課題＞ しかしながら、従来のPLL用半導体集積回路において
は、その動作テストを行うときに用いられる３つの外部
端子、すなわち、選択回路制御端子（P11）、プログラ
マブルディバイダ出力端子（P9）および基準信号ディバ
イダ出力端子（P10）を設けているため、PLL用半導体集
積回路のパッケージの大型化を招くという不都合が生じ
ていた。
は、その動作テストを行うときに用いられる３つの外部
端子、すなわち、選択回路制御端子（P11）、プログラ
マブルディバイダ出力端子（P9）および基準信号ディバ
イダ出力端子（P10）を設けているため、PLL用半導体集
積回路のパッケージの大型化を招くという不都合が生じ
ていた。
本発明は、このような不都合を解消するためになされ
たもので、動作テストのためだけに用いられる前記３つ
の外部端子を省略することにより、パッケージを小型化
することができるPLL用半導体集積回路を得ることを目
的とする。
たもので、動作テストのためだけに用いられる前記３つ
の外部端子を省略することにより、パッケージを小型化
することができるPLL用半導体集積回路を得ることを目
的とする。
＜課題を解決するための手段＞ この発明に係るPLL用半導体集積回路は、データ入力
端子から分周比設定データを入力するシフトレジスタ
と、このシフトレジスタから入力した分周比設定データ
をラッチし、かつ、転送信号に基づいてラッチした分周
比設定データを転送するデータラッチ回路と、転送され
てきた分周比設定データによる分周比を設定し、かつ、
入力した外部入力信号をその分周比で分周して第１の分
周信号を出力するプログラマブルディバイダと、基準信
号発振回路と、この基準信号発振回路から入力した基準
信号を所定の分周比で分周して第２の分周信号を出力す
る基準信号ディバイダと、通常動作指令信号に基づいて
前記第１の分周信号および第２の分周信号を比較し、か
つ、両分周信号の位相差信号を位相比較信号出力端子か
ら出力する位相比較器と、位相差が所定範囲内となった
ときにロック検出信号をロック検出出力端子から出力す
るロック検出回路とを備え、動作テスト指令信号に基づ
いて前記プログラマブルディバイダからの第１の分周信
号および前記基準信号ディバイダからの第２の分周信号
を外部に出力するように構成されたPLL用半導体集積回
路において、前記第１および第２の分周信号のうちのい
ずれか一方の分周信号と前記位相比較器からの位相差信
号とのいずれか一方を選択して前記位相比較信号出力端
子に出力する第１の選択回路と、前記第１および第２の
分周信号のうちの他方の分周信号と前記ロック検出回路
からのロック検出信号とのいずれか一方を選択して前記
ロック検出出力端子に出力する第２の選択回路と、前記
第１および第２の選択回路に対して位相差信号およびロ
ック検出信号を出力させる。通常動作指令信号を与える
状態と、第１の分周信号および第２の分周信号を出力さ
せる動作テスト指令信号を与える状態とを切り換える選
択制御回路とを備え、前記通常動作指令信号と動作テス
ト指令信号とを区別する選択命令データを前記分周比設
定データとともに前記データ入力端子から前記シフトレ
ジスタを介して前記データラッチ回路に入力し、このデ
ータラッチ回路から分周比設定データを前記プログラマ
ブルディバイダに転送する一方、選択命令データを前記
選択制御回路に転送するように構成したことを特徴とす
るものである。
端子から分周比設定データを入力するシフトレジスタ
と、このシフトレジスタから入力した分周比設定データ
をラッチし、かつ、転送信号に基づいてラッチした分周
比設定データを転送するデータラッチ回路と、転送され
てきた分周比設定データによる分周比を設定し、かつ、
入力した外部入力信号をその分周比で分周して第１の分
周信号を出力するプログラマブルディバイダと、基準信
号発振回路と、この基準信号発振回路から入力した基準
信号を所定の分周比で分周して第２の分周信号を出力す
る基準信号ディバイダと、通常動作指令信号に基づいて
前記第１の分周信号および第２の分周信号を比較し、か
つ、両分周信号の位相差信号を位相比較信号出力端子か
ら出力する位相比較器と、位相差が所定範囲内となった
ときにロック検出信号をロック検出出力端子から出力す
るロック検出回路とを備え、動作テスト指令信号に基づ
いて前記プログラマブルディバイダからの第１の分周信
号および前記基準信号ディバイダからの第２の分周信号
を外部に出力するように構成されたPLL用半導体集積回
路において、前記第１および第２の分周信号のうちのい
ずれか一方の分周信号と前記位相比較器からの位相差信
号とのいずれか一方を選択して前記位相比較信号出力端
子に出力する第１の選択回路と、前記第１および第２の
分周信号のうちの他方の分周信号と前記ロック検出回路
からのロック検出信号とのいずれか一方を選択して前記
ロック検出出力端子に出力する第２の選択回路と、前記
第１および第２の選択回路に対して位相差信号およびロ
ック検出信号を出力させる。通常動作指令信号を与える
状態と、第１の分周信号および第２の分周信号を出力さ
せる動作テスト指令信号を与える状態とを切り換える選
択制御回路とを備え、前記通常動作指令信号と動作テス
ト指令信号とを区別する選択命令データを前記分周比設
定データとともに前記データ入力端子から前記シフトレ
ジスタを介して前記データラッチ回路に入力し、このデ
ータラッチ回路から分周比設定データを前記プログラマ
ブルディバイダに転送する一方、選択命令データを前記
選択制御回路に転送するように構成したことを特徴とす
るものである。
＜作用＞ この発明に係るPLL用半導体集積回路の上記構成によ
る作用は、次のとおりである。
る作用は、次のとおりである。
選択命令データとして通常動作命令データをデータ入
力端子からシフトレジスタを介してデータラッチ回路に
与えた場合、その通常動作命令データは選択制御回路に
転送され、選択制御回路は第１および第２の選択回路に
対して通常動作指令信号を与えて位相比較器からの位相
差信号を位相比較信号出力端子に出力させるとともに、
ロック検出回路からのロック検出信号をロック検出出力
端子に出力させるように制御する。
力端子からシフトレジスタを介してデータラッチ回路に
与えた場合、その通常動作命令データは選択制御回路に
転送され、選択制御回路は第１および第２の選択回路に
対して通常動作指令信号を与えて位相比較器からの位相
差信号を位相比較信号出力端子に出力させるとともに、
ロック検出回路からのロック検出信号をロック検出出力
端子に出力させるように制御する。
また、選択命令データとして動作テスト命令データを
データ入力端子からシフトレジスタを介してデータラッ
チ回路に与えた場合、その動作テスト命令データは選択
制御回路に転送され、選択制御回路は第１および第２の
選択回路に対して動作テスト指令信号を与え、プログラ
マブルディバイダからの第１の分周信号と基準信号ディ
バイダからの第２の分周信号とを位相比較信号出力端子
とロック検出出力端子とからテスト回路に出力させるよ
うに制御する。
データ入力端子からシフトレジスタを介してデータラッ
チ回路に与えた場合、その動作テスト命令データは選択
制御回路に転送され、選択制御回路は第１および第２の
選択回路に対して動作テスト指令信号を与え、プログラ
マブルディバイダからの第１の分周信号と基準信号ディ
バイダからの第２の分周信号とを位相比較信号出力端子
とロック検出出力端子とからテスト回路に出力させるよ
うに制御する。
すなわち、シフトレジスタに接続されたデータ入力端
子を利用して、このデータ入力端子から選択命令データ
を入力することによって従来の選択回路制御端子を省略
し、かつ、位相比較信号出力端子とロック検出出力端子
とを利用して、これらの出力端子から第１および第２の
分周信号を出力させることで従来のテスト専用のプログ
ラマブルディバイダ出力端子と基準信号ディバイダ出力
端子とを省略している。
子を利用して、このデータ入力端子から選択命令データ
を入力することによって従来の選択回路制御端子を省略
し、かつ、位相比較信号出力端子とロック検出出力端子
とを利用して、これらの出力端子から第１および第２の
分周信号を出力させることで従来のテスト専用のプログ
ラマブルディバイダ出力端子と基準信号ディバイダ出力
端子とを省略している。
＜実施例＞ 以下、この発明の実施例を図面に基づいて詳細に説明
する。
する。
第１図はこの発明の実施例に係るPLL用半導体集積回
路のブロック構成図である。
路のブロック構成図である。
第１図におけける符号（１）はプログラマブルディバ
イダ、（２）はシフトレジスタ、（３）はデータラッチ
回路、（４）は基準信号発振回路、（５）は基準信号デ
ィバイダ、（６）は位相比較器、（７）はロック検出回
路（９）は水晶振動子、（10），（11）はコンデンサで
ある。また、外部端子としての（P1）は外部入力信号入
力端子，（P2）はイネーブル端子、（P3）はクロック入
力端子、（P4）はデータ入力端子、（P5），（P6）は水
晶振動子接続端子、（P7）は位相比較信号出力端子、
（P8）はロック検出出力端子であり、これらの構成は特
記しない限り第２図の従来例と同様であるので、ここで
は同一符号を付すにとどめ、説明を省略する。
イダ、（２）はシフトレジスタ、（３）はデータラッチ
回路、（４）は基準信号発振回路、（５）は基準信号デ
ィバイダ、（６）は位相比較器、（７）はロック検出回
路（９）は水晶振動子、（10），（11）はコンデンサで
ある。また、外部端子としての（P1）は外部入力信号入
力端子，（P2）はイネーブル端子、（P3）はクロック入
力端子、（P4）はデータ入力端子、（P5），（P6）は水
晶振動子接続端子、（P7）は位相比較信号出力端子、
（P8）はロック検出出力端子であり、これらの構成は特
記しない限り第２図の従来例と同様であるので、ここで
は同一符号を付すにとどめ、説明を省略する。
この実施例において、従来例と異なっている構成は、
次のとおりである。
次のとおりである。
従来例における選択回路（８）、テスト用のプログラ
マブルディバイダ出力端子（P9）、基準信号ディバイダ
出力端子（P10）および選択回路制御端子（P11）が省略
されている。
マブルディバイダ出力端子（P9）、基準信号ディバイダ
出力端子（P10）および選択回路制御端子（P11）が省略
されている。
基準信号ディバイダ（５）の出力端子と位相比較器
（６）の出力端子とが第１の選択回路（12）の入力端子
に接続され、第１の選択回路（12）の出力端子が位相比
較信号出力端子（P7）に接続される一方、プログラマブ
ルディバイダ（１）の出力端子とロック検出回路（７）
の出力端子とが第２の選択回路（13）の入力端子に接続
され、第２の選択回路（13）の出力端子からロック検出
出力端子（P8）に接続されている。
（６）の出力端子とが第１の選択回路（12）の入力端子
に接続され、第１の選択回路（12）の出力端子が位相比
較信号出力端子（P7）に接続される一方、プログラマブ
ルディバイダ（１）の出力端子とロック検出回路（７）
の出力端子とが第２の選択回路（13）の入力端子に接続
され、第２の選択回路（13）の出力端子からロック検出
出力端子（P8）に接続されている。
PLL用半導体集積回路を通常動作状態と動作テスト状
態とに切り換えるための選択命令データ（D2）を分周比
設定データ（D1）とともに、シフトレジスタ（２）に接
続されたデータ入力端子（P4）から入力するように構成
してある。データラッチ回路（３）は、分周比設定デー
タ（D1）をプログラマブルディバイダ（１）に転送する
一方、選択命令データ（D2）を選択制御回路（14）に転
送するように構成してある。選択制御回路（14）の出力
端子は、第１および第２の選択回路（12），（13）の制
御入力端子に接続されるとともに、位相比較器（６）の
制御入力端子に接続されている。
態とに切り換えるための選択命令データ（D2）を分周比
設定データ（D1）とともに、シフトレジスタ（２）に接
続されたデータ入力端子（P4）から入力するように構成
してある。データラッチ回路（３）は、分周比設定デー
タ（D1）をプログラマブルディバイダ（１）に転送する
一方、選択命令データ（D2）を選択制御回路（14）に転
送するように構成してある。選択制御回路（14）の出力
端子は、第１および第２の選択回路（12），（13）の制
御入力端子に接続されるとともに、位相比較器（６）の
制御入力端子に接続されている。
次に、この実施例に係るPLL用半導体集積回路の動作
を説明する。
を説明する。
イネーブル端子（P2）に対する入力が“H"レベルのと
きには、クロック入力端子（P3）より入力されているク
ロック信号の立ち上がりに応答して、データ入力端子
（P4）からシフトレジスタ（２）に分周比設定データ
（D1）および選択命令データ（D2）が読み込まれ、さら
に、その分周比設定データ（D1）と選択命令データ（D
2）とがデータラッチ回路（３）に転送されてラッチさ
れる。このとき、選択命令データ（D2）には、PLL用半
導体集積回路を通常動作状態に設定するための通常動作
命令データと、動作テスト状態に設定するための動作テ
スト命令データとがあり、いずれか一方が使用される。
きには、クロック入力端子（P3）より入力されているク
ロック信号の立ち上がりに応答して、データ入力端子
（P4）からシフトレジスタ（２）に分周比設定データ
（D1）および選択命令データ（D2）が読み込まれ、さら
に、その分周比設定データ（D1）と選択命令データ（D
2）とがデータラッチ回路（３）に転送されてラッチさ
れる。このとき、選択命令データ（D2）には、PLL用半
導体集積回路を通常動作状態に設定するための通常動作
命令データと、動作テスト状態に設定するための動作テ
スト命令データとがあり、いずれか一方が使用される。
イネーブル端子（P2）に対する入力が“H"レベルから
“L"レベルに立ち下がるときの立ち下がりエッジが転送
信号となって、データラッチ回路（３）にラッチされて
いたデータのうち分周比設定データ（D1）がプログラマ
ブルディバイダ（１）に転送され、プログラマブルディ
バイダ（１）の分周比が設定される一方、選択命令デー
タ（D2）が選択制御回路（14）に転送される。なお、プ
ログラマブルディバイダ（１）、基準信号発振回路
（４）、基準信号ディバイダ（５）、位相比較器
（６）、ロック検出回路（７）の動作は従来例と同様で
ある。
“L"レベルに立ち下がるときの立ち下がりエッジが転送
信号となって、データラッチ回路（３）にラッチされて
いたデータのうち分周比設定データ（D1）がプログラマ
ブルディバイダ（１）に転送され、プログラマブルディ
バイダ（１）の分周比が設定される一方、選択命令デー
タ（D2）が選択制御回路（14）に転送される。なお、プ
ログラマブルディバイダ（１）、基準信号発振回路
（４）、基準信号ディバイダ（５）、位相比較器
（６）、ロック検出回路（７）の動作は従来例と同様で
ある。
そして、選択命令データ（D2）が通常動作命令データ
であるとき、選択制御回路（14）は、第１および第２の
選択回路（12），（13）に対して通常動作指令信号を与
えることにより、第１の選択回路（12）を、位相比較器
（６）からの位相差信号（SPH）を位相比較信号出力端
子（P7）に出力する状態に切り換えるとともに、第２の
選択回路（13）を、ロック検出回路（７）からのロック
検出信号（SL）をロック検出出力端子（P8）に出力する
状態に切り換える。そこで、位相比較信号出力端子（P
7）からの位相差信号（SPH）は図示しないローパスフィ
ルタを介してVCOに出力され、ロック検出信号（SL）
は、ロック検出出力端子（P8）から出力される。
であるとき、選択制御回路（14）は、第１および第２の
選択回路（12），（13）に対して通常動作指令信号を与
えることにより、第１の選択回路（12）を、位相比較器
（６）からの位相差信号（SPH）を位相比較信号出力端
子（P7）に出力する状態に切り換えるとともに、第２の
選択回路（13）を、ロック検出回路（７）からのロック
検出信号（SL）をロック検出出力端子（P8）に出力する
状態に切り換える。そこで、位相比較信号出力端子（P
7）からの位相差信号（SPH）は図示しないローパスフィ
ルタを介してVCOに出力され、ロック検出信号（SL）
は、ロック検出出力端子（P8）から出力される。
また、選択命令データ（D2）が動作テスト命令データ
であるとき、選択制御回路（14）は、第１および第２の
選択回路（12），（13）に対して動作テスト指令信号を
与えることにより、第１の選択回路（12）を、基準信号
ディバイダ（５）からの第２の分周信号（SD2）を位相
比較信号出力端子（P7）に出力する状態に切り換えると
ともに、第２の選択回路（13）を、プログラマブルディ
バイダ（１）からの第１の分周信号（SD1）をロック検
出出力端子（P8）に出力する状態に切り換える。なお、
この動作テスト状態では、VCOのプルイン動作およびロ
ックイン動作を禁止した状態でテストを実施するため
に、位相比較器（６）から出力される位相差信号
（SPH）をハイインピーダンス状態とし、ロック検出回
路（７）の出力を“H"レベルとするように位相比較器
（６）を制御する。
であるとき、選択制御回路（14）は、第１および第２の
選択回路（12），（13）に対して動作テスト指令信号を
与えることにより、第１の選択回路（12）を、基準信号
ディバイダ（５）からの第２の分周信号（SD2）を位相
比較信号出力端子（P7）に出力する状態に切り換えると
ともに、第２の選択回路（13）を、プログラマブルディ
バイダ（１）からの第１の分周信号（SD1）をロック検
出出力端子（P8）に出力する状態に切り換える。なお、
この動作テスト状態では、VCOのプルイン動作およびロ
ックイン動作を禁止した状態でテストを実施するため
に、位相比較器（６）から出力される位相差信号
（SPH）をハイインピーダンス状態とし、ロック検出回
路（７）の出力を“H"レベルとするように位相比較器
（６）を制御する。
以上のように、第１および第２の選択回路（12），
（13）と選択制御回路（14）とを設け、データ入力端子
（P4）から分周比設定データ（D1）とともに選択命令デ
ータ（D2）を入力するように構成したことにより、従来
例で設けられていたテスト専用のプログラマブルディバ
イダ出力端子（P9）、基準信号ディバイダ出力端子（P1
0）および選択回路制御端子（P11）の３つの外部端子を
省略することが可能となる。
（13）と選択制御回路（14）とを設け、データ入力端子
（P4）から分周比設定データ（D1）とともに選択命令デ
ータ（D2）を入力するように構成したことにより、従来
例で設けられていたテスト専用のプログラマブルディバ
イダ出力端子（P9）、基準信号ディバイダ出力端子（P1
0）および選択回路制御端子（P11）の３つの外部端子を
省略することが可能となる。
なお、上記実施例においては、第１の選択回路（12）
において位相比較器（６）からの位相差信号（SPH）と
基準信号ディバイダ（５）からの第２の分周信号
（SD2）とのいずれか一方選択し、第２の選択回路（1
3）においてロック検出出力端子（P8）からのロック検
出信号（SL）とプログラマブルディバイダ出力端子（P
9）からの第１の分周信号（SD1）とのいずれか一方を選
択するように構成したが、この発明はこのような構成に
限定されるものではなく、プログラマブルディバイダ
（１）からの第１の分周信号（SD1）を第１の選択回路
（12）に入力し、基準信号ディバイダ（５）からの第２
の分周信号（SD2）を第２の選択回路（13）に入力して
もよい。
において位相比較器（６）からの位相差信号（SPH）と
基準信号ディバイダ（５）からの第２の分周信号
（SD2）とのいずれか一方選択し、第２の選択回路（1
3）においてロック検出出力端子（P8）からのロック検
出信号（SL）とプログラマブルディバイダ出力端子（P
9）からの第１の分周信号（SD1）とのいずれか一方を選
択するように構成したが、この発明はこのような構成に
限定されるものではなく、プログラマブルディバイダ
（１）からの第１の分周信号（SD1）を第１の選択回路
（12）に入力し、基準信号ディバイダ（５）からの第２
の分周信号（SD2）を第２の選択回路（13）に入力して
もよい。
＜発明の効果＞ 以上説明したように、この発明によれば、通常動作状
態と動作テスト状態とを切り換えるための選択命令デー
タを入力する外部端子としてシフトレジスタに接続され
たデータ入力端子を兼用し、かつ、動作テスト時に第１
および第２の分周信号をテスト回路に出力するための外
部端子として、位相比較信号出力端子とロック検出出力
端子とを兼用するように構成したので、従来例で設けら
れていた選択回路制御端子、テスト専用のプログラマブ
ルディバイダ出力端子および基準信号ディバイダ出力端
子の３つの外部端子を省略することができる。その結
果、PLL用半導体集積回路のパッケージの小型化を図る
ことができるという効果が得られる。
態と動作テスト状態とを切り換えるための選択命令デー
タを入力する外部端子としてシフトレジスタに接続され
たデータ入力端子を兼用し、かつ、動作テスト時に第１
および第２の分周信号をテスト回路に出力するための外
部端子として、位相比較信号出力端子とロック検出出力
端子とを兼用するように構成したので、従来例で設けら
れていた選択回路制御端子、テスト専用のプログラマブ
ルディバイダ出力端子および基準信号ディバイダ出力端
子の３つの外部端子を省略することができる。その結
果、PLL用半導体集積回路のパッケージの小型化を図る
ことができるという効果が得られる。
第１図は本発明の一実施例に係るPLL用半導体集積回路
のブロック構成図、第２図は従来のPLL用半導体集積回
路のブロック構成図である。 図における符号（１）はプログラマブルディバイダ、
（２）はシフトレジスタ、（３）はデータラッチ回路、
（４）は基準信号発振回路、（５）は基準信号ディバイ
ダ、（６）は位相比較器、（７）はロック検出回路、
（12）は第１の選択回路、（13）は第２の選択回路、
（14）は選択制御回路であり、（P1）は外部入力信号入
力端子、（P2）はイネーブル端子、（P3）はクロック入
力端子、（P4）はデータ入力端子、（P7）は位相比較信
号出力端子、（P8）はロック検出出力端子である。ま
た、（D1）は分周比設定データ、（D2）は選択命令デー
タ、（SIN）は外部入力信号、（SREF）は基準信号、（S
D1）は第１の分周信号、（SD2）は第２の分周信号、（S
PH）は位相差信号、（SL）はロック検出信号である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
のブロック構成図、第２図は従来のPLL用半導体集積回
路のブロック構成図である。 図における符号（１）はプログラマブルディバイダ、
（２）はシフトレジスタ、（３）はデータラッチ回路、
（４）は基準信号発振回路、（５）は基準信号ディバイ
ダ、（６）は位相比較器、（７）はロック検出回路、
（12）は第１の選択回路、（13）は第２の選択回路、
（14）は選択制御回路であり、（P1）は外部入力信号入
力端子、（P2）はイネーブル端子、（P3）はクロック入
力端子、（P4）はデータ入力端子、（P7）は位相比較信
号出力端子、（P8）はロック検出出力端子である。ま
た、（D1）は分周比設定データ、（D2）は選択命令デー
タ、（SIN）は外部入力信号、（SREF）は基準信号、（S
D1）は第１の分周信号、（SD2）は第２の分周信号、（S
PH）は位相差信号、（SL）はロック検出信号である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
Claims (1)
- 【請求項１】データ入力端子から分周比設定データを入
力するシフトレジスタと、このシフトレジスタから入力
した分周比設定データをラッチし、かつ、転送信号に基
づいてラッチした分周比設定データを転送するデータラ
ッチ回路と、転送されてきた分周比設定データによる分
周比を設定し、かつ、入力した外部入力信号をその分周
比で分周して第１の分周信号を出力するプログラマブル
ディバイダと、基準信号発振回路と、この基準信号発振
回路から入力した基準信号を所定の分周比で分周して第
２の分周信号を出力する基準信号ディバイダと、通常動
作指令信号に基づいて前記第１の分周信号および第２の
分周信号を比較し、かつ、両分周信号の位相差信号を位
相比較信号出力端子から出力する位相比較器と、位相差
が所定範囲内となったときにロック検写信号をロック検
出出力端子から出力するロック検出回路とを備え、動作
テスト指令信号に基づいて前記プログラマブルディバイ
ダからの第１の分周信号および前記基準信号ディバイダ
からの第２の分周信号を外部に出力するように構成され
たPLL用半導体集積回路において、 前記第１および第２の分周信号のうちのいずれか一方の
分周信号と前記位相比較器からの位相差信号とのいずれ
か一方を選択して前記位相比較信号出力端子に出力する
第１の選択回路と、 前記第１および第２の分周信号のうちの他方の分周信号
と前記ロック検出回路からのロック検出信号とのいずれ
か一方を選択して前記ロック検出出力端子に出力する第
２の選択回路と、 前記第１および第２の選択回路に対して位相差信号およ
びロック検出信号を出力させる通常動作指令信号を与え
る状態と、第１の分周信号および第２の分周信号を出力
させる動作テスト指令信号を与える状態とを切り換える
選択制御回路とを備え、 前記通常動作指令信号と動作テスト指令信号とを区別す
る選択命令データを前記分周比設定データとともに前記
データ入力端子から前記シフトレジスタを介して前記デ
ータラッチ回路に入力し、このデータラッチ回路から分
周比設定データを前記プログラマブルディバイダに転送
する一方、選択命令データを前記選択制御回路に転送す
るように構成したことを特徴とするPLL用半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019460A JP2827389B2 (ja) | 1990-01-29 | 1990-01-29 | Ｐｌｌ用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019460A JP2827389B2 (ja) | 1990-01-29 | 1990-01-29 | Ｐｌｌ用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222520A JPH03222520A (ja) | 1991-10-01 |
| JP2827389B2 true JP2827389B2 (ja) | 1998-11-25 |
Family
ID=11999934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019460A Expired - Fee Related JP2827389B2 (ja) | 1990-01-29 | 1990-01-29 | Ｐｌｌ用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827389B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242848A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-01-29 JP JP2019460A patent/JP2827389B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222520A (ja) | 1991-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5304954A (en) | PLL synthesizer having frequency dividers with reset control | |
| KR940005934B1 (ko) | 위상차 검출회로 | |
| KR0139136B1 (ko) | 클록 신호 발생 회로 | |
| JPH05304467A (ja) | 発振回路 | |
| JP2876426B2 (ja) | 位相検波器 | |
| US7570043B2 (en) | Switches bidirectionally connecting external lead to PLL voltage tune line | |
| JP2827389B2 (ja) | Ｐｌｌ用半導体集積回路 | |
| US20020041214A1 (en) | PLL circuit | |
| JPH01106525A (ja) | 周波数発生回路装置 | |
| JPH1070457A (ja) | Ｐｌｌ回路 | |
| JPH10322200A (ja) | 位相ロック検出回路 | |
| US5483559A (en) | Phase-locked loop device, oscillator, and signal processor | |
| JP3270586B2 (ja) | フェーズ・ロックド・ループ回路 | |
| JPH0191531A (ja) | 位相固定ループ回路に関する改良 | |
| JPS63287113A (ja) | 位相同期ル−プ用集積回路 | |
| JP2976723B2 (ja) | 半導体装置 | |
| KR200145797Y1 (ko) | 위상고정루프회로의 안정된 위상잠금상태 검출장치 | |
| JP3110318B2 (ja) | 位相同期ループ・周波数シンセサイザ | |
| JPH02134924A (ja) | 半導体集積回路 | |
| JPH0583128A (ja) | Ｐｌｌ半導体集積回路装置 | |
| JPS63288518A (ja) | Ｐｌｌ回路 | |
| JPH05227052A (ja) | シンセサイザ受信機 | |
| JP2927801B2 (ja) | Ｐｌｌ回路 | |
| KR20020001124A (ko) | 안정적인 클럭 신호를 발생하기 위한 위상 고정 루프 | |
| JPH02250429A (ja) | 位相同期式発振装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |