JP2976723B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2976723B2 JP2976723B2 JP4270056A JP27005692A JP2976723B2 JP 2976723 B2 JP2976723 B2 JP 2976723B2 JP 4270056 A JP4270056 A JP 4270056A JP 27005692 A JP27005692 A JP 27005692A JP 2976723 B2 JP2976723 B2 JP 2976723B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＰＬＬ回路を含むＣＭＯＳ型半導体装置に関する。
ＰＬＬ回路を含むＣＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置に対して、バイアステ
スト（電源電圧を印加したまま一定時間高温にした後、
正常に装置が動作することを確認し、主に初期不良の発
生率を低くするためのテスト）をする場合、ダイナミッ
ク回路を含むＣＭＯＳ型半導体装置では、外部からクロ
ック信号を入力しないと内部状態が不定となり、貫通電
流が流れるため、外部の発振器からクロック信号を入力
するのが一般的であった。また、テストする半導体装置
がスタティック型ＣＭＯＳ回路で構成されていた場合で
も、テストの状態を実際の状態に近づけるために外部の
発振器からクロック信号を入力することが多い。以下、
このように半導体装置内部のクロック信号が動作した状
態でおこなうバイアステストをダイナミックバイアステ
ストと呼ぶ。
スト（電源電圧を印加したまま一定時間高温にした後、
正常に装置が動作することを確認し、主に初期不良の発
生率を低くするためのテスト）をする場合、ダイナミッ
ク回路を含むＣＭＯＳ型半導体装置では、外部からクロ
ック信号を入力しないと内部状態が不定となり、貫通電
流が流れるため、外部の発振器からクロック信号を入力
するのが一般的であった。また、テストする半導体装置
がスタティック型ＣＭＯＳ回路で構成されていた場合で
も、テストの状態を実際の状態に近づけるために外部の
発振器からクロック信号を入力することが多い。以下、
このように半導体装置内部のクロック信号が動作した状
態でおこなうバイアステストをダイナミックバイアステ
ストと呼ぶ。
【０００３】
【発明が解決しようとする課題】従来の半導体装置に対
して、ダイナミックバイアステストをおこなう場合、被
試験装置を高温にするための炉の外部に発振器を設置
し、クロック信号を被試験装置に入力する方法や、発振
器を炉の内部に構成してクロック信号を被試験装置に入
力する方法がある。
して、ダイナミックバイアステストをおこなう場合、被
試験装置を高温にするための炉の外部に発振器を設置
し、クロック信号を被試験装置に入力する方法や、発振
器を炉の内部に構成してクロック信号を被試験装置に入
力する方法がある。
【０００４】前者の方法は、炉へ外部にある発振器から
被試験装置までの距離が長く、一度に多くの被試験装置
にクロック信号を入力するのが一般的で、クロック信号
の周波数をあまり高くできないという問題点がある。
被試験装置までの距離が長く、一度に多くの被試験装置
にクロック信号を入力するのが一般的で、クロック信号
の周波数をあまり高くできないという問題点がある。
【０００５】また、後者の方法の場合、高温の炉の中に
発振器を構成するため、その寿命が短かいという問題点
があった。さらに、両者とも発振器を準備するための費
用が発生するのはいうまでもない。
発振器を構成するため、その寿命が短かいという問題点
があった。さらに、両者とも発振器を準備するための費
用が発生するのはいうまでもない。
【０００６】本発明の目的は、前記問題点を解決し、ク
ロック信号の周波数を高くでき、発振器の寿命が短かく
ならないようにした半導体装置を提供することにある。
ロック信号の周波数を高くでき、発振器の寿命が短かく
ならないようにした半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
与えられた電圧に応じた周波数のクロック信号を発生す
る電圧制御発振回路と、前記電圧制御発振回路が出力す
るクロック信号と外部から与えられたクロック信号との
位相差を検出して電圧に変換する位相検出回路と、前記
位相検出回路の出力信号を入力して前記電圧制御発振回
路に伝達するローパスフィルタとを含むフィードバック
ループからなるＰＬＬ回路を備えた半導体装置におい
て、前記ローパスフィルタへの入力信号を、外部から入
力される二値のテスト用信号に応じて、前記位相検出回
路の出力信号又は半導体装置に与えられた電源電圧の何
れかに切り替える手段を設けたことを特徴とする。
与えられた電圧に応じた周波数のクロック信号を発生す
る電圧制御発振回路と、前記電圧制御発振回路が出力す
るクロック信号と外部から与えられたクロック信号との
位相差を検出して電圧に変換する位相検出回路と、前記
位相検出回路の出力信号を入力して前記電圧制御発振回
路に伝達するローパスフィルタとを含むフィードバック
ループからなるＰＬＬ回路を備えた半導体装置におい
て、前記ローパスフィルタへの入力信号を、外部から入
力される二値のテスト用信号に応じて、前記位相検出回
路の出力信号又は半導体装置に与えられた電源電圧の何
れかに切り替える手段を設けたことを特徴とする。
【０００８】
【実施例】図１は本発明の一実施例の半導体装置を示す
ブロック図である。図１において、本実施例の半導体装
置は、位相検出回路１と、４分周回路２と、ＮＡＮＤ回
路３と、ローパスフィルタ４と、ＶＣＯ（電圧制御発振
器）回路５と、２分周回路６と、ＮＡＮＤ回路７と、マ
ルチプレクサ８と、レジスタ９と、テスト用信号ＴＥＳ
Ｔ（反転値）入力端子Ｐ１と、クロック信号ＣＬＫ入力
端子Ｐ２とを備えている。ここで、レジスタ９は、装置
内部からの信号を受け、マルチプレクサ８は内部クロッ
ク信号へ出力する。
ブロック図である。図１において、本実施例の半導体装
置は、位相検出回路１と、４分周回路２と、ＮＡＮＤ回
路３と、ローパスフィルタ４と、ＶＣＯ（電圧制御発振
器）回路５と、２分周回路６と、ＮＡＮＤ回路７と、マ
ルチプレクサ８と、レジスタ９と、テスト用信号ＴＥＳ
Ｔ（反転値）入力端子Ｐ１と、クロック信号ＣＬＫ入力
端子Ｐ２とを備えている。ここで、レジスタ９は、装置
内部からの信号を受け、マルチプレクサ８は内部クロッ
ク信号へ出力する。
【０００９】上記の構成で、先ず、半導体装置を通常に
使用するときは、テスト用信号（入力端子Ｐ１への入力
信号）をハイレベルにしておく。そうすると、ＮＡＮＤ
回路３の出力信号がハイレベルになるか又はローレベル
になるかは、クロック信号ＣＬＫ入力端子Ｐ２への入力
クロック信号によって決まるようになり、一般的なＰＬ
Ｌ（フェイズ・ロックド・ループ）回路が、位相検出回
路１，４分周回路２，ＶＣＯ回路５，ローパスフィルタ
４等により構成される。図１の実施例では、ＶＣＯ回路
５は入力クロック信号（ＣＬＫ）の４倍の周波数で発振
する。この信号は、２分周回路６で分周され、入力クロ
ック信号の２倍となる。この２倍となったクロック信号
を内部クロックとするか、あるいはＰＬＬ回路をバイパ
スして、外部からの入力クロック信号（ＣＬＫ）をその
まま内部クロックとするかをレジスタ９の内容により、
マルチプレクサ８にて切換えている。
使用するときは、テスト用信号（入力端子Ｐ１への入力
信号）をハイレベルにしておく。そうすると、ＮＡＮＤ
回路３の出力信号がハイレベルになるか又はローレベル
になるかは、クロック信号ＣＬＫ入力端子Ｐ２への入力
クロック信号によって決まるようになり、一般的なＰＬ
Ｌ（フェイズ・ロックド・ループ）回路が、位相検出回
路１，４分周回路２，ＶＣＯ回路５，ローパスフィルタ
４等により構成される。図１の実施例では、ＶＣＯ回路
５は入力クロック信号（ＣＬＫ）の４倍の周波数で発振
する。この信号は、２分周回路６で分周され、入力クロ
ック信号の２倍となる。この２倍となったクロック信号
を内部クロックとするか、あるいはＰＬＬ回路をバイパ
スして、外部からの入力クロック信号（ＣＬＫ）をその
まま内部クロックとするかをレジスタ９の内容により、
マルチプレクサ８にて切換えている。
【００１０】次に、ダイナミックバイアステストを行う
場合は、上述のテスト用信号をローレベルに設定する。
そうすると、ＮＡＮＤ回路３の出力信号は、位相検出回
路１の出力信号によらずハイレベルに固定されるので、
たとえ電源投入直後には位相検出回路１の出力が不定で
あっても、ローパスフィルタ４の入力をハイレベルに固
定することができる。これにより、ＶＣＯ回路５にハイ
レベル（電源電圧と同じ電位）を入力して、このＶＣＯ
回路５をその最低周波数で発振させることができる。
場合は、上述のテスト用信号をローレベルに設定する。
そうすると、ＮＡＮＤ回路３の出力信号は、位相検出回
路１の出力信号によらずハイレベルに固定されるので、
たとえ電源投入直後には位相検出回路１の出力が不定で
あっても、ローパスフィルタ４の入力をハイレベルに固
定することができる。これにより、ＶＣＯ回路５にハイ
レベル（電源電圧と同じ電位）を入力して、このＶＣＯ
回路５をその最低周波数で発振させることができる。
【００１１】ここで、本実施例の半導体装置はマルチプ
レクサ８を備えており、その制御信号入力点には、上述
のテスト用信号を一方の入力とする２入力のＮＡＮＤ回
路７の出力信号が入力されている。従って、ダイナミッ
クバイアステストのとき、つまりテスト用信号がローレ
ベルに設定されているときは、マルチプレクサ８の制御
信号入力点は、レジスタ９の出力信号の如何に関わら
ず、必ずハイレベルに固定される。そこで、マルチプレ
クサ８の構成を、制御信号入力点への信号がハイレベル
のときに２分周回路６からの入力を選択するようにして
おけば、電源投入直後には、ＰＬＬ回路をバイパスする
か否かを決定するレジスタ９の内容が不定であっても、
マルチプレクサ８に２分周回路６からの信号を選択さ
せ、ＶＣＯ回路５の出力信号に応じた信号を内部クロッ
ク信号として使用することができる。これにより、入力
端子Ｐ２への外部からのクロック信号がなくてもダイナ
ミックバイアステストを実行することができる。
レクサ８を備えており、その制御信号入力点には、上述
のテスト用信号を一方の入力とする２入力のＮＡＮＤ回
路７の出力信号が入力されている。従って、ダイナミッ
クバイアステストのとき、つまりテスト用信号がローレ
ベルに設定されているときは、マルチプレクサ８の制御
信号入力点は、レジスタ９の出力信号の如何に関わら
ず、必ずハイレベルに固定される。そこで、マルチプレ
クサ８の構成を、制御信号入力点への信号がハイレベル
のときに２分周回路６からの入力を選択するようにして
おけば、電源投入直後には、ＰＬＬ回路をバイパスする
か否かを決定するレジスタ９の内容が不定であっても、
マルチプレクサ８に２分周回路６からの信号を選択さ
せ、ＶＣＯ回路５の出力信号に応じた信号を内部クロッ
ク信号として使用することができる。これにより、入力
端子Ｐ２への外部からのクロック信号がなくてもダイナ
ミックバイアステストを実行することができる。
【００１２】また、本実施例では、テスト専用の入力端
子Ｐ１を設定したが、ＲＥＳＥＴ信号等で代用できる場
合もある。このときは、端子を少なくすることができ
る。
子Ｐ１を設定したが、ＲＥＳＥＴ信号等で代用できる場
合もある。このときは、端子を少なくすることができ
る。
【００１３】図２は本発明の第２の実施例のブロック図
である。図２において、本実施例は、基本的には前記第
１の実施例と同様であるが、テスト用信号Ａ入力端子Ｐ
３を追加した。
である。図２において、本実施例は、基本的には前記第
１の実施例と同様であるが、テスト用信号Ａ入力端子Ｐ
３を追加した。
【００１４】本実施例の場合、入力端子Ａの電圧をコン
トロールすることにより、ＶＣＯ回路５の発振周波数す
なわち内部クロック信号の周波数をコントロールでき
る。
トロールすることにより、ＶＣＯ回路５の発振周波数す
なわち内部クロック信号の周波数をコントロールでき
る。
【００１５】
【発明の効果】以上説明したように、本発明は、外部入
力クロック信号に同期し、内部クロック信号や、外部基
準クロック信号を生成するためのＰＬＬ回路を、入力す
る外部クロック信号が直流状態のまま電源が投入されて
も、内部クロック信号を生成する手段を設けたので、ダ
イナミックバイアステストをする場合において、外部に
発振器を準備しなくてもよいという効果を有する。
力クロック信号に同期し、内部クロック信号や、外部基
準クロック信号を生成するためのＰＬＬ回路を、入力す
る外部クロック信号が直流状態のまま電源が投入されて
も、内部クロック信号を生成する手段を設けたので、ダ
イナミックバイアステストをする場合において、外部に
発振器を準備しなくてもよいという効果を有する。
【図１】本発明の第１の実施例の半導体装置を示すブロ
ック図である。
ック図である。
【図２】本発明の第２の実施例のブロック図である。
１ 位相検出回路 ２ ４分周回路 ３，７ ＮＡＮＤ回路 ４ ローパスフィルタ（ＬＰＦ） ５ ＶＣＯ（電圧制御発振器）回路 ６ ２分周回路 ８ マルチプレクサ（切換回路） ９ レジスタ（一時記憶回路）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04 H03L 7/10 H03L 7/18
Claims (2)
- 【請求項１】 与えられた電圧に応じた周波数のクロッ
ク信号を発生する電圧制御発振回路と、前記電圧制御発
振回路が出力するクロック信号と外部から与えられたク
ロック信号との位相差を検出して電圧に変換する位相検
出回路と、前記位相検出回路の出力信号を入力して前記
電圧制御発振回路に伝達するローパスフィルタとを含む
フィードバックループからなるＰＬＬ回路を備えた半導
体装置において、前記ローパスフィルタへの入力信号を、外部から入力さ
れる二値のテスト用信号に応じて、前記位相検出回路の
出力信号又は半導体装置に与えられた電源電圧の何れか
に切り替える 手段を設けたことを特徴とする半導体装
置。 - 【請求項２】 前記ローパスフィルタへの入力信号を切
り替える手段が、ＰＬＬ回路を構成するローパスフィル
タと位相検出回路との間に設けたＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路の一入力は前記テスト用信号の入力端
子に接続されていることを特徴とする請求項１に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270056A JP2976723B2 (ja) | 1992-10-08 | 1992-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270056A JP2976723B2 (ja) | 1992-10-08 | 1992-10-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06118139A JPH06118139A (ja) | 1994-04-28 |
| JP2976723B2 true JP2976723B2 (ja) | 1999-11-10 |
Family
ID=17480909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270056A Expired - Fee Related JP2976723B2 (ja) | 1992-10-08 | 1992-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976723B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0993126A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | クロック発生器 |
-
1992
- 1992-10-08 JP JP4270056A patent/JP2976723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06118139A (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990810 |
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