JPH06216767A - 安定化位相弁別器を備えるフェーズロックドループ用回路 - Google Patents
安定化位相弁別器を備えるフェーズロックドループ用回路Info
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- JPH06216767A JPH06216767A JP5279893A JP27989393A JPH06216767A JP H06216767 A JPH06216767 A JP H06216767A JP 5279893 A JP5279893 A JP 5279893A JP 27989393 A JP27989393 A JP 27989393A JP H06216767 A JPH06216767 A JP H06216767A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、処理パラメータ、設計の特徴、及
び温度への依存が減少され、正確に制御可能であるＰＬ
Ｌ回路を提供することを目的とする。 【構成】 本発明のＰＬＬ回路は、ＶＣＯを制御する電
流ソース及び電流シンクを有するチャージポンプと、Ｖ
ＣＯの信号と安定した基準信号を比較するチャージポン
プ制御用位相弁別器とから成る。位相弁別器は、電流ソ
ース制御信号を供給するリセット可能なＤ形フリップフ
ロップと、電流シンク制御信号を供給するリセット可能
なＤ形フリップフロップと有する。リセット信号は、不
感帯領域を回避するためにシンクとソースの両方を一時
的に動作的に保持する。リセット信号は、シンク及びソ
ース制御信号と、その上、安定性を強化するための基準
信号との結合された制御の下で生成される。
び温度への依存が減少され、正確に制御可能であるＰＬ
Ｌ回路を提供することを目的とする。 【構成】 本発明のＰＬＬ回路は、ＶＣＯを制御する電
流ソース及び電流シンクを有するチャージポンプと、Ｖ
ＣＯの信号と安定した基準信号を比較するチャージポン
プ制御用位相弁別器とから成る。位相弁別器は、電流ソ
ース制御信号を供給するリセット可能なＤ形フリップフ
ロップと、電流シンク制御信号を供給するリセット可能
なＤ形フリップフロップと有する。リセット信号は、不
感帯領域を回避するためにシンクとソースの両方を一時
的に動作的に保持する。リセット信号は、シンク及びソ
ース制御信号と、その上、安定性を強化するための基準
信号との結合された制御の下で生成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＣＯ（電圧制御発振
器）と、チャージポンプと、位相弁別器とから成るＰＬ
Ｌ（フェーズロックドループ）を有する電子回路に関す
る。ＶＣＯは、発振器出力信号を供給する発振器出力
と、ＶＣＯの制御用の制御入力とを有する。チャージポ
ンプは、電流ソースと電流シンクとを有し、制御入力へ
の制御信号を供給する。位相弁別器は、発振器出力信号
を受ける第１の検出器入力と、基準信号を受ける第２の
検出器入力とを有する。位相弁別器は、発振器出力信号
と基準信号との間の位相差に応じてチャージポンプを制
御する。位相弁別器は、電流ソースの制御用ソース信号
と電流シンクの制御用シンク信号を供給するよう発振器
出力信号と基準信号に応答する。位相弁別器は、電流シ
ンクと電流ソースの両方が特定の時間間隔ターンオンに
保持される時、ラッチ手段をリセットするためのリセッ
ト信号を発生するリセット手段を更に含む。リセット信
号の発生は、シンク信号とソース信号を含む。
器）と、チャージポンプと、位相弁別器とから成るＰＬ
Ｌ（フェーズロックドループ）を有する電子回路に関す
る。ＶＣＯは、発振器出力信号を供給する発振器出力
と、ＶＣＯの制御用の制御入力とを有する。チャージポ
ンプは、電流ソースと電流シンクとを有し、制御入力へ
の制御信号を供給する。位相弁別器は、発振器出力信号
を受ける第１の検出器入力と、基準信号を受ける第２の
検出器入力とを有する。位相弁別器は、発振器出力信号
と基準信号との間の位相差に応じてチャージポンプを制
御する。位相弁別器は、電流ソースの制御用ソース信号
と電流シンクの制御用シンク信号を供給するよう発振器
出力信号と基準信号に応答する。位相弁別器は、電流シ
ンクと電流ソースの両方が特定の時間間隔ターンオンに
保持される時、ラッチ手段をリセットするためのリセッ
ト信号を発生するリセット手段を更に含む。リセット信
号の発生は、シンク信号とソース信号を含む。
【０００２】
【従来の技術】ＰＬＬは、例えば、発振器、殊に電圧制
御発振器（ＶＣＯ）を基準周波数と同期させ、極めて安
定した基準を有する一つの基準信号から安定した周波数
の複数の信号を発生する合成器の構築と、能動フィルタ
の構築と、ＦＭ信号の検波等に広く利用される。
御発振器（ＶＣＯ）を基準周波数と同期させ、極めて安
定した基準を有する一つの基準信号から安定した周波数
の複数の信号を発生する合成器の構築と、能動フィルタ
の構築と、ＦＭ信号の検波等に広く利用される。
【０００３】ＶＣＯを制御するのに用いられる典型的な
ディジタル位相弁別器によって供給される制御信号は、
位相遅れが検出される場合の一方の極性と、位相進みが
検出される場合の他方の極性とを有する。一方の極性か
ら他方の極性への変化において、極めて小さな位相差に
対して、制御信号が位相差の変化に感応しない不感帯領
域が屡々存在する。しかしながら、ＶＣＯの制御不能な
位相の変化を回避するために、ＰＬＬの制御特性は零位
相差の動作点を含む位相差の間で線形であることが極め
て重要である。ＶＣＯの不所望な位相変化は、所謂不感
帯領域を生じさせ、ここで、ＶＣＯの得られる出力信号
は予測し難く乱れがちである。かかる不感帯領域は、例
えば、チャージポンプの電流ソースのターンオンとチャ
ージポンプの電流シンクのターンオフとの間及びこれと
は逆の間の遅延から生じる。
ディジタル位相弁別器によって供給される制御信号は、
位相遅れが検出される場合の一方の極性と、位相進みが
検出される場合の他方の極性とを有する。一方の極性か
ら他方の極性への変化において、極めて小さな位相差に
対して、制御信号が位相差の変化に感応しない不感帯領
域が屡々存在する。しかしながら、ＶＣＯの制御不能な
位相の変化を回避するために、ＰＬＬの制御特性は零位
相差の動作点を含む位相差の間で線形であることが極め
て重要である。ＶＣＯの不所望な位相変化は、所謂不感
帯領域を生じさせ、ここで、ＶＣＯの得られる出力信号
は予測し難く乱れがちである。かかる不感帯領域は、例
えば、チャージポンプの電流ソースのターンオンとチャ
ージポンプの電流シンクのターンオフとの間及びこれと
は逆の間の遅延から生じる。
【０００４】従来技術の文献の米国特許明細書第4,814,
726 号は、上記で説明した種類のＰＬＬを開示する。従
来技術によれば、相当の不感帯領域を確実になくすため
に、ポンプの電流シンクと電流ソースの両方は、ポンプ
の出力に正味のチャージ変化を生じることなく零位相差
の動作点付近で作動状態に維持される。この結果、広範
囲の位相差の値に実質的に線形で感応する動作が得られ
る。
726 号は、上記で説明した種類のＰＬＬを開示する。従
来技術によれば、相当の不感帯領域を確実になくすため
に、ポンプの電流シンクと電流ソースの両方は、ポンプ
の出力に正味のチャージ変化を生じることなく零位相差
の動作点付近で作動状態に維持される。この結果、広範
囲の位相差の値に実質的に線形で感応する動作が得られ
る。
【０００５】この公知のＰＬＬは、第１及び第２のラッ
チから成る。各々の位相比較の動作において、第１のラ
ッチは基準信号値を格納して電流ソース用のソース信号
を供給し、第２のラッチはシンク信号を発生するため
に、分周の後に、ＶＣＯの信号を格納する。両方の信号
は、所定の遅延の間、電流ソースと電流シンクに夫々に
結合された第１及び第２の入力を有する第１の論理ゲー
トを用いて作動に維持される。第１の論理ゲートは、電
流シンクと電流ソースとが共にターンオンされているか
否かを検知する。第１の論理ゲートは、第２の論理ゲー
トの入力に接続された出力を有し、この第２の論理ゲー
トは、一方が第１のラッチに接続され、他方は第２のラ
ッチに接続された他の２入力を有する。第２の論理ゲー
トは、ラッチに格納された論理値によって決定され、第
１の論理ゲートにより出力されるリセット信号を発生
し、このリセット信号は次の位相比較動作のためにラッ
チをリセットする。リセット遅延の長さは、論理ゲート
とポンプの素子の遅延により決定される。
チから成る。各々の位相比較の動作において、第１のラ
ッチは基準信号値を格納して電流ソース用のソース信号
を供給し、第２のラッチはシンク信号を発生するため
に、分周の後に、ＶＣＯの信号を格納する。両方の信号
は、所定の遅延の間、電流ソースと電流シンクに夫々に
結合された第１及び第２の入力を有する第１の論理ゲー
トを用いて作動に維持される。第１の論理ゲートは、電
流シンクと電流ソースとが共にターンオンされているか
否かを検知する。第１の論理ゲートは、第２の論理ゲー
トの入力に接続された出力を有し、この第２の論理ゲー
トは、一方が第１のラッチに接続され、他方は第２のラ
ッチに接続された他の２入力を有する。第２の論理ゲー
トは、ラッチに格納された論理値によって決定され、第
１の論理ゲートにより出力されるリセット信号を発生
し、このリセット信号は次の位相比較動作のためにラッ
チをリセットする。リセット遅延の長さは、論理ゲート
とポンプの素子の遅延により決定される。
【０００６】
【発明が解決しようとする課題】従来技術の装置では、
リセット路におけるチャージポンプの構成素子と論理ゲ
ートの特性が、位相弁別器をリセットする瞬間を決定す
る。これが、処理パラメータと、設計の特徴と、温度へ
の依存を一層誘起し、安定性を悪化させるように影響す
る。
リセット路におけるチャージポンプの構成素子と論理ゲ
ートの特性が、位相弁別器をリセットする瞬間を決定す
る。これが、処理パラメータと、設計の特徴と、温度へ
の依存を一層誘起し、安定性を悪化させるように影響す
る。
【０００７】したがって、本発明は、従来技術の装置と
比較して処理パラメータの幅、設計の特徴、及び温度へ
の依存が減少され、より正確に制御可能である上述の電
子装置を提供することを目的とする。
比較して処理パラメータの幅、設計の特徴、及び温度へ
の依存が減少され、より正確に制御可能である上述の電
子装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】このため、本発明は、リ
セット手段がシンク信号と、ソース信号と、基準信号と
の結合された制御下でリセット信号を発生するよう動作
することを特徴とする上述の如き電子回路を提供する。
電流シンクと電流ソースは共に、不感帯領域を回避する
よう一時的に作動状態に保持される。リセット信号は、
シンク及びソース制御信号と、さらに、安定性を増すよ
う基準信号とが結合された制御の下で発生される。本発
明は、基準信号が通常、これに対して他の信号が測定さ
れる極めて安定した信号であり、したがって、例えば、
基準信号が水晶発振器により供給される場合に、凡そ一
又は両方の前記信号の適切な分周の後に、明確な時間フ
レームを提供するとの考えに基づく。したがって、基準
信号内の同一又は逆極性の二つの順次のエッジ間の時間
間隔は、ラッチ手段のリセット動作を制御するための望
ましい基礎を提供する。二つのエッジが一対の順次の立
ち上がり又は立ち下がりエッジであれば、リセットは最
大で基準信号の１周期にわたり遅延される。二つのエッ
ジが基準信号内の二つの順次の変化であれば、その影響
は最大で２分の１周期の遅延である。後者の場合は、発
生されてポンプの出力に累積される雑音がより少なく、
ターンオンされているシンクとソースの両方に起因した
エネルギー消費が減少されるという利点を有する。
セット手段がシンク信号と、ソース信号と、基準信号と
の結合された制御下でリセット信号を発生するよう動作
することを特徴とする上述の如き電子回路を提供する。
電流シンクと電流ソースは共に、不感帯領域を回避する
よう一時的に作動状態に保持される。リセット信号は、
シンク及びソース制御信号と、さらに、安定性を増すよ
う基準信号とが結合された制御の下で発生される。本発
明は、基準信号が通常、これに対して他の信号が測定さ
れる極めて安定した信号であり、したがって、例えば、
基準信号が水晶発振器により供給される場合に、凡そ一
又は両方の前記信号の適切な分周の後に、明確な時間フ
レームを提供するとの考えに基づく。したがって、基準
信号内の同一又は逆極性の二つの順次のエッジ間の時間
間隔は、ラッチ手段のリセット動作を制御するための望
ましい基礎を提供する。二つのエッジが一対の順次の立
ち上がり又は立ち下がりエッジであれば、リセットは最
大で基準信号の１周期にわたり遅延される。二つのエッ
ジが基準信号内の二つの順次の変化であれば、その影響
は最大で２分の１周期の遅延である。後者の場合は、発
生されてポンプの出力に累積される雑音がより少なく、
ターンオンされているシンクとソースの両方に起因した
エネルギー消費が減少されるという利点を有する。
【０００９】本発明による回路の動作は、リセット手段
がチャージポンプと独立に機能するので、従来技術の回
路に比較してより容易にテストされ得ることを特に記載
する。本発明の一実施例において、位相弁別器は論理ゲ
ートと、各々がクロック入力とデータ入力とリセット入
力と出力とを備えた第１及び第２のリセット可能なＤ形
フリップフロップとから成る。Ｄ形フリップフロップの
データ入力は直流電圧、例えば電源電圧Ｖｃｃを受ける
ためのノードに接続される。第１のＤ形フリップフロッ
プのクロック入力は基準信号を受け、第２のＤ形フリッ
プフロップのクロック入力は発振器出力信号を受ける。
第１のＤ形フリップフロップの出力は、電流ソースと電
流シンクの一方を作動するための信号を供給し、一方、
第２のＤ形フリップフロップの出力は、電流ソースと電
流シンクの他方を作動するための信号を供給する。論理
ゲートは、第１のＤ形フリップフロップの出力に接続さ
れた第１のゲート入力と、第２のＤ形フリップフロップ
の出力に接続された第２のゲート入力と、基準信号を表
した更なる信号を受ける第３のゲート入力とを有する。
論理ゲートのゲート出力は、第１及び第２のＤ形フリッ
プフロップの両方のリセット入力に接続される。
がチャージポンプと独立に機能するので、従来技術の回
路に比較してより容易にテストされ得ることを特に記載
する。本発明の一実施例において、位相弁別器は論理ゲ
ートと、各々がクロック入力とデータ入力とリセット入
力と出力とを備えた第１及び第２のリセット可能なＤ形
フリップフロップとから成る。Ｄ形フリップフロップの
データ入力は直流電圧、例えば電源電圧Ｖｃｃを受ける
ためのノードに接続される。第１のＤ形フリップフロッ
プのクロック入力は基準信号を受け、第２のＤ形フリッ
プフロップのクロック入力は発振器出力信号を受ける。
第１のＤ形フリップフロップの出力は、電流ソースと電
流シンクの一方を作動するための信号を供給し、一方、
第２のＤ形フリップフロップの出力は、電流ソースと電
流シンクの他方を作動するための信号を供給する。論理
ゲートは、第１のＤ形フリップフロップの出力に接続さ
れた第１のゲート入力と、第２のＤ形フリップフロップ
の出力に接続された第２のゲート入力と、基準信号を表
した更なる信号を受ける第３のゲート入力とを有する。
論理ゲートのゲート出力は、第１及び第２のＤ形フリッ
プフロップの両方のリセット入力に接続される。
【００１０】この実施例は、従来技術の一つの実施例に
関して極めて単純化されている。必要な構成部品は一層
少なく、ＰＬＬ内の雑音の影響の累積は削減されてい
る。典型的には、水晶発振器のような安定したソースか
ら得られる基準信号は、従来の技術の様に、専用フィー
ドバックループの動作パラメータに関係することがな
く、確実に極めて正確に動作する。
関して極めて単純化されている。必要な構成部品は一層
少なく、ＰＬＬ内の雑音の影響の累積は削減されてい
る。典型的には、水晶発振器のような安定したソースか
ら得られる基準信号は、従来の技術の様に、専用フィー
ドバックループの動作パラメータに関係することがな
く、確実に極めて正確に動作する。
【００１１】
【実施例】添付図面を参照して一実施例によって、以下
に本発明を説明する。一般的なＰＬＬ 図１は典型的なＰＬＬ１０のブロック系統図を示す。Ｐ
ＬＬ１０は、発振周波数がフィルタ１６を介してチャー
ジポンプ１４により制御されるＶＣＯ１２から成る。フ
ィルタ１６は実質的には、ＶＣＯ１２の制御入力に制御
電圧を印加するために充電又は放電されるキャパシタン
スである。次に、チャージポンプ１４は、入力２０の基
準信号と、出力２４におけるＶＣＯ１２の出力信号を表
わす入力２２の更なる信号とを互いに相関させる位相弁
別器１８によって制御される。基準信号は、例えば水晶
発振器の様に安定化発振器２６から直接又は分周器２８
を介して得られる。更なる信号は、出力２４におけるＶ
ＣＯの出力信号でもよく、分周器３０を介したＶＣＯの
出力信号から得てもよい。
に本発明を説明する。一般的なＰＬＬ 図１は典型的なＰＬＬ１０のブロック系統図を示す。Ｐ
ＬＬ１０は、発振周波数がフィルタ１６を介してチャー
ジポンプ１４により制御されるＶＣＯ１２から成る。フ
ィルタ１６は実質的には、ＶＣＯ１２の制御入力に制御
電圧を印加するために充電又は放電されるキャパシタン
スである。次に、チャージポンプ１４は、入力２０の基
準信号と、出力２４におけるＶＣＯ１２の出力信号を表
わす入力２２の更なる信号とを互いに相関させる位相弁
別器１８によって制御される。基準信号は、例えば水晶
発振器の様に安定化発振器２６から直接又は分周器２８
を介して得られる。更なる信号は、出力２４におけるＶ
ＣＯの出力信号でもよく、分周器３０を介したＶＣＯの
出力信号から得てもよい。
【００１２】ＰＬＬ１０は、入力２２に印加された信号
の周波数を入力２０における基準信号の周波数に実質的
に一致させ続けるように機能することが知られている。
チャージポンプ１４は、基本的に、電流ソース３２と電
流シンク３４とから成る。フィルタ１６のキャパシタン
スにおいてＶＣＯ１２への適切な制御電圧が、位相弁別
器１８によって管理された電流ソース３２及び電流シン
ク３４の制御の下に発生される。
の周波数を入力２０における基準信号の周波数に実質的
に一致させ続けるように機能することが知られている。
チャージポンプ１４は、基本的に、電流ソース３２と電
流シンク３４とから成る。フィルタ１６のキャパシタン
スにおいてＶＣＯ１２への適切な制御電圧が、位相弁別
器１８によって管理された電流ソース３２及び電流シン
ク３４の制御の下に発生される。
【００１３】上述の如く、ＰＬＬ１０を適切に動作させ
るために、位相弁別器１８とポンプ１４は、応答の非線
形性に起因した零位相差周辺の不感帯を回避するように
連係すべきである。これは、ポンプの出力で増加又は減
少する正味のチャージを発生することなく、零差領域で
ソース３２とシンク３４の両方をターンオンに保持する
ことにより実現される。位相弁別器 図２は本発明による位相弁別器１８を示す。位相弁別器
１８は、各々がクロック入力ＣＫと、データ入力Ｄと、
リセット入力ＲＥＳと、出力Ｑを備えた第１及び第２の
リセット可能なＤ形フリップフロップから成る。弁別器
１８は、論理ＡＮＤゲート５６を更に含む。Ｄ形フリッ
プフロップは、クロック入力ＣＫに印加された信号の正
のエッジによりセットされ、リセット入力ＲＥＳにおけ
る正レベルによりリセットされる。Ｄ形フリップフロッ
プ５２及び５４のデータ入力Ｄは、電源電圧Ｖｃｃに接
続される。第１のＤ形フリップフロップ５２のクロック
入力ＣＫは、水晶発振器２６により供給される信号を表
す基準信号ＣＫ５２を受け、第２のＤ形フリップフロッ
プ５４のクロック入力ＣＫは、ＶＣＯ１２の出力信号を
表す信号ＣＫ５４を受ける。第１のＤ形フリップフロッ
プ５２の出力Ｑは、電流ソース３２を作動するソース信
号を供給し、一方、第２のＤ形フリップフロップ５４の
出力Ｑは、電流シンク３４を作動するシンク信号を供給
する。ＡＮＤゲート５６は、第１のＤ形フリップフロッ
プ５２の出力Ｑに結合された第１のゲート入力と、第２
のＤ形フリップフロップ５４の出力Ｑに結合された第２
のゲート入力と、基準信号ＣＫ５２を表す更なる信号を
受けるために分割器２８に至る第３のゲート入力とを有
する。ＡＮＤゲート５６のゲート出力は、第１及び第２
のＤ形フリップフロップ５２及び５４の両方のリセット
入力ＲＥＳに接続される。信号図 図３の（ａ）乃至（ｇ）は、図２に示す弁別器１８の動
作を一例として説明するための図である。図３の（ａ）
は、時点ｔの関数として信号ＣＫ５２を示し、（ｂ）
は、時点ｔの関数として信号ＣＫ５４を示す。ＣＫ５２
に正のエッジが生ずる時、Ｄ形フリップフロップ５２は
セットされ、（ｃ）に示す様に論理的ハイレベルのＱ５
２を生成する。同様に、ＣＫ５４に正のエッジが生ずる
時、Ｄ形フリップフロップ５４はセットされ、（ｄ）に
示す様に論理的ハイレベルのＱ５２を生成する。したが
って、Ｑ５２がハイレベルになる時、電流ソース３２が
ポンプの出力６０に電流を供給するためにターンオンさ
れ、Ｑ５４がハイレベルになる時、電流シンク５４がポ
ンプの出力６０から電流を取り出すためにターンオンさ
れる。出力信号６０への正味の電流Ｉ（ｎｅｔ）と、出
力信号６０で最後に累積された正味のチャージは、電流
ソース及びシンクがターンオンされている間の時間間隔
に比例し、これは、信号ＣＫ５２とＣＫ５４との間の位
相差に比例する。正味の電流Ｉ（ｎｅｔ）は、時点ｔの
関数として（ｅ）に示される。
るために、位相弁別器１８とポンプ１４は、応答の非線
形性に起因した零位相差周辺の不感帯を回避するように
連係すべきである。これは、ポンプの出力で増加又は減
少する正味のチャージを発生することなく、零差領域で
ソース３２とシンク３４の両方をターンオンに保持する
ことにより実現される。位相弁別器 図２は本発明による位相弁別器１８を示す。位相弁別器
１８は、各々がクロック入力ＣＫと、データ入力Ｄと、
リセット入力ＲＥＳと、出力Ｑを備えた第１及び第２の
リセット可能なＤ形フリップフロップから成る。弁別器
１８は、論理ＡＮＤゲート５６を更に含む。Ｄ形フリッ
プフロップは、クロック入力ＣＫに印加された信号の正
のエッジによりセットされ、リセット入力ＲＥＳにおけ
る正レベルによりリセットされる。Ｄ形フリップフロッ
プ５２及び５４のデータ入力Ｄは、電源電圧Ｖｃｃに接
続される。第１のＤ形フリップフロップ５２のクロック
入力ＣＫは、水晶発振器２６により供給される信号を表
す基準信号ＣＫ５２を受け、第２のＤ形フリップフロッ
プ５４のクロック入力ＣＫは、ＶＣＯ１２の出力信号を
表す信号ＣＫ５４を受ける。第１のＤ形フリップフロッ
プ５２の出力Ｑは、電流ソース３２を作動するソース信
号を供給し、一方、第２のＤ形フリップフロップ５４の
出力Ｑは、電流シンク３４を作動するシンク信号を供給
する。ＡＮＤゲート５６は、第１のＤ形フリップフロッ
プ５２の出力Ｑに結合された第１のゲート入力と、第２
のＤ形フリップフロップ５４の出力Ｑに結合された第２
のゲート入力と、基準信号ＣＫ５２を表す更なる信号を
受けるために分割器２８に至る第３のゲート入力とを有
する。ＡＮＤゲート５６のゲート出力は、第１及び第２
のＤ形フリップフロップ５２及び５４の両方のリセット
入力ＲＥＳに接続される。信号図 図３の（ａ）乃至（ｇ）は、図２に示す弁別器１８の動
作を一例として説明するための図である。図３の（ａ）
は、時点ｔの関数として信号ＣＫ５２を示し、（ｂ）
は、時点ｔの関数として信号ＣＫ５４を示す。ＣＫ５２
に正のエッジが生ずる時、Ｄ形フリップフロップ５２は
セットされ、（ｃ）に示す様に論理的ハイレベルのＱ５
２を生成する。同様に、ＣＫ５４に正のエッジが生ずる
時、Ｄ形フリップフロップ５４はセットされ、（ｄ）に
示す様に論理的ハイレベルのＱ５２を生成する。したが
って、Ｑ５２がハイレベルになる時、電流ソース３２が
ポンプの出力６０に電流を供給するためにターンオンさ
れ、Ｑ５４がハイレベルになる時、電流シンク５４がポ
ンプの出力６０から電流を取り出すためにターンオンさ
れる。出力信号６０への正味の電流Ｉ（ｎｅｔ）と、出
力信号６０で最後に累積された正味のチャージは、電流
ソース及びシンクがターンオンされている間の時間間隔
に比例し、これは、信号ＣＫ５２とＣＫ５４との間の位
相差に比例する。正味の電流Ｉ（ｎｅｔ）は、時点ｔの
関数として（ｅ）に示される。
【００１４】上記の如く、ソース３２とシンク３４の両
方はターンオンに保持され、ＰＬＬ１０が零位相差領域
の近傍で動作する時、適切に制御された方法でターンオ
フされる。このために、ソース３２とシンク３４の両方
がターンオンされている時に、安定した制御信号が、Ｄ
形フリップフロップ５２及び５４を適切にリセットする
ようにＡＮＤゲート５６から生成される。Ｑ５２とＱ５
４の両方がすでにハイレベルの時、ＡＮＤゲート５６を
作動するために、ハイレベルにあり、変化の特性の点で
明確な第３の入力信号ＥＮが必要になる。かかる信号
は、水晶発振器２６から直接に、或いは、分周器２８又
は他の中間回路を介して得られる。
方はターンオンに保持され、ＰＬＬ１０が零位相差領域
の近傍で動作する時、適切に制御された方法でターンオ
フされる。このために、ソース３２とシンク３４の両方
がターンオンされている時に、安定した制御信号が、Ｄ
形フリップフロップ５２及び５４を適切にリセットする
ようにＡＮＤゲート５６から生成される。Ｑ５２とＱ５
４の両方がすでにハイレベルの時、ＡＮＤゲート５６を
作動するために、ハイレベルにあり、変化の特性の点で
明確な第３の入力信号ＥＮが必要になる。かかる信号
は、水晶発振器２６から直接に、或いは、分周器２８又
は他の中間回路を介して得られる。
【００１５】図３の（ｆ）は、水晶発振器２６により供
給される信号ＸＴＡＬを示す。信号ＣＫ５２は、例え
ば、次のＣＫ５２の変化迄に所定数のＸＴＡＬ信号のパ
ルスをカウントすることによって、信号ＸＴＡＬから得
られる。したがって、水晶発振器２６からのパルスは、
直面させられた役割に容易に調整されうる極めて正確な
時点の基礎を提供する。例えば、逆極性を有する第３の
信号ＥＮを発生するために信号ＸＴＡＬの同じパルスを
利用できる。これが（ｇ）に示される。Ｑ５２とＱ５４
の関連した信号の変化を（ｃ）と（ｄ）に示す。
給される信号ＸＴＡＬを示す。信号ＣＫ５２は、例え
ば、次のＣＫ５２の変化迄に所定数のＸＴＡＬ信号のパ
ルスをカウントすることによって、信号ＸＴＡＬから得
られる。したがって、水晶発振器２６からのパルスは、
直面させられた役割に容易に調整されうる極めて正確な
時点の基礎を提供する。例えば、逆極性を有する第３の
信号ＥＮを発生するために信号ＸＴＡＬの同じパルスを
利用できる。これが（ｇ）に示される。Ｑ５２とＱ５４
の関連した信号の変化を（ｃ）と（ｄ）に示す。
【００１６】図３の（ｇ）の例は、順次の正のエッジが
信号ＥＮの順次の変化を決定する１周期の信号ＸＴＡＬ
に基づいている。他の例では、半周期の信号ＸＴＡＬに
基づいて第３の信号ＥＮを生成することに基づくことも
可能である。これは、ＥＮがハイレベルの間の時間を短
縮させるので、シンク３４とソース３２の両方がターン
オンされる間の時間を減少させることから、ポンプの出
力６０における雑音の累積をより減少させ、ポンプ１４
のエネルギー消費を削減させる。かかる信号ＥＮは、例
えば、インバータの様に、簡単なバッファを利用して得
ることができる。
信号ＥＮの順次の変化を決定する１周期の信号ＸＴＡＬ
に基づいている。他の例では、半周期の信号ＸＴＡＬに
基づいて第３の信号ＥＮを生成することに基づくことも
可能である。これは、ＥＮがハイレベルの間の時間を短
縮させるので、シンク３４とソース３２の両方がターン
オンされる間の時間を減少させることから、ポンプの出
力６０における雑音の累積をより減少させ、ポンプ１４
のエネルギー消費を削減させる。かかる信号ＥＮは、例
えば、インバータの様に、簡単なバッファを利用して得
ることができる。
【００１７】上記の例において、ソース３２は、所定の
時点の周期間に作動するが、一方、シンク３４は、位相
差に依存した時間間隔の間に作動する。正常動作中の分
周器２８及び３０の電流ピークは、電源電圧の変調の原
因となり、したがって、ソース３２とシンク３４の一時
的なスイッチング動作となる。ソース３２とシンク３４
を制御する信号が分周器の動作に同期した制御信号を得
ることにより本発明によるのと同じように変調される場
合、変調の影響は低減される。さらに、チャージポンプ
１４への信号伝送中の分周器（又はカウンタ）２８及び
３０の動作を低減させることによって、不所望の変調が
低減される。これは、分周器２８及び３０への入力信号
の正のエッジで分周器の動作を制御させ、分周器２８及
び３０への入力信号の負のエッジで位相弁別器を制御さ
せることによって行われる。
時点の周期間に作動するが、一方、シンク３４は、位相
差に依存した時間間隔の間に作動する。正常動作中の分
周器２８及び３０の電流ピークは、電源電圧の変調の原
因となり、したがって、ソース３２とシンク３４の一時
的なスイッチング動作となる。ソース３２とシンク３４
を制御する信号が分周器の動作に同期した制御信号を得
ることにより本発明によるのと同じように変調される場
合、変調の影響は低減される。さらに、チャージポンプ
１４への信号伝送中の分周器（又はカウンタ）２８及び
３０の動作を低減させることによって、不所望の変調が
低減される。これは、分周器２８及び３０への入力信号
の正のエッジで分周器の動作を制御させ、分周器２８及
び３０への入力信号の負のエッジで位相弁別器を制御さ
せることによって行われる。
【００１８】上記のクロック制御のための過程は、同じ
チップ上の様々な回路の動作を制御するためにクロック
信号中の逆極性のエッジを利用している。この過程は、
上述のＰＬＬ環境よりもいっそう一般的な回路に利用さ
れることが極めて好ましい。これは雑音の発生を低減す
るために動作の一時的な分離を確立するエレガントな方
法を示している。一時的な動作の分散は、一方の極性の
クロックエッジ上の過剰な雑音を、先行又は後続する他
の極性のクロックエッジに動作の一部を移転させること
によって回避することに基づいている。
チップ上の様々な回路の動作を制御するためにクロック
信号中の逆極性のエッジを利用している。この過程は、
上述のＰＬＬ環境よりもいっそう一般的な回路に利用さ
れることが極めて好ましい。これは雑音の発生を低減す
るために動作の一時的な分離を確立するエレガントな方
法を示している。一時的な動作の分散は、一方の極性の
クロックエッジ上の過剰な雑音を、先行又は後続する他
の極性のクロックエッジに動作の一部を移転させること
によって回避することに基づいている。
【図１】典型的なＰＬＬのブロック系統図である。
【図２】本発明による位相弁別器のブロック系統図であ
る。
る。
【図３】図２の位相弁別器の動作を説明するための信号
図である。
図である。
１０ ＰＬＬ（フェーズロックドループ） １２ ＶＣＯ（電圧制御発振器） １４ チャージポンプ １６ フィルタ １８ 位相弁別器 ２０，２２ 入力 ２４ 出力 ２６ 安定化発振器 ２８、３０ 分周器 ３２ 電流ソース ３４ 電流シンク ５２、５４ Ｄ形フリップフロップ ５６ 論理ＡＮＤゲート ６０ ポンプ出力
Claims (6)
- 【請求項１】 − 発振器出力信号供給用の発振器出力
と発振器制御用制御入力とを有するＶＣＯと、 − 電流ソース及び電流シンクを有し、該制御入力に制
御信号を供給するよう動作するチャージポンプと、 − 該発振器出力信号を受ける第１の検出器入力と、基
準信号を受ける第２の検出器入力とを有し、該発振器出
力信号と該基準信号との位相差に応じて該チャージポン
プを制御するよう動作する位相弁別器とから成るＰＬＬ
を有する電子回路であって、 該位相弁別器は、 − 該発振器出力信号と該基準信号とに応答し、該電流
ソースの制御用ソース信号を供給する第１のラッチ出力
と、該電流シンクの制御用シンク信号を供給する第２の
ラッチ出力と、リセット信号を受けるリセット入力とを
有するリセット可能ラッチ手段と、 − 該電流シンクと該電流ソースの両方が特定の時間間
隔ターンオンに保持される時該ラッチ手段をリセットす
る該リセット信号を発生するよう動作するリセット手段
とを含み、該リセット信号の発生は該シンク信号と該ソ
ース信号とを含み、 該リセット手段は、該シンク信号と該ソース信号と該基
準信号との結合された制御の下で該リセット信号を発生
するよう動作することを特徴とする電子回路。 - 【請求項２】 前記リセット手段は、 − 前記リセット信号を発生するよう前記ラッチ手段の
リセット入力に結合された出力と、前記ソース信号及び
前記シンク信号によって制御されるよう前記第１及び第
２のラッチ出力に結合された第１及び第２の入力と、前
記基準信号を表わすイネーブル信号を受ける第３の入力
とを有するリセット論理ゲートとから成る請求項１記載
の回路。 - 【請求項３】 前記イネーブル信号は、カウンタ又は分
周器を介して前記基準信号から得られる請求項２記載の
回路。 - 【請求項４】 前記イネーブル信号は、前記基準信号の
中の２つの順次の同じ極性のエッジから得られる請求項
２記載の回路。 - 【請求項５】 前記イネーブル信号は、前記基準信号の
中の２つの順次の逆極性のエッジから得られる請求項２
記載の回路。 - 【請求項６】 前記ラッチ手段は、 − 前記基準信号により制御されるクロック入力と、直
流電圧を受けるＤ−入力と、前記リセット論理ゲートか
ら前記リセット信号を受けるリセット入力と、前記リセ
ット論理ゲートの前記第１の入力に接続されて前記ソー
ス信号及び前記シンク信号の中の一方を供給するＤ−出
力とを有する第１のＤ形フリップフロップと、 − 前記発振器出力信号により制御されるクロック入力
と、前記直流電圧を受けるＤ−入力と、前記リセット論
理ゲートから前記リセット入力を受けるリセット入力
と、前記リセット論理ゲートの前記第２の入力に接続さ
れて前記ソース信号及び前記シンク信号の中の他方を供
給するＤ−出力とを有する第２のＤ形フリップフロップ
とから成る請求項２乃至５のうちいずれか１項記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL92203549:8 | 1992-11-18 | ||
| EP92203549 | 1992-11-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216767A true JPH06216767A (ja) | 1994-08-05 |
Family
ID=8211053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279893A Pending JPH06216767A (ja) | 1992-11-18 | 1993-11-09 | 安定化位相弁別器を備えるフェーズロックドループ用回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5436596A (ja) |
| JP (1) | JPH06216767A (ja) |
| KR (1) | KR100296207B1 (ja) |
| DE (1) | DE69309617T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003527024A (ja) * | 2000-03-15 | 2003-09-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チャージポンプを備えた低電力で不感帯のない位相周波数検知器 |
| KR20040008774A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 위상 주파수 검출회로 |
| JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815041A (en) | 1996-04-12 | 1998-09-29 | Silicon Image, Inc. | High-speed and high-precision phase locked loop having phase detector with dynamic logic structure |
| JP2947192B2 (ja) * | 1996-12-05 | 1999-09-13 | 日本電気株式会社 | Ｐｌｌ回路 |
| US5977801A (en) * | 1997-07-07 | 1999-11-02 | International Business Machines Corporation | Self-resetting phase/frequency detector with reduced dead zone |
| KR19990009178A (ko) * | 1997-07-08 | 1999-02-05 | 윤종용 | 데드 존이 없는 디지탈 위상 동기 루프와 위상 비교 및 전하 펌핑 방법 |
| US6141394A (en) * | 1997-12-22 | 2000-10-31 | Philips Electronics North America Corporation | Fractional-N frequency synthesizer with jitter compensation |
| US6327319B1 (en) | 1998-11-06 | 2001-12-04 | Motorola, Inc. | Phase detector with frequency steering |
| DE19859515C1 (de) * | 1998-12-22 | 2000-04-20 | Siemens Ag | Digitaler Phasen-Frequenz-Detektor |
| US6326826B1 (en) | 1999-05-27 | 2001-12-04 | Silicon Image, Inc. | Wide frequency-range delay-locked loop circuit |
| DE10311049A1 (de) * | 2003-03-13 | 2004-09-23 | Rohde & Schwarz Gmbh & Co. Kg | Phasen-/Frequenzregelkreis und Phasen-/Frequenz-Komparator hierfür |
| EP2369745B1 (en) * | 2010-03-25 | 2015-04-15 | Silicon Laboratories Inc. | Method and apparatus for quantization noise reduction in fractional-N PLLS |
| US8207766B2 (en) * | 2010-03-25 | 2012-06-26 | Silicon Laboratories Inc. | Method and apparatus for quantization noise reduction in fractional-N PLLs |
| US8179163B2 (en) * | 2010-03-25 | 2012-05-15 | Silicon Laboratories Inc. | Method and apparatus for charge pump linearization in fractional-N PLLs |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4105947A (en) * | 1977-09-16 | 1978-08-08 | Rca Corporation | Pulse wave phase and frequency detector |
| US4814726A (en) * | 1987-08-17 | 1989-03-21 | National Semiconductor Corporation | Digital phase comparator/charge pump with zero deadband and minimum offset |
| JPH0221724A (ja) * | 1988-07-09 | 1990-01-24 | Hitachi Ltd | 位相同期回路 |
| US5124594A (en) * | 1990-07-20 | 1992-06-23 | Sony Corporation | Digital phase comparator for use in a phase lock loop |
-
1993
- 1993-11-09 JP JP5279893A patent/JPH06216767A/ja active Pending
- 1993-11-11 DE DE69309617T patent/DE69309617T2/de not_active Expired - Fee Related
- 1993-11-16 KR KR1019930024258A patent/KR100296207B1/ko not_active IP Right Cessation
- 1993-11-16 US US08/153,384 patent/US5436596A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003527024A (ja) * | 2000-03-15 | 2003-09-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チャージポンプを備えた低電力で不感帯のない位相周波数検知器 |
| JP4781595B2 (ja) * | 2000-03-15 | 2011-09-28 | ディーエスピー、グループ、スイッツァランド、アクチェンゲゼルシャフト | チャージポンプを備えた低電力で不感帯のない位相周波数検知器 |
| KR20040008774A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 위상 주파수 검출회로 |
| JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012854A (ko) | 1994-06-24 |
| KR100296207B1 (ko) | 2001-10-24 |
| DE69309617T2 (de) | 1997-10-30 |
| DE69309617D1 (de) | 1997-05-15 |
| US5436596A (en) | 1995-07-25 |
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| JPH0361371B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |