JPH0361371B2 - - Google Patents
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- Publication number
- JPH0361371B2 JPH0361371B2 JP60268712A JP26871285A JPH0361371B2 JP H0361371 B2 JPH0361371 B2 JP H0361371B2 JP 60268712 A JP60268712 A JP 60268712A JP 26871285 A JP26871285 A JP 26871285A JP H0361371 B2 JPH0361371 B2 JP H0361371B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency divider
- circuit
- holding
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000013078 crystal Substances 0.000 claims description 11
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、間欠動作によつて電力消費を節減す
る低消費電力型周波数シンセサイザに関する。
る低消費電力型周波数シンセサイザに関する。
従来より多チヤンネル切替を行う無線送受信装
置の局部発振源として位相同期回路（以下PLL
回路という）を用いた周波数シンセサイザがよく
使用されている。この種の周波数シンセサイザ
は、周波数シンセサイザを構成する電圧制御発振
器（VCO）、可変分周器、固定分周器、位相比較
器、ループフイルタ回路などに常時電源が印加さ
れているため、各部が電力を消費し、携帯無線機
など低消費電力が要求される機器には、その電力
消費が問題となる。従来、低消費電力化の一手法
として周波数シンセサイザの電源を接（ON）、
断（OFF）させ、PLL回路を間欠的に動作させ
るバツテリセービング方式が適用されている。
置の局部発振源として位相同期回路（以下PLL
回路という）を用いた周波数シンセサイザがよく
使用されている。この種の周波数シンセサイザ
は、周波数シンセサイザを構成する電圧制御発振
器（VCO）、可変分周器、固定分周器、位相比較
器、ループフイルタ回路などに常時電源が印加さ
れているため、各部が電力を消費し、携帯無線機
など低消費電力が要求される機器には、その電力
消費が問題となる。従来、低消費電力化の一手法
として周波数シンセサイザの電源を接（ON）、
断（OFF）させ、PLL回路を間欠的に動作させ
るバツテリセービング方式が適用されている。
第２図はPLL回路を間欠的に動作させた場合
の従来例で、これについてまず説明する。通常は
電圧制御発振器１の出力を第１の分周器２で分周
した出力と、水晶基準発振器３の出力を第２の分
周器４で分周した出力との位相を位相比較器５で
比較し、その位相差に対応した誤差電圧をループ
フイルタ６を通じて電圧制御発振器１の制御入力
に与えている。ここで、制御回路９からバツテリ
セービングON信号が送出されると、スイツチ１
０がOFFとなり電圧制御発振器１と水晶基準発
振器３の電源がOFFとなる。それと同時に、第
１の保持回路７と第２の保持回路８が働いて、第
１の分周器２と第２の分周器４の入力を保持し、
分周を一時停止させる。分周器がCMOSで構成
されていると、分周器の電源がはいつていても入
力を保持することによつて消費電流を大幅に減ら
すことができる。
の従来例で、これについてまず説明する。通常は
電圧制御発振器１の出力を第１の分周器２で分周
した出力と、水晶基準発振器３の出力を第２の分
周器４で分周した出力との位相を位相比較器５で
比較し、その位相差に対応した誤差電圧をループ
フイルタ６を通じて電圧制御発振器１の制御入力
に与えている。ここで、制御回路９からバツテリ
セービングON信号が送出されると、スイツチ１
０がOFFとなり電圧制御発振器１と水晶基準発
振器３の電源がOFFとなる。それと同時に、第
１の保持回路７と第２の保持回路８が働いて、第
１の分周器２と第２の分周器４の入力を保持し、
分周を一時停止させる。分周器がCMOSで構成
されていると、分周器の電源がはいつていても入
力を保持することによつて消費電流を大幅に減ら
すことができる。
バツテリセービングOFF信号が制御回路９か
ら送出されると、スイツチ１０がONになり電圧
制御発振器１と水晶基準発振器３の電源がONに
なると同時に、第１及び第２の保持回路７及び８
がOFFとなり、保持を解除して元の状態に戻る。
この時、保持回路７及び８を同期させることによ
り分周を同時に再開し、電圧制御発振器１と水晶
基準発振器３の初期位相を合わせる様にして、電
圧制御発振器１の出力が安定するまでの時間を短
かくしている。
ら送出されると、スイツチ１０がONになり電圧
制御発振器１と水晶基準発振器３の電源がONに
なると同時に、第１及び第２の保持回路７及び８
がOFFとなり、保持を解除して元の状態に戻る。
この時、保持回路７及び８を同期させることによ
り分周を同時に再開し、電圧制御発振器１と水晶
基準発振器３の初期位相を合わせる様にして、電
圧制御発振器１の出力が安定するまでの時間を短
かくしている。
しかしながら、従来の間欠動作PLL回路では
次の様な問題点がある。電圧制御発振器及び水晶
基準発振器の電源をONさせるために制御信号が
スイツチに送られるが、実際には電源ラインとア
ースの間の容量分（コンデンサ）を充電する時間
がかかり、制御信号が送出されてから発振器が正
常な動作をするまでにある時間がかかる。このた
め、制御信号の送出と同時に保持回路をOFFに
すると、発振器が正常な動作をしない間に分周器
がカウントをはじめ、初期位相差が出て電圧制御
発振器の出力が安定するまでの時間が長くなつて
しまう。
次の様な問題点がある。電圧制御発振器及び水晶
基準発振器の電源をONさせるために制御信号が
スイツチに送られるが、実際には電源ラインとア
ースの間の容量分（コンデンサ）を充電する時間
がかかり、制御信号が送出されてから発振器が正
常な動作をするまでにある時間がかかる。このた
め、制御信号の送出と同時に保持回路をOFFに
すると、発振器が正常な動作をしない間に分周器
がカウントをはじめ、初期位相差が出て電圧制御
発振器の出力が安定するまでの時間が長くなつて
しまう。
本発明の周波数シンセサイザは、間欠動作の
PLL回路において、少なくとも分周器には常時
電源を印加しておき、両分周器の入力側に制御信
号によつてバツテリセービングON時に分周器の
入力を保持し、バツテリセービングOFF時に分
周器の入力をそのまま通す保持回路をもち、バツ
テリセービングOFF信号から発振器が立上るの
に充分な時間がたつてから保持回路の保持を解除
する信号を送出し、かつ、バツテリセービング
ON信号と同時に保持回路を保持させる信号を送
出する遅延回路を有し、電源間欠時に電圧制御発
振器の発振出力が安定するまでの時間を短くして
いる。
PLL回路において、少なくとも分周器には常時
電源を印加しておき、両分周器の入力側に制御信
号によつてバツテリセービングON時に分周器の
入力を保持し、バツテリセービングOFF時に分
周器の入力をそのまま通す保持回路をもち、バツ
テリセービングOFF信号から発振器が立上るの
に充分な時間がたつてから保持回路の保持を解除
する信号を送出し、かつ、バツテリセービング
ON信号と同時に保持回路を保持させる信号を送
出する遅延回路を有し、電源間欠時に電圧制御発
振器の発振出力が安定するまでの時間を短くして
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を表わすブロツク図
である。第２図と同一部分には同一の符号が付し
てある。まず、全ての回路に電源が印加されてい
る場合について説明する。電圧制御発振器１の出
力は、第１の保持回路７がOFFすなわち保持が
解除されているため、そのまま第１の分周器２で
分周され、位相比較器５に入力される。一方、水
晶基準発振器３の出力は、第２の保持回路８が
OFFのため、そのまま第２の分周器４で分周さ
れ、位相比較器５に入力される。位相比較器５は
第１の分周器の出力と第２の分周器の出力とを位
相比較し、これらの位相差信号をループフイルタ
６を通して電圧制御発振器１の制御端子に供給す
る。以上の動作によりPLLループが形成される。
である。第２図と同一部分には同一の符号が付し
てある。まず、全ての回路に電源が印加されてい
る場合について説明する。電圧制御発振器１の出
力は、第１の保持回路７がOFFすなわち保持が
解除されているため、そのまま第１の分周器２で
分周され、位相比較器５に入力される。一方、水
晶基準発振器３の出力は、第２の保持回路８が
OFFのため、そのまま第２の分周器４で分周さ
れ、位相比較器５に入力される。位相比較器５は
第１の分周器の出力と第２の分周器の出力とを位
相比較し、これらの位相差信号をループフイルタ
６を通して電圧制御発振器１の制御端子に供給す
る。以上の動作によりPLLループが形成される。
次に、制御回路９からバツテリセービングON
信号が送出されると、その信号はスイツチ１０及
び遅延回路１１に入力され、スイツチ１０は電圧
制御発振器１と水晶基準発振器３の電源をOFF
し、遅延回路１１は第３図に示す様にバツテリセ
ービングON信号と同時に制御信号を第１及び第
２の保持回路７及び８に送り出し、これら第１及
び第２の保持回路を保持状態にさせる。一方、制
御回路９からバツテリセービングOFF信号が送
出されると、その信号はスイツチ１０及び遅延回
路１１に入力され、スイツチ１０は電圧制御発振
器１と水晶基準発振器３の電源をONし、遅延回
路１１は第４図に示す様に、バツテリセービング
OFF信号から両発振器１及び３が十分に安定す
る時間だけ遅らせて制御信号を第１及び第２の保
持回路に送り出し、保持を解除する。なお、従来
のものに比べて保持回路への制御信号の送出があ
る時間だけ遅れるが、分周器入力の位相ずれによ
るロツク時間の遅れの方が大きいため問題になら
ない。
信号が送出されると、その信号はスイツチ１０及
び遅延回路１１に入力され、スイツチ１０は電圧
制御発振器１と水晶基準発振器３の電源をOFF
し、遅延回路１１は第３図に示す様にバツテリセ
ービングON信号と同時に制御信号を第１及び第
２の保持回路７及び８に送り出し、これら第１及
び第２の保持回路を保持状態にさせる。一方、制
御回路９からバツテリセービングOFF信号が送
出されると、その信号はスイツチ１０及び遅延回
路１１に入力され、スイツチ１０は電圧制御発振
器１と水晶基準発振器３の電源をONし、遅延回
路１１は第４図に示す様に、バツテリセービング
OFF信号から両発振器１及び３が十分に安定す
る時間だけ遅らせて制御信号を第１及び第２の保
持回路に送り出し、保持を解除する。なお、従来
のものに比べて保持回路への制御信号の送出があ
る時間だけ遅れるが、分周器入力の位相ずれによ
るロツク時間の遅れの方が大きいため問題になら
ない。
第５図は、本発明による遅延回路１１の一実施
例の回路図である。バツテリセービング動作が、
制御信号が高レベル（HIGH）でON、低レベル
（LOW）でOFFになるとすると、入力がLOWか
らHIGHになる時は、出力もほとんど遅れなく
LOWからHIGHになり、入力がHIGHからLOW
になる時は、出力は、抵抗２０とコンデンサ２１
で決まる時定数分だけ遅れてLOWからHIGHに
なる。なお、この第５図の回路から、入出力の論
理が逆であつても簡単な極性等の変更で同様な働
きを持つ回路が実現できることは明らかであろ
う。
例の回路図である。バツテリセービング動作が、
制御信号が高レベル（HIGH）でON、低レベル
（LOW）でOFFになるとすると、入力がLOWか
らHIGHになる時は、出力もほとんど遅れなく
LOWからHIGHになり、入力がHIGHからLOW
になる時は、出力は、抵抗２０とコンデンサ２１
で決まる時定数分だけ遅れてLOWからHIGHに
なる。なお、この第５図の回路から、入出力の論
理が逆であつても簡単な極性等の変更で同様な働
きを持つ回路が実現できることは明らかであろ
う。
以上説明したように本発明は、極めて簡単な回
路構成により電源OFFから電源ONになる時に電
圧制御発振器の出力が安定するまでの時間を短縮
できるため、間欠動作時に電源がONしている時
間を短縮でき、回路の平均消費電流を減らす効果
がある。
路構成により電源OFFから電源ONになる時に電
圧制御発振器の出力が安定するまでの時間を短縮
できるため、間欠動作時に電源がONしている時
間を短縮でき、回路の平均消費電流を減らす効果
がある。
第１図は本発明の一実施例のブロツク図、第２
図は従来の周波数シンセサイザの代表的なブロツ
ク図、第３図はバツテリセービングON信号と遅
延回路の出力信号のタイミングチヤート、第４図
のバツテリセービングOFF信号と遅延回路の出
力信号のタイミングチヤート、第５図は遅延回路
の一実施例の回路図である。 １……電圧制御発振器、２……第１の分周器、
３……水晶基準発振器、４……第２の分周器、５
……位相比較器、６……ループフイルタ、７……
第１の保持回路、８……第２の保持回路、９……
制御回路、１０……スイツチ、１１……遅延回
路、２０……抵抗、２１……コンデンサ、２２…
…ダイオード、２３……NANDゲート、２４…
…NANDゲート、２５……インバータ。
図は従来の周波数シンセサイザの代表的なブロツ
ク図、第３図はバツテリセービングON信号と遅
延回路の出力信号のタイミングチヤート、第４図
のバツテリセービングOFF信号と遅延回路の出
力信号のタイミングチヤート、第５図は遅延回路
の一実施例の回路図である。 １……電圧制御発振器、２……第１の分周器、
３……水晶基準発振器、４……第２の分周器、５
……位相比較器、６……ループフイルタ、７……
第１の保持回路、８……第２の保持回路、９……
制御回路、１０……スイツチ、１１……遅延回
路、２０……抵抗、２１……コンデンサ、２２…
…ダイオード、２３……NANDゲート、２４…
…NANDゲート、２５……インバータ。
Claims (1)
- １ 電圧制御発振器と、前記電圧制御発振器の出
力を分周する第１の分周器と、水晶基準発振器
と、前記水晶基準発振器の出力を分周する第２の
分周器と、前記第１の分周器と前記第２の分周器
の出力の位相を比較する位相比較器と、前記位相
比較器の出力を平滑するループフイルタと、前記
第１の分周器の入力を保持する第１の保持回路
と、前記第２の分周器の入力を保持する第２の保
持回路と、少なくとも前記第１の分周器と第２の
分周器以外の回路の電源をON、OFFするスイツ
チと、前記第１の保持回路、前記第２の保持回路
及び前記スイツチを制御する制御回路とを有する
周波数シンセサイザにおいて、前記制御回路から
バツテリセービングON信号が送出され前記スイ
ツチがOFFになると同時に、前記第１及び前記
第２の保持回路に保持信号を送出し、前記制御回
路からバツテリセービングOFF信号が送出され
前記スイツチがONになつてから一定時間経過
後、前記第１及び前記第２の保持回路に保持解除
信号を送出する遅延回路を備えたことを特徴とす
る周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268712A JPS62128211A (ja) | 1985-11-28 | 1985-11-28 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268712A JPS62128211A (ja) | 1985-11-28 | 1985-11-28 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128211A JPS62128211A (ja) | 1987-06-10 |
| JPH0361371B2 true JPH0361371B2 (ja) | 1991-09-19 |
Family
ID=17462308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268712A Granted JPS62128211A (ja) | 1985-11-28 | 1985-11-28 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128211A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114384B2 (ja) * | 1988-09-22 | 1995-12-06 | 日本電気株式会社 | Ｐｌｌ回路 |
| JPH04301926A (ja) * | 1991-03-28 | 1992-10-26 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
-
1985
- 1985-11-28 JP JP60268712A patent/JPS62128211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128211A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |