JPH011330A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPH011330A JPH011330A JP62-156814A JP15681487A JPH011330A JP H011330 A JPH011330 A JP H011330A JP 15681487 A JP15681487 A JP 15681487A JP H011330 A JPH011330 A JP H011330A
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- Japan
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- frequency divider
- frequency
- oscillator
- output
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- Pending
Links
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000009412 basement excavation Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高周波多チャンネル無線機等に用いられる。高
速位相引込みを特徴とするＰＬＬ型の周波数シンセサイ
ザに関するものである。
速位相引込みを特徴とするＰＬＬ型の周波数シンセサイ
ザに関するものである。
従来の技術
最近、多チャンネル無線機にはその局部発撮源として位
相同期ループ（以下、ＰＬＬと略記する。）方式の周波
数シンセサイザが広く用いられるようになって来ている
。
相同期ループ（以下、ＰＬＬと略記する。）方式の周波
数シンセサイザが広く用いられるようになって来ている
。
また多チャンネル無線機として代表的な自動車電話をは
じめとする各種移動体通信機器は携帯化の動きか活発で
、電池と長寿命化させるための省電力化の研究が精力的
に行なわれている。
じめとする各種移動体通信機器は携帯化の動きか活発で
、電池と長寿命化させるための省電力化の研究が精力的
に行なわれている。
これらの移動体通信装置は、待受は状態において、特定
の呼出しチャンネルにチャンネルを設定し、常時あるい
は間欠的に受信機を動作させているが、受信機の局発源
として用いられている周波数７ンセサイザの消費電力は
、受信機全体の５０係を占める場合があり、この部分の
省電力化が重要な技術課題となっている。従来の周波数
シンセサイプは動作の安定化のため、間欠受信時にも電
源を切断することなく連続動作させることが多く、大巾
な省電力化とはなっていなかった。このため間欠動作時
にンンセサイザを省電力化する手法が存在する。（たと
えば、特開昭６０−２４８０２２号公報）以下この手法
の原理を第４図を用いて説明する。第３図において、１
０１は電圧制御発振器（ＶＣＯ）、 １０２は出力を電
力分配するハイブリッド（ＨＹＢ）、 １０３は高周波
出力端子である。１０４は可変分周回路（１７Ｎ）で、
プリスケーラと可変分周器で構成される場合もある。
の呼出しチャンネルにチャンネルを設定し、常時あるい
は間欠的に受信機を動作させているが、受信機の局発源
として用いられている周波数７ンセサイザの消費電力は
、受信機全体の５０係を占める場合があり、この部分の
省電力化が重要な技術課題となっている。従来の周波数
シンセサイプは動作の安定化のため、間欠受信時にも電
源を切断することなく連続動作させることが多く、大巾
な省電力化とはなっていなかった。このため間欠動作時
にンンセサイザを省電力化する手法が存在する。（たと
えば、特開昭６０−２４８０２２号公報）以下この手法
の原理を第４図を用いて説明する。第３図において、１
０１は電圧制御発振器（ＶＣＯ）、 １０２は出力を電
力分配するハイブリッド（ＨＹＢ）、 １０３は高周波
出力端子である。１０４は可変分周回路（１７Ｎ）で、
プリスケーラと可変分周器で構成される場合もある。
１０５は無線チャンネルを指定するための分周数設定端
子、１０６はチャジポンプを有する周波数位相比較器（
ＰＤ）、１０７は基準発信源となる温度補償水晶発振器
（ＴＯＸＯ） １．１０９は固定分周器（ｔ／Ｍ）、１
１０はＰＤ１０６の出力と低域フィルタＬＰＥ１１１間
に設けられたスイッチ（ＳＷ）１１０．１１３は５ＷＩ
ＩＯを制御する制御回路（ＣＯＮ、Ｔ）、１１４は間欠
動作信号入力端子である。上記構成において通常のＰＬ
Ｌ方式シンセサイザと異なる点はスイッチ５ＷＩＩＯと
それに伴なうスイッチ制御回路（ＯＯＮＴ）１１３が設
けられている点である。この回路の基本的な動作は前述
の特開昭６０−２４８０２２号公報に示されているが、
ンンセサイザがＰＬＬ動作をしていないとき、すなわち
シンセサイザ部の回路の電源がすべて切断されていると
きか、あるいはｖＣｏｌｏｌのみ動作して他はすべてＯ
ＦＦの状態の時は５ＷＩＩＯは開き、ＬＰＦｌｌｌの入
力端子は高インピーダンスとなり、ＬＰＦＩＩＩ を
構成するラグリードフィルタの容器に蓄積されている電
荷は放電することなく保存され、そのＬＰＦ’ｌｌｌ出
力電圧はＰＬＬ動作時とほぼ同一の一定電圧に保持され
ている。次にＰＬＬ動作に復帰する場合は、ＰＤ１０６
０２つの入力周波数はほぼ一致しているから、２つの
入力位相が一致した時にＣ０ＮＴ１１３より５Ｗ１００
のＯＮ信号を入力すれば、誤差電圧がほとんど発生しな
いため、極めて短時間に位相同期状態が実現する。
子、１０６はチャジポンプを有する周波数位相比較器（
ＰＤ）、１０７は基準発信源となる温度補償水晶発振器
（ＴＯＸＯ） １．１０９は固定分周器（ｔ／Ｍ）、１
１０はＰＤ１０６の出力と低域フィルタＬＰＥ１１１間
に設けられたスイッチ（ＳＷ）１１０．１１３は５ＷＩ
ＩＯを制御する制御回路（ＣＯＮ、Ｔ）、１１４は間欠
動作信号入力端子である。上記構成において通常のＰＬ
Ｌ方式シンセサイザと異なる点はスイッチ５ＷＩＩＯと
それに伴なうスイッチ制御回路（ＯＯＮＴ）１１３が設
けられている点である。この回路の基本的な動作は前述
の特開昭６０−２４８０２２号公報に示されているが、
ンンセサイザがＰＬＬ動作をしていないとき、すなわち
シンセサイザ部の回路の電源がすべて切断されていると
きか、あるいはｖＣｏｌｏｌのみ動作して他はすべてＯ
ＦＦの状態の時は５ＷＩＩＯは開き、ＬＰＦｌｌｌの入
力端子は高インピーダンスとなり、ＬＰＦＩＩＩ を
構成するラグリードフィルタの容器に蓄積されている電
荷は放電することなく保存され、そのＬＰＦ’ｌｌｌ出
力電圧はＰＬＬ動作時とほぼ同一の一定電圧に保持され
ている。次にＰＬＬ動作に復帰する場合は、ＰＤ１０６
０２つの入力周波数はほぼ一致しているから、２つの
入力位相が一致した時にＣ０ＮＴ１１３より５Ｗ１００
のＯＮ信号を入力すれば、誤差電圧がほとんど発生しな
いため、極めて短時間に位相同期状態が実現する。
このｓｗｘｏｏの再投入時の同期引込み時間が短かげれ
ば短かいほど、間欠動作時の切断時間を余分に確保でき
るため、省電力化の効果がでてぐる。
ば短かいほど、間欠動作時の切断時間を余分に確保でき
るため、省電力化の効果がでてぐる。
発明が解決しようとする問題点
しかし従来より知られている周波数シンセサイザの間欠
受信時の基本的な原理は、ＰＬＬの制御ループｉ ５Ｗ
１００ ｋ用いて閉ループに復帰させるとき、ＰＤ１０
６ の入力の２つの位相を一致させた状態で行ってい
る。そのため、この手法を具現化する際に、これまでは
ＰＤ１０６で位相誤差検出信号を有効に利用しておらず
、再投入のだめの制御が複雑となったり、分周器１０９
、あるいは１０４にリセット端子を設けるなど、特殊な
分周回路が必要である等の問題点を有していた。
受信時の基本的な原理は、ＰＬＬの制御ループｉ ５Ｗ
１００ ｋ用いて閉ループに復帰させるとき、ＰＤ１０
６ の入力の２つの位相を一致させた状態で行ってい
る。そのため、この手法を具現化する際に、これまでは
ＰＤ１０６で位相誤差検出信号を有効に利用しておらず
、再投入のだめの制御が複雑となったり、分周器１０９
、あるいは１０４にリセット端子を設けるなど、特殊な
分周回路が必要である等の問題点を有していた。
本発明は上記従来技術の欠点に鑑み、簡単な回路構成で
、間欠動作時の同期引込み時間を大幅に短縮することの
できろ周波数シンセサイザを提供するものである。
、間欠動作時の同期引込み時間を大幅に短縮することの
できろ周波数シンセサイザを提供するものである。
問題点を解決するための手段
本発明は固定分周器の前と可変分周器の前又はその間と
積分器の前とにそれぞれゲート回路を設け、固定及び可
変分周器の出力を入力とするゲート制御回路を設けるこ
とにより、上記目的を達成するものである。
積分器の前とにそれぞれゲート回路を設け、固定及び可
変分周器の出力を入力とするゲート制御回路を設けるこ
とにより、上記目的を達成するものである。
作用
本発明は上記構成により、周波数シンセサイザの間欠動
作モードにおいて２つの発振器の分周後位相差をゲート
制御回路で検出し、発振器の進み位相差分時間を進み位
相発振器側のゲート回路で入力禁止とすることによって
、２つの分周出力位相を等しくし、位相同期ループの引
き込み時間を短縮させるようにしたものである。
作モードにおいて２つの発振器の分周後位相差をゲート
制御回路で検出し、発振器の進み位相差分時間を進み位
相発振器側のゲート回路で入力禁止とすることによって
、２つの分周出力位相を等しくし、位相同期ループの引
き込み時間を短縮させるようにしたものである。
実施例
以下、図面を参照しながら本発明の一実癩例について説
明する。第１図は本発明の一実症例における周波数ンン
セサイザのブロック結線図である。
明する。第１図は本発明の一実症例における周波数ンン
セサイザのブロック結線図である。
第１図において、第３図と同一番号を付したものは、同
一機能を有する構成要素なので説明は省略し、特徴を有
する構成についてのみ説明する。
一機能を有する構成要素なので説明は省略し、特徴を有
する構成についてのみ説明する。
１１５はＴＣＸＯ１０７と固定分周器１０９との間に挿
入したゲート回路、１１６はＨＹＢ１０２と可変分周器
１０４との間に挿入したゲート回路、１１７は固定分周
器１０９と可変分周器１０４とを入力とし間欠動作信号
１１４によってゲート回路１１５，１１６およびスイッ
チ回路１１０の動作を制御する制御回路である。
入したゲート回路、１１６はＨＹＢ１０２と可変分周器
１０４との間に挿入したゲート回路、１１７は固定分周
器１０９と可変分周器１０４とを入力とし間欠動作信号
１１４によってゲート回路１１５，１１６およびスイッ
チ回路１１０の動作を制御する制御回路である。
以上のような構成において、以下その動作を説明する。
まず、通常のＰＬＬ周波数シンセサイザ動作ではゲート
回路１１５．１１６、スイッチ回路１１０は単に信号が
通過するもので、なんら作用を持たない。
回路１１５．１１６、スイッチ回路１１０は単に信号が
通過するもので、なんら作用を持たない。
間欠動作モードにおいては、電源ＯＦＦ時にスイッチ回
路１１０を開放とし、ループフィルタ１１１に蓄えられ
ている電荷ｑを保持する。この電荷ｑは、電源ＯＦＦ直
前のＶＯＯ１０１を制御していた電位によるものであり
、電源ＯＮ時にＶＣＯ１０１の発掘周波数を希望周波数
ＩＯの近傍とする役目をはたす。電源ＯＮ時には上記作
用により、固定分周器１０９と可変分周器１０４との周
波数差はほとんどないが、その位相差は不定であり、Ｉ
’＠Ｄ１０６ の出力はどのような変化となるか不定
である。このため出力周波数は一度希望周波数ｆＯから
ずれ、その後ＰＬＬ動作によって希望周波数ｆＯに再引
き込みが行なわれる。この再引き込み過程は、周波数引
き込みから位相引き込みと、制御の主体が移り引き込み
が行なわれる。この位相引き込み過程における動作は短
かくてすむ。このため、本実施例では固定分周器出力を
基準として、遅れ位相の場合には第１のゲート回路１１
５によって固定分周器１０９の入力を止め（第２図（Ａ
））、進み位相の場合には第２のゲート回路１１６によ
って可変分周器１０４の入力を止め、Ｐ−Ａ １０６
の入力位相を合わせ（第２図（Ｂ））、大きな位相差
信号が出ないようにしており、ＰＬＬの引き込み時間が
短かくすむ。なお制御回路１１７では、固定分周器１１
７では、固定分周器１０９と可変分周器１０４との出力
位相差を検出して第１、第２ゲート回路１１５．１１６
を制御するとともに、固定分周器１０９と可変分周器１
０４との出力位相が一致したのちにスイッチ回路１１０
を閉じるように制御するものである。
路１１０を開放とし、ループフィルタ１１１に蓄えられ
ている電荷ｑを保持する。この電荷ｑは、電源ＯＦＦ直
前のＶＯＯ１０１を制御していた電位によるものであり
、電源ＯＮ時にＶＣＯ１０１の発掘周波数を希望周波数
ＩＯの近傍とする役目をはたす。電源ＯＮ時には上記作
用により、固定分周器１０９と可変分周器１０４との周
波数差はほとんどないが、その位相差は不定であり、Ｉ
’＠Ｄ１０６ の出力はどのような変化となるか不定
である。このため出力周波数は一度希望周波数ｆＯから
ずれ、その後ＰＬＬ動作によって希望周波数ｆＯに再引
き込みが行なわれる。この再引き込み過程は、周波数引
き込みから位相引き込みと、制御の主体が移り引き込み
が行なわれる。この位相引き込み過程における動作は短
かくてすむ。このため、本実施例では固定分周器出力を
基準として、遅れ位相の場合には第１のゲート回路１１
５によって固定分周器１０９の入力を止め（第２図（Ａ
））、進み位相の場合には第２のゲート回路１１６によ
って可変分周器１０４の入力を止め、Ｐ−Ａ １０６
の入力位相を合わせ（第２図（Ｂ））、大きな位相差
信号が出ないようにしており、ＰＬＬの引き込み時間が
短かくすむ。なお制御回路１１７では、固定分周器１１
７では、固定分周器１０９と可変分周器１０４との出力
位相差を検出して第１、第２ゲート回路１１５．１１６
を制御するとともに、固定分周器１０９と可変分周器１
０４との出力位相が一致したのちにスイッチ回路１１０
を閉じるように制御するものである。
以上の説明から明らかなように本実施例によれば、第１
、第２ゲート回路１１５，１１６を用い、固定分周器１
０９と可変分周器１０４との出力位相を合わせることに
より、間欠立げ時の周波数引き込み時間を短縮すること
ができ、無線機の待受は時消費電力を大幅に下げること
ができる。
、第２ゲート回路１１５，１１６を用い、固定分周器１
０９と可変分周器１０４との出力位相を合わせることに
より、間欠立げ時の周波数引き込み時間を短縮すること
ができ、無線機の待受は時消費電力を大幅に下げること
ができる。
なお、本実殉例では制御器１１７の入力を固定分周器１
０９、可変分周器１０４の出力としたか、位相進み信号
及び遅れ信号が得られるＰ−Ｄ１０６を用いる場合には
この信号を入力としても良い。
０９、可変分周器１０４の出力としたか、位相進み信号
及び遅れ信号が得られるＰ−Ｄ１０６を用いる場合には
この信号を入力としても良い。
また一般に可変分周器１０４は高周波になると、その前
段にプリスケーラを用いることが多く、第２のゲート回
路１１６はプリスケーラの前段又はプリスケーラと可変
分周器の間に挿入するがどちらでも良い。
段にプリスケーラを用いることが多く、第２のゲート回
路１１６はプリスケーラの前段又はプリスケーラと可変
分周器の間に挿入するがどちらでも良い。
発明の効果
以上のように本発明は基準発振器と固定分周器との間、
および電圧制御発振器と可変分周器との間にそれぞれゲ
ート回路を設け、固定分周器・可変分周器の出力位相を
合わせることによって、間欠動作時の同期引込み時間を
大幅に短縮することができ、たとえば移動体通信装置に
対しては省電力化に大きく寄与し、その工業的価値は極
めて大である。
および電圧制御発振器と可変分周器との間にそれぞれゲ
ート回路を設け、固定分周器・可変分周器の出力位相を
合わせることによって、間欠動作時の同期引込み時間を
大幅に短縮することができ、たとえば移動体通信装置に
対しては省電力化に大きく寄与し、その工業的価値は極
めて大である。
第１図は本発明の第１の実施例における周波数シンセサ
イザのブロック結線図、第２図は同周波数シンセサイザ
の要部波形図、第３図は従来の高速引込み周波数シンセ
サイザのブロック結線図である。 １１１・・・電圧制御発振器、１０３・・・ＲＦ出力端
子、１０４・・・可変分周器、１０６・・・位相検波器
、１０７・・・基準発振器（温度補償発振器）、１０９
・・・固定分周器、１１０・・・スイッチ、１１１・・
・ループフィルタ、１１５．１１６・・・ケート回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １０Ｊ 第 ２ 口
イザのブロック結線図、第２図は同周波数シンセサイザ
の要部波形図、第３図は従来の高速引込み周波数シンセ
サイザのブロック結線図である。 １１１・・・電圧制御発振器、１０３・・・ＲＦ出力端
子、１０４・・・可変分周器、１０６・・・位相検波器
、１０７・・・基準発振器（温度補償発振器）、１０９
・・・固定分周器、１１０・・・スイッチ、１１１・・
・ループフィルタ、１１５．１１６・・・ケート回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １０Ｊ 第 ２ 口
Claims (1)
- 基準周波数を出力する第１の発振器と、前記第１の発振
器の出力を固定分周する第１の分周器と、目的周波数を
出力する第２の発振器と、前記第２の発振器の出力を可
変分周する第２の分周器と、前記第１、第２の分配器の
出力を位相器比較する位相比較器と、前記位相比較器の
出力を積分し前記第２の発振器を制御する積分器とを有
するとともに、前記第１の発振器と第１の分周器との間
に設けた第１のゲート回路と、前記第２の発振器と第２
の分周器との間または第２の分周器内に設けた第２のゲ
ート回路と、前記位相比較器と積分器との間に設けた第
３のゲート回路と、前記第１、第２の分周器出力を入力
とし、前記第１、第２、第３のゲート回路を制御する制
御回路とを具備する周波数シンセサイザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-156814A JPH011330A (ja) | 1987-06-24 | 周波数シンセサイザ | |
| US07/210,456 US4841255A (en) | 1987-06-24 | 1988-06-23 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-156814A JPH011330A (ja) | 1987-06-24 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS641330A JPS641330A (en) | 1989-01-05 |
| JPH011330A true JPH011330A (ja) | 1989-01-05 |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000057793A1 (en) * | 1999-03-29 | 2000-10-05 | Hitachi Medical Corporation | Biological optical measuring instrument |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000057793A1 (en) * | 1999-03-29 | 2000-10-05 | Hitachi Medical Corporation | Biological optical measuring instrument |
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