JPH05327492A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
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- JPH05327492A JPH05327492A JP4126375A JP12637592A JPH05327492A JP H05327492 A JPH05327492 A JP H05327492A JP 4126375 A JP4126375 A JP 4126375A JP 12637592 A JP12637592 A JP 12637592A JP H05327492 A JPH05327492 A JP H05327492A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明はＰＬＬシンセサイザ回路の消費電力を
低減しながらロックアップ時間の短縮を図ることを目的
とする。 【構成】基準信号ｆｒと比較信号ｆｐが位相比較器３に
入力されて両信号ｆｒ，ｆｐの位相差に基づいてパルス
幅が増減する出力信号ΦＲ，ΦＰが出力され、出力信号
ΦＲ，ΦＰがチャージポンプ５でアナログ電圧信号ＳＣ
Ｐに変換され、チャージポンプ５の出力信号ＳＣＰがロ
ーパスフィルタ６を介してＶＣＯ７に出力され、ＶＣＯ
７の出力信号ｆvco がプリスケーラ８に出力され、前記
各回路は同期して間歇駆動される。そして、プリスケー
ラ８の出力信号と基準クロック信号ＣＫとの位相差が所
定値以下となったとき前記各回路を活性化する初期位相
回路９が備えられ、プリスケーラ８の出力信号は遅延時
間を選択可能としたプログラマブルディレイ回路１０を
介して初期位相回路９に入力される。
低減しながらロックアップ時間の短縮を図ることを目的
とする。 【構成】基準信号ｆｒと比較信号ｆｐが位相比較器３に
入力されて両信号ｆｒ，ｆｐの位相差に基づいてパルス
幅が増減する出力信号ΦＲ，ΦＰが出力され、出力信号
ΦＲ，ΦＰがチャージポンプ５でアナログ電圧信号ＳＣ
Ｐに変換され、チャージポンプ５の出力信号ＳＣＰがロ
ーパスフィルタ６を介してＶＣＯ７に出力され、ＶＣＯ
７の出力信号ｆvco がプリスケーラ８に出力され、前記
各回路は同期して間歇駆動される。そして、プリスケー
ラ８の出力信号と基準クロック信号ＣＫとの位相差が所
定値以下となったとき前記各回路を活性化する初期位相
回路９が備えられ、プリスケーラ８の出力信号は遅延時
間を選択可能としたプログラマブルディレイ回路１０を
介して初期位相回路９に入力される。
Description
【０００１】
【産業上の利用分野】この発明は出力信号周波数を設定
周波数に対し常に一致させるように動作するＰＬＬシン
セサイザ回路に関するものである。
周波数に対し常に一致させるように動作するＰＬＬシン
セサイザ回路に関するものである。
【０００２】ＰＬＬシンセサイザ回路は設定された周波
数と出力信号周波数とを一致させるように動作する負帰
還回路である。近年、自動車電話や携帯電話あるいはコ
ードレス電話等にＰＬＬシンセサイザ回路が使用されて
いる。そして、そのアクセス時間を短縮するために出力
信号周波数が設定周波数に固定されるまでに要するロッ
クアップ時間を短縮することが要請されているととも
に、電源としてバッテリーを使用することが多いので消
費電力の低減が要請されている。
数と出力信号周波数とを一致させるように動作する負帰
還回路である。近年、自動車電話や携帯電話あるいはコ
ードレス電話等にＰＬＬシンセサイザ回路が使用されて
いる。そして、そのアクセス時間を短縮するために出力
信号周波数が設定周波数に固定されるまでに要するロッ
クアップ時間を短縮することが要請されているととも
に、電源としてバッテリーを使用することが多いので消
費電力の低減が要請されている。
【０００３】
【従来の技術】従来のＰＬＬシンセサイザ回路の一例を
図４に従って説明すると、基準信号発生回路１は水晶振
動子の発振に基づく固有周波数の基準クロック信号ＣＫ
をカウンタ２に出力し、カウンタ２は外部から設定され
る設定周波数に基づいて基準クロック信号ＣＫを分周し
て基準信号ｆｒを位相比較器３に出力する。
図４に従って説明すると、基準信号発生回路１は水晶振
動子の発振に基づく固有周波数の基準クロック信号ＣＫ
をカウンタ２に出力し、カウンタ２は外部から設定され
る設定周波数に基づいて基準クロック信号ＣＫを分周し
て基準信号ｆｒを位相比較器３に出力する。
【０００４】また、位相比較器３には後記カウンタ４か
ら比較信号ｆｐが出力され、位相比較器３は前記基準信
号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じた
パルス信号ΦＲ，ΦＰをチャージポンプ５に出力する。
ら比較信号ｆｐが出力され、位相比較器３は前記基準信
号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じた
パルス信号ΦＲ，ΦＰをチャージポンプ５に出力する。
【０００５】チャージポンプ５は位相比較器３から出力
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号ΦＲ，
ΦＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号ΦＲ，
ΦＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【０００６】ＬＰＦ６はチャージポンプ５の出力信号Ｓ
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ｆvco を外部回路に出力するととも
に、プリスケーラ８に出力する。そして、プリスケーラ
８はＶＣＯ７の出力信号ｆvco を分周して前記カウンタ
４に出力する。
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ｆvco を外部回路に出力するととも
に、プリスケーラ８に出力する。そして、プリスケーラ
８はＶＣＯ７の出力信号ｆvco を分周して前記カウンタ
４に出力する。
【０００７】このように構成されたＰＬＬシンセサイザ
回路では基準信号ｆｒと比較信号ｆｐの周波数及び位相
が一致するロック状態から例えば比較信号ｆｐの設定を
変更してその周波数を引き下げると、基準信号ｆｒと比
較信号ｆｐの周波数及び位相にずれが生じ、位相比較器
３からパルス信号ΦＲ，ΦＰが出力される。
回路では基準信号ｆｒと比較信号ｆｐの周波数及び位相
が一致するロック状態から例えば比較信号ｆｐの設定を
変更してその周波数を引き下げると、基準信号ｆｒと比
較信号ｆｐの周波数及び位相にずれが生じ、位相比較器
３からパルス信号ΦＲ，ΦＰが出力される。
【０００８】そして、チャージポンプ５の出力信号ＳＣ
Ｐの直流成分が変動するとともにパルス成分が生じ、そ
の出力信号ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルが下降し、やがてＬＰＦ６の出力信号Ｓ
ＬＰＦが新たに設定された比較信号ｆｐに対応した電圧
レベルに収束してロック状態に復帰する。
Ｐの直流成分が変動するとともにパルス成分が生じ、そ
の出力信号ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルが下降し、やがてＬＰＦ６の出力信号Ｓ
ＬＰＦが新たに設定された比較信号ｆｐに対応した電圧
レベルに収束してロック状態に復帰する。
【０００９】上記のようなＰＬＬシンセサイザ回路で
は、ＶＣＯ７の出力信号ｆvco の周波数が一定に維持さ
れてロック状態にあるときには、消費電力を低減するた
めに各回路を間歇動作させているが、各回路をオフ状態
からオン状態に移行させると、カウンタ４から出力され
る比較信号ｆｐとカウンタ２から出力される基準信号ｆ
ｒとの周波数が一致していても位相関係は不定である。
は、ＶＣＯ７の出力信号ｆvco の周波数が一定に維持さ
れてロック状態にあるときには、消費電力を低減するた
めに各回路を間歇動作させているが、各回路をオフ状態
からオン状態に移行させると、カウンタ４から出力され
る比較信号ｆｐとカウンタ２から出力される基準信号ｆ
ｒとの周波数が一致していても位相関係は不定である。
【００１０】このため、位相比較器３から出力されるパ
ルス信号ΦＲ，ΦＰの位相差成分が大きくなってチャー
ジポンプ５の出力信号ＳＣＰが変動し、ＶＣＯ７の出力
信号ｆvco が変動してロック状態から外れてしまうこと
がある。
ルス信号ΦＲ，ΦＰの位相差成分が大きくなってチャー
ジポンプ５の出力信号ＳＣＰが変動し、ＶＣＯ７の出力
信号ｆvco が変動してロック状態から外れてしまうこと
がある。
【００１１】そこで、このような不具合を解決するため
に、前記ＰＬＬシンセサイザ回路では初期位相回路９が
設けられている。すなわち、初期位相回路９には前記プ
リスケーラ８の出力信号と前記基準信号発生回路１から
出力される基準クロック信号ＣＫが入力され、同初期位
相回路９は間歇動作制御信号ＩＴに基づいて前記プリス
ケーラ８の出力信号と基準クロック信号ＣＫとの位相差
が例えば１０ｎｓ以内になったときカウンタ２，４及び
位相比較器３を動作させる。
に、前記ＰＬＬシンセサイザ回路では初期位相回路９が
設けられている。すなわち、初期位相回路９には前記プ
リスケーラ８の出力信号と前記基準信号発生回路１から
出力される基準クロック信号ＣＫが入力され、同初期位
相回路９は間歇動作制御信号ＩＴに基づいて前記プリス
ケーラ８の出力信号と基準クロック信号ＣＫとの位相差
が例えば１０ｎｓ以内になったときカウンタ２，４及び
位相比較器３を動作させる。
【００１２】従って、各回路がオフ状態からオン状態に
移行する際のカウンタ２から出力される基準信号ｆｒ
と、カウンタ４から出力される比較信号ｆｐとの位相差
を縮小してＶＣＯ７の出力信号ｆvco の変動を防止する
ようになっている。
移行する際のカウンタ２から出力される基準信号ｆｒ
と、カウンタ４から出力される比較信号ｆｐとの位相差
を縮小してＶＣＯ７の出力信号ｆvco の変動を防止する
ようになっている。
【００１３】
【発明が解決しようとする課題】上記のようなＰＬＬシ
ンセサイザ回路において動作状態ではカウンタ２から出
力される基準信号ｆｒと、カウンタ４から出力される比
較信号ｆｐとの位相差が完全に「０」ではなく、一定の
位相差αが存在する状態でロック状態となる。
ンセサイザ回路において動作状態ではカウンタ２から出
力される基準信号ｆｒと、カウンタ４から出力される比
較信号ｆｐとの位相差が完全に「０」ではなく、一定の
位相差αが存在する状態でロック状態となる。
【００１４】すなわち、図５に示すように前記チャージ
ポンプ５の出力信号ＳＣＰに含まれるプラス側のパルス
成分のエネルギー量Ｅｐとマイナス側のパルス成分のエ
ネルギー量Ｅｍは比較信号ｆｐの位相が基準信号ｆｒの
位相より進み、その位相差が「α」である場合にそのエ
ネルギー量が一致する。そして、例えば前記位相差
「α」は２０ｎｓ程度でロックしているとする。
ポンプ５の出力信号ＳＣＰに含まれるプラス側のパルス
成分のエネルギー量Ｅｐとマイナス側のパルス成分のエ
ネルギー量Ｅｍは比較信号ｆｐの位相が基準信号ｆｒの
位相より進み、その位相差が「α」である場合にそのエ
ネルギー量が一致する。そして、例えば前記位相差
「α」は２０ｎｓ程度でロックしているとする。
【００１５】ところが、このように位相差「α」が２０
ｎｓ程度でロックしている状態で、基準信号ｆｒと比較
信号ｆｐとの位相差が±１０ｎｓ以内となったときに前
記各回路を動作させるように前記初期位相回路９が動作
すると、図５にハッチングで示すように位相差が±１０
ｎｓ以内にある範囲ではチャージポンプ５が出力するパ
ルス成分のプラス側のエネルギー量Ｅｐはマイナス側の
エネルギー量Ｅｍより小さくなる。
ｎｓ程度でロックしている状態で、基準信号ｆｒと比較
信号ｆｐとの位相差が±１０ｎｓ以内となったときに前
記各回路を動作させるように前記初期位相回路９が動作
すると、図５にハッチングで示すように位相差が±１０
ｎｓ以内にある範囲ではチャージポンプ５が出力するパ
ルス成分のプラス側のエネルギー量Ｅｐはマイナス側の
エネルギー量Ｅｍより小さくなる。
【００１６】この結果、基準信号ｆｒと比較信号ｆｐの
周波数は位相差「α」で一致してロック状態にあったに
も関わらず、ＶＣＯ７の出力信号ｆvco の周波数が変動
してしまうため、ロックアップ時間が長くなるという問
題点があった。
周波数は位相差「α」で一致してロック状態にあったに
も関わらず、ＶＣＯ７の出力信号ｆvco の周波数が変動
してしまうため、ロックアップ時間が長くなるという問
題点があった。
【００１７】この発明の目的は、間歇動作して消費電力
を低減しながらロックアップ時間の短縮を図り得るＰＬ
Ｌシンセサイザ回路を提供することにある。
を低減しながらロックアップ時間の短縮を図り得るＰＬ
Ｌシンセサイザ回路を提供することにある。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、基準クロック信号ＣＫをカウンタ
２で分周した基準信号ｆｒとプリスケーラ８の出力信号
をカウンタ４で分周した比較信号ｆｐが位相比較器３に
入力されて該位相比較器３から前記両信号ｆｒ，ｆｐの
位相差に基づいてパルス幅が増減する出力信号ΦＲ，Φ
Ｐが出力され、前記位相比較器３の出力信号ΦＲ，ΦＰ
がチャージポンプ５でアナログ電圧信号ＳＣＰに変換さ
れ、前記チャージポンプ５の出力信号ＳＣＰがローパス
フィルタ６を介して電圧制御発振器７に出力され、前記
電圧制御発振器７の出力信号ｆvco が前記プリスケーラ
８に出力されて前記基準信号ｆｒと比較信号ｆｐの周波
数及び位相が一致するように負帰還動作され、前記各回
路は同期して間歇駆動される。そして、前記プリスケー
ラ８の出力信号と前記基準クロック信号ＣＫとの位相差
があらかじめ設定された位相差以下となったとき前記各
回路を活性化する初期位相回路９が備えられ、前記プリ
スケーラ８の出力信号は遅延時間を選択可能としたプロ
グラマブルディレイ回路１０を介して前記初期位相回路
９に入力される。
図である。すなわち、基準クロック信号ＣＫをカウンタ
２で分周した基準信号ｆｒとプリスケーラ８の出力信号
をカウンタ４で分周した比較信号ｆｐが位相比較器３に
入力されて該位相比較器３から前記両信号ｆｒ，ｆｐの
位相差に基づいてパルス幅が増減する出力信号ΦＲ，Φ
Ｐが出力され、前記位相比較器３の出力信号ΦＲ，ΦＰ
がチャージポンプ５でアナログ電圧信号ＳＣＰに変換さ
れ、前記チャージポンプ５の出力信号ＳＣＰがローパス
フィルタ６を介して電圧制御発振器７に出力され、前記
電圧制御発振器７の出力信号ｆvco が前記プリスケーラ
８に出力されて前記基準信号ｆｒと比較信号ｆｐの周波
数及び位相が一致するように負帰還動作され、前記各回
路は同期して間歇駆動される。そして、前記プリスケー
ラ８の出力信号と前記基準クロック信号ＣＫとの位相差
があらかじめ設定された位相差以下となったとき前記各
回路を活性化する初期位相回路９が備えられ、前記プリ
スケーラ８の出力信号は遅延時間を選択可能としたプロ
グラマブルディレイ回路１０を介して前記初期位相回路
９に入力される。
【００１９】また、図２に示すように前記プログラマブ
ルディレイ回路１０は、一方の入力端子に前記プリスケ
ーラ８の出力信号がそれぞれ異なる段数のバッファ回路
１１を介して入力されるとともに他方の入力端子に制御
信号Ｃが入力されるＡＮＤ回路１２と、前記ＡＮＤ回路
１２の出力信号が入力されるＯＲ回路１３とで構成され
る。
ルディレイ回路１０は、一方の入力端子に前記プリスケ
ーラ８の出力信号がそれぞれ異なる段数のバッファ回路
１１を介して入力されるとともに他方の入力端子に制御
信号Ｃが入力されるＡＮＤ回路１２と、前記ＡＮＤ回路
１２の出力信号が入力されるＯＲ回路１３とで構成され
る。
【００２０】
【作用】初期位相回路９はプログラマブルディレイ回路
１０で遅延されたプリスケーラ８の出力信号と前記基準
クロック信号ＣＫとの位相差があらかじめ設定された位
相差以下となったときＰＬＬシンセサイザ回路を活性化
させるので、ＰＬＬシンセサイザ回路の負帰還ループが
ロック状態となるときのプリスケーラ８の出力信号と前
記基準クロック信号ＣＫとの位相差を前記プログラマブ
ルディレイ回路１０の遅延時間として設定すれば、同Ｐ
ＬＬシンセサイザ回路を間歇動作させる際に同ＰＬＬシ
ンセサイザ回路の出力信号周波数の変動が抑制される。
１０で遅延されたプリスケーラ８の出力信号と前記基準
クロック信号ＣＫとの位相差があらかじめ設定された位
相差以下となったときＰＬＬシンセサイザ回路を活性化
させるので、ＰＬＬシンセサイザ回路の負帰還ループが
ロック状態となるときのプリスケーラ８の出力信号と前
記基準クロック信号ＣＫとの位相差を前記プログラマブ
ルディレイ回路１０の遅延時間として設定すれば、同Ｐ
ＬＬシンセサイザ回路を間歇動作させる際に同ＰＬＬシ
ンセサイザ回路の出力信号周波数の変動が抑制される。
【００２１】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
【００２２】図２に示すＰＬＬシンセサイザ回路はプロ
グラマブルディレイ回路１０を除いて前記従来例と同一
構成である。すなわち、基準信号発生回路１は基準クロ
ック信号ＣＫをカウンタ２に出力し、カウンタ２は外部
から設定される設定周波数に基づいて基準クロック信号
ＣＫを分周して基準信号ｆｒを位相比較器３に出力す
る。
グラマブルディレイ回路１０を除いて前記従来例と同一
構成である。すなわち、基準信号発生回路１は基準クロ
ック信号ＣＫをカウンタ２に出力し、カウンタ２は外部
から設定される設定周波数に基づいて基準クロック信号
ＣＫを分周して基準信号ｆｒを位相比較器３に出力す
る。
【００２３】また、位相比較器３にはカウンタ４から比
較信号ｆｐが出力され、位相比較器３は前記基準信号ｆ
ｒと比較信号ｆｐとの周波数差及び位相差に応じたパル
ス信号ΦＲ，ΦＰをチャージポンプ５に出力する。
較信号ｆｐが出力され、位相比較器３は前記基準信号ｆ
ｒと比較信号ｆｐとの周波数差及び位相差に応じたパル
ス信号ΦＲ，ΦＰをチャージポンプ５に出力する。
【００２４】チャージポンプ５は位相比較器３から出力
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をＬＰＦ６に出力する。ＬＰＦ６はチャージポンプ５の
出力信号ＳＣＰを平滑して高周波成分を除去した出力信
号ＳＬＰＦをＶＣＯ７に出力し、ＶＣＯ７はＬＰＦ６の
出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆ
vco を外部回路に出力するとともに、プリスケーラ８に
出力する。そして、プリスケーラ８はＶＣＯ７の出力信
号ｆvcoを分周して前記カウンタ４に出力する。
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をＬＰＦ６に出力する。ＬＰＦ６はチャージポンプ５の
出力信号ＳＣＰを平滑して高周波成分を除去した出力信
号ＳＬＰＦをＶＣＯ７に出力し、ＶＣＯ７はＬＰＦ６の
出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆ
vco を外部回路に出力するとともに、プリスケーラ８に
出力する。そして、プリスケーラ８はＶＣＯ７の出力信
号ｆvcoを分周して前記カウンタ４に出力する。
【００２５】前記プリスケーラ８の出力信号はプログラ
マブルディレイ回路１０にも出力される。そのプログラ
マブルディレイ回路１０はプリスケーラ８の出力信号が
バッファ回路１１ａを介してＡＮＤ回路１２ａの一方の
入力端子に入力される。
マブルディレイ回路１０にも出力される。そのプログラ
マブルディレイ回路１０はプリスケーラ８の出力信号が
バッファ回路１１ａを介してＡＮＤ回路１２ａの一方の
入力端子に入力される。
【００２６】前記バッファ回路１１ａの出力信号はバッ
ファ回路１１ｂを介してＡＮＤ回路１２ｂの一方の入力
端子に入力され、前記バッファ回路１１ｂの出力信号は
バッファ回路１１ｃを介してＡＮＤ回路１２ｃの一方の
入力端子に入力され、前記バッファ回路１１ｃの出力信
号はバッファ回路１１ｄを介してＡＮＤ回路１２ｄの一
方の入力端子に入力されている。
ファ回路１１ｂを介してＡＮＤ回路１２ｂの一方の入力
端子に入力され、前記バッファ回路１１ｂの出力信号は
バッファ回路１１ｃを介してＡＮＤ回路１２ｃの一方の
入力端子に入力され、前記バッファ回路１１ｃの出力信
号はバッファ回路１１ｄを介してＡＮＤ回路１２ｄの一
方の入力端子に入力されている。
【００２７】前記ＡＮＤ回路１２ａ〜１２ｄの他方の入
力端子には外部から入力される制御信号Ｃ１〜Ｃ４がそ
れぞれ入力され、その制御信号Ｃ１〜Ｃ４はいずれか一
つだけがＨレベルで入力される。
力端子には外部から入力される制御信号Ｃ１〜Ｃ４がそ
れぞれ入力され、その制御信号Ｃ１〜Ｃ４はいずれか一
つだけがＨレベルで入力される。
【００２８】前記ＮＡＮＤ回路１２ａ〜１２ｄの出力信
号はＯＲ回路１３に入力され、そのＯＲ回路１３の出力
信号は初期位相回路９に入力される。このように構成さ
れたプログラマブルディレイ回路１０は例えば制御信号
Ｃ１がＨレベルであれば、プリスケーラ８の出力信号が
バッファ回路１１ａ、ＡＮＤ回路１２ａ及びＯＲ回路１
３を介して初期位相回路９に出力され、制御信号Ｃ４が
Ｈレベルであれば、プリスケーラ８の出力信号がバッフ
ァ回路１１ａ〜１１ｄ、ＡＮＤ回路１２ｄ及びＯＲ回路
１３を介して初期位相回路９に出力される。
号はＯＲ回路１３に入力され、そのＯＲ回路１３の出力
信号は初期位相回路９に入力される。このように構成さ
れたプログラマブルディレイ回路１０は例えば制御信号
Ｃ１がＨレベルであれば、プリスケーラ８の出力信号が
バッファ回路１１ａ、ＡＮＤ回路１２ａ及びＯＲ回路１
３を介して初期位相回路９に出力され、制御信号Ｃ４が
Ｈレベルであれば、プリスケーラ８の出力信号がバッフ
ァ回路１１ａ〜１１ｄ、ＡＮＤ回路１２ｄ及びＯＲ回路
１３を介して初期位相回路９に出力される。
【００２９】従って、制御信号Ｃ１〜Ｃ４のいずれをＨ
レベルとするかにより、プリスケーラ８の出力信号を初
期位相回路９に入力するまでの遅延時間を選択可能とな
っている。
レベルとするかにより、プリスケーラ８の出力信号を初
期位相回路９に入力するまでの遅延時間を選択可能とな
っている。
【００３０】前記初期位相回路９には前記基準クロック
信号ＣＫと前記プログラマブルディレイ回路１０の出力
信号が入力され、同初期位相回路９は間歇動作制御信号
ＩＴに基づいて前記両信号の位相差が１０ｎｓ以内にな
ったとき前記カウンタ２，４及び位相比較器３を動作さ
せる。
信号ＣＫと前記プログラマブルディレイ回路１０の出力
信号が入力され、同初期位相回路９は間歇動作制御信号
ＩＴに基づいて前記両信号の位相差が１０ｎｓ以内にな
ったとき前記カウンタ２，４及び位相比較器３を動作さ
せる。
【００３１】上記のように構成されたＰＬＬシンセサイ
ザ回路は、例えば図３に示すような送受信機器の受信用
ＰＬＬシンセサイザ回路１１及び送信用ＰＬＬシンセサ
イザ回路１２に使用される。
ザ回路は、例えば図３に示すような送受信機器の受信用
ＰＬＬシンセサイザ回路１１及び送信用ＰＬＬシンセサ
イザ回路１２に使用される。
【００３２】この送受信機器の動作の概要を説明する
と、受信動作時にはアンテナ１３で受信された受信信号
はアンテナスイッチ（ＡＮＴ・ＳＷ）１４を介して受信
アンプ１５に入力される。
と、受信動作時にはアンテナ１３で受信された受信信号
はアンテナスイッチ（ＡＮＴ・ＳＷ）１４を介して受信
アンプ１５に入力される。
【００３３】受信アンプ１５は入力された受信信号を増
幅してミキサー１６に出力し、ミキサー１６は受信用Ｐ
ＬＬシンセサイザ回路１１からの出力信号に基づいて前
記受信信号の中から特定の信号周波数を取り出す。
幅してミキサー１６に出力し、ミキサー１６は受信用Ｐ
ＬＬシンセサイザ回路１１からの出力信号に基づいて前
記受信信号の中から特定の信号周波数を取り出す。
【００３４】そして、ミキサー１６の出力信号はＩＦア
ンプ１７及びＡＦアンプ１８の出力に基づいて復調され
てスピーカー１９から音声として出力される。なお、受
信用ＰＬＬシンセサイザ回路１１はマイコン２０の制御
に基づいてその出力信号周波数が設定され、同マイコン
２０はＰＲＯＭ２３に格納されたプログラム及びキーボ
ード（ＫＥＹ）２２からの入力信号に基づいて動作す
る。
ンプ１７及びＡＦアンプ１８の出力に基づいて復調され
てスピーカー１９から音声として出力される。なお、受
信用ＰＬＬシンセサイザ回路１１はマイコン２０の制御
に基づいてその出力信号周波数が設定され、同マイコン
２０はＰＲＯＭ２３に格納されたプログラム及びキーボ
ード（ＫＥＹ）２２からの入力信号に基づいて動作す
る。
【００３５】一方、送信動作時にはマイク２４で受信さ
れた音声信号はアンプ２５で増幅され、モデム（ＭＯＤ
ＥＭ）２６を介してマイコン２０に入力される。マイコ
ン２０はモデム２６からの入力信号に基づいて受信用Ｐ
ＬＬシンセサイザ回路１２を制御し、同受信用ＰＬＬシ
ンセサイザ回路１２の出力信号は帯域フィルタ（ＢＰ
Ｆ）２７を介してパワーアンプ２８で増幅され、前記ア
ンテナスイッチ１４を介してアンテナ１３から出力され
る。
れた音声信号はアンプ２５で増幅され、モデム（ＭＯＤ
ＥＭ）２６を介してマイコン２０に入力される。マイコ
ン２０はモデム２６からの入力信号に基づいて受信用Ｐ
ＬＬシンセサイザ回路１２を制御し、同受信用ＰＬＬシ
ンセサイザ回路１２の出力信号は帯域フィルタ（ＢＰ
Ｆ）２７を介してパワーアンプ２８で増幅され、前記ア
ンテナスイッチ１４を介してアンテナ１３から出力され
る。
【００３６】次に、図２に示す本実施例のＰＬＬシンセ
サイザ回路の作用を説明する。さて、このＰＬＬシンセ
サイザ回路ではプログラマブルディレイ回路１０を除く
各回路の動作は前記従来例と同様である。初期位相回路
９には基準クロック信号ＣＫとプログラマブルディレイ
回路１０の出力信号が入力されている。
サイザ回路の作用を説明する。さて、このＰＬＬシンセ
サイザ回路ではプログラマブルディレイ回路１０を除く
各回路の動作は前記従来例と同様である。初期位相回路
９には基準クロック信号ＣＫとプログラマブルディレイ
回路１０の出力信号が入力されている。
【００３７】そして、初期位相回路９は基準クロック信
号ＣＫとプログラマブルディレイ回路１０の出力信号と
の位相差が１０ｎｓ以下となったときカウンタ２，４及
び位相比較器３を活性化させる。
号ＣＫとプログラマブルディレイ回路１０の出力信号と
の位相差が１０ｎｓ以下となったときカウンタ２，４及
び位相比較器３を活性化させる。
【００３８】ここで、このＰＬＬシンセサイザ回路は前
記従来例と同様に比較信号ｆｐの位相が基準信号ｆｒの
位相より進み、その位相差「α」が２０ｎｓ程度となっ
たときチャージポンプの出力信号ＳＣＰがロック状態と
なる場合には、制御信号Ｃ１〜Ｃ４のいずれをＨレベル
とするかを選択することによりプログラマブルディレイ
回路１０の遅延時間を２０ｎｓ程度とする。
記従来例と同様に比較信号ｆｐの位相が基準信号ｆｒの
位相より進み、その位相差「α」が２０ｎｓ程度となっ
たときチャージポンプの出力信号ＳＣＰがロック状態と
なる場合には、制御信号Ｃ１〜Ｃ４のいずれをＨレベル
とするかを選択することによりプログラマブルディレイ
回路１０の遅延時間を２０ｎｓ程度とする。
【００３９】すると、初期位相回路９によりカウンタ
２，４及び位相比較器３が活性化されるときには、チャ
ージポンプ５にはプログラマブルディレイ回路１０及び
初期位相回路９の動作によりα±１０ｎｓの位相差を持
つ比較信号ｆｐと基準信号ｆｒとが入力される。
２，４及び位相比較器３が活性化されるときには、チャ
ージポンプ５にはプログラマブルディレイ回路１０及び
初期位相回路９の動作によりα±１０ｎｓの位相差を持
つ比較信号ｆｐと基準信号ｆｒとが入力される。
【００４０】従って、このＰＬＬシンセサイザ回路を間
歇動作させた場合に、プログラマブルディレイ回路１０
の遅延時間を調整することにより、チャージポンプ５の
出力信号ＳＣＰに含まれるパルス成分のエネルギー量の
変動を抑制することができるので、消費電力を低減しな
がらロックアップ時間の短縮を図ることができる。
歇動作させた場合に、プログラマブルディレイ回路１０
の遅延時間を調整することにより、チャージポンプ５の
出力信号ＳＣＰに含まれるパルス成分のエネルギー量の
変動を抑制することができるので、消費電力を低減しな
がらロックアップ時間の短縮を図ることができる。
【００４１】
【発明の効果】以上詳述したように、この発明は間歇動
作して消費電力を低減しながらロックアップ時間の短縮
を図り得るＰＬＬシンセサイザ回路を提供することがで
きる優れた効果を発揮する。
作して消費電力を低減しながらロックアップ時間の短縮
を図り得るＰＬＬシンセサイザ回路を提供することがで
きる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例のＰＬＬシンセサイザ回路を示すブロ
ック図である。
ック図である。
【図３】一実施例のＰＬＬシンセサイザ回路の使用例を
示すブロック図である。
示すブロック図である。
【図４】従来例を示すブロック図である。
【図５】チャージポンプの入力信号の位相差と出力エネ
ルギー量との関係を示すグラフ図である。
ルギー量との関係を示すグラフ図である。
２ カウンタ ３ 位相比較器 ４ カウンタ ５ チャージポンプ ６ ローパスフィルタ（ＬＰＦ） ７ 電圧制御発振器（ＶＣＯ） ８ プリスケーラ ９ 初期位相回路 １０ プログラマブルディレイ回路 ｆｒ 基準信号 ｆｐ 比較信号 ΦＲ，ΦＰ 出力信号 ＣＫ 基準クロック信号 ＳＣＰ アナログ電圧信号ＳＣＰ ｆvco 出力信号
フロントページの続き (72)発明者 秋山 岳洋 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 斎藤 伸二 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (2)
- 【請求項１】 基準クロック信号（ＣＫ）をカウンタ
（２）で分周した基準信号（ｆｒ）とプリスケーラ
（８）の出力信号をカウンタ（４）で分周した比較信号
（ｆｐ）を位相比較器（３）に入力して該位相比較器
（３）から前記両信号（ｆｒ，ｆｐ）の位相差に基づい
てパルス幅が増減する出力信号（ΦＲ，ΦＰ）を出力
し、前記位相比較器３の出力信号（ΦＲ，ΦＰ）をチャ
ージポンプ（５）でアナログ電圧信号（ＳＣＰ）に変換
し、前記チャージポンプ（５）の出力信号（ＳＣＰ）を
ローパスフィルタ（６）を介して電圧制御発振器（７）
に出力し、前記電圧制御発振器（７）の出力信号（ｆvc
o ）を前記プリスケーラ（８）に出力して前記基準信号
（ｆｒ）と比較信号（ｆｐ）の周波数及び位相を一致さ
せるように負帰還動作し、前記各回路は同期して間歇駆
動されるＰＬＬシンセサイザ回路であって、 前記各回路を停止状態から動作させる時に、前記プリス
ケーラ（８）の出力信号と前記基準クロック信号（Ｃ
Ｋ）との位相差があらかじめ設定された位相差以下とな
ったとき前記ＰＬＬシンセサイザ回路を活性化する初期
位相回路（９）を備え、前記プリスケーラ（８）の出力
信号は遅延時間を選択可能としたプログラマブルディレ
イ回路（１０）を介して前記初期位相回路（９）に入力
したことを特徴とするＰＬＬシンセサイザ回路。 - 【請求項２】 前記プログラマブルディレイ回路（１
０）は、一方の入力端子には前記プリスケーラ（８）の
出力信号がそれぞれ異なる段数のバッファ回路（１１）
を介して入力されるとともに他方の入力端子には制御信
号（Ｃ）が入力されるＡＮＤ回路（１２）と、前記ＡＮ
Ｄ回路（１２）の出力信号が入力されるＯＲ回路（１
３）とで構成されることを特徴とする請求項１記載のＰ
ＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126375A JPH05327492A (ja) | 1992-05-19 | 1992-05-19 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126375A JPH05327492A (ja) | 1992-05-19 | 1992-05-19 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327492A true JPH05327492A (ja) | 1993-12-10 |
Family
ID=14933617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126375A Withdrawn JPH05327492A (ja) | 1992-05-19 | 1992-05-19 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796311A (en) * | 1996-01-26 | 1998-08-18 | Nec Corporation | Phase-locked loop circuit |
| KR100355837B1 (ko) * | 1993-03-10 | 2002-10-12 | 내셔널 세미콘덕터 코포레이션 | 위상 동기 루프 및 신호발생방법 |
| US7266171B2 (en) | 1997-01-30 | 2007-09-04 | Renesas Technology Corp. | Phase-locked loop circuit and radio communication apparatus using the same |
-
1992
- 1992-05-19 JP JP4126375A patent/JPH05327492A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355837B1 (ko) * | 1993-03-10 | 2002-10-12 | 내셔널 세미콘덕터 코포레이션 | 위상 동기 루프 및 신호발생방법 |
| US5796311A (en) * | 1996-01-26 | 1998-08-18 | Nec Corporation | Phase-locked loop circuit |
| US7266171B2 (en) | 1997-01-30 | 2007-09-04 | Renesas Technology Corp. | Phase-locked loop circuit and radio communication apparatus using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |