JP3118356B2

JP3118356B2 - Ｐｌｌ回路

Info

Publication number: JP3118356B2
Application number: JP05298227A
Authority: JP
Inventors: 浩佳金山; 和広木村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-11-29
Filing date: 1993-11-29
Publication date: 2000-12-18
Anticipated expiration: 2015-12-18
Also published as: JPH07154285A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＭバンド、ＦＭバン
ド及びＴＶバンド等を受信できるラジオ受信機に用いて
好適なＰＬＬ回路に関する。

【０００２】

【従来の技術】一般に、ＡＭ／ＦＭラジオ受信機等の複
数のバンドを受信することができる受信機が知られてい
る。このような受信機において、局発信号を発生するＰ
ＬＬ回路は、例えば図２の如く構成されている。図２に
おいて、第１ＶＣＯ（電圧制御型発振器）（２）の出力
信号を用いる場合、切換回路（７）が第１アンプ（３）
の出力を選択する様に切り換わり、第１ＬＰＦ（ローパ
スフィルタ）（１）、第１ＶＣＯ（２）及び第１アンプ
（３）が動作し、第２ＬＰＦ（４）、第２ＶＣＯ（５）
及び第２アンプ（６）は不動作となる。第１ＶＣＯ
（２）の出力は第１アンプ（３）で増幅された後、切換
回路（７）を介して可変分周回路（８）に印加される。
可変分周回路（８）の出力は、位相比較回路（９）にお
いて、基準分周回路（１０）から発生する基準信号と比
較され、誤差出力を発生する。前記誤差出力に応じた出
力がチャージポンプ回路（１１）から発生し、第１ＬＰ
Ｆ（１）で平滑された後、制御電圧として第１ＶＣＯ
（２）に印加される。

【０００３】また、第２ＶＣＯ（５）の出力信号を用い
る場合、切換回路（７）が第２アンプ（６）の出力を選
択するように切り換わり、第２ＬＰＦ（４）、第２ＶＣ
Ｏ（５）及び第２アンプ（６）が動作する。第２ＶＣＯ
（５）の出力は第２アンプ（６）で増幅され、可変分周
回路（８）に印加される。可変分周回路（８）の出力
は、位相比較回路（９）で基準信号と比較され、比較結
果に応じてチャージポンプ回路（１１）から出力が発生
する。前記出力は、第２ＬＰＦ（４）で平滑された後、
第２ＶＣＯ（５）に印加される。

【０００４】

【発明が解決しようとする課題】しかしながら、不要輻
射等の問題によりＶＣＯの出力の振幅はできるだけ小さ
くしなければならず、振幅を小さくすると制御電圧が０
Ｖであると発振しない特性をもつこともあり、また、可
変分周回路が動作できる振幅を確保するには、アンプの
ゲインを十分に大きくする必要がある。更に、素子の改
良によりアンプの周波数特性は改良され、高い周波数特
性を持つようになった。その為、アンプは、ノイズ等に
より発振しやすい状態になっている。このようなアンプ
の状態において、例えば、電源を投入したり、受信バン
ドに応じてＶＣＯを切り換え、一方のＶＣＯが動作しよ
うとするときには、前記ＶＣＯの制御電圧は０Ｖであ
り、まだ発振はしていない。その状態で、ノイズ等によ
りアンプが発振し始めると、アンプの出力は可変分周回
路により分周され、位相比較回路に印加される。アンプ
から発生する出力の周波数が基準信号より高い場合に
は、ＶＣＯの制御電圧は低くなるように制御される。よ
って、ＶＣＯの制御電圧は０Ｖから上昇することができ
ず、ＶＣＯは発振を開始せず、ＰＬＬ回路はデッドロッ
ク状態になる。

【０００５】

【課題を解決するための手段】本発明は上述の点に鑑み
て成されたものであり、少なくとも一個のＶＣＯと、位
相比較回路とを有するＰＬＬ回路において、計数期間中
出力信号を発生するタイマー回路と、該タイマー回路の
出力信号の発生期間中、前記位相比較器への入力を遮断
する遮断回路とを備えることを特徴とするＰＬＬ回路。

【０００６】また、第１ＶＣＯを有する第１ＰＬＬ回路
と、第２ＶＣＯを有する第２ＰＬＬ回路と、前記第１Ｖ
ＣＯと第２ＶＣＯとの出力を切り換える切換回路と、該
切換回路を制御する制御信号を発生する制御回路とを備
え、前記制御信号に応じて前記タイマー回路が動作し始
めることを特徴とする。

【０００７】

【作用】本発明に依れば、タイマー回路の計数動作中、
可変分周回路から位相比較回路への入力は遮断回路によ
って遮断され、ＶＣＯの制御電圧は電圧が上昇する方向
に制御される。タイマー回路の動作が停止すると、可変
分周回路の出力は位相比較回路に印加され、制御電圧が
高い状態からロックアップ動作が開始する。

【０００８】

【実施例】図１は本発明の一実施例を示す図である。
（１３）は切換回路（７）を制御する制御信号を発生す
る制御回路、（１４）は制御信号の変化に応じて動作を
開始するタイマー回路と、（１５）は位相比較器（９）
の一方の入力を遮断する遮断回路である。尚、従来と同
一の回路については従来と同一の符号を付し説明を省略
する。

【０００９】図１において、制御回路（１３）は、切換
回路（７）と、第１ＬＰＦ（１）、第１ＶＣＯ（２）及
び第１アンプ（３）から成る第１出力部（１６）と、第
２ＬＰＦ（４）、第２ＶＣＯ（５）及び第２アンプ
（６）から成る第２出力部（１７）とに、“０”又は
“１”の制御信号を印加する。切換回路（７）に印加さ
れる制御信号が“０”の場合第１出力部（１６）の出力
が選択され、“１”の場合第２出力部（１７）の出力が
選択される。また、第１出力部（１６）又は第２出力部
（１７）は、印加される制御信号が“０”の時動作し、
“１”の時不動作となる。

【００１０】第１ＶＣＯ（２）の出力を可変分周回路
（８）に印加する場合、切換回路（７）に“０”の制御
信号を印加し、第１出力部（１６）に“１”の制御信号
を印加して動作させ、第２出力部（１７）に“０”の制
御信号を印加し不動作にさせる。第１ＶＣＯ（２）の出
力は、第１アンプ（３）で増幅された後、切換回路
（７）を介して可変分周回路（８）に印加され、分周さ
れる。また、発振回路（１２）の出力は基準分周回路
（１０）で分周され、基準分周回路（１０）から基準信
号が発生する。位相比較回路（９）において、基準信号
と可変分周回路（８）の出力とが比較され、位相比較回
路（９）から誤差出力が発生する。チャージポンプ回路
（１１）の出力は２つの前記誤差出力に応じて発生した
後、第１ＬＰＦ（１）に印加され、平滑される。そし
て、制御電圧が第１ＬＰＦ（１）から第１ＶＣＯ（２）
に印加され、制御電圧に応じて出力が発生する。

【００１１】位相比較回路（９）において、可変分周回
路（８）の出力と基準信号との周波数が一致している
と、チャージポンプ回路（１１）の出力はフローティン
グ状態となり、第１ＶＣＯ（２）の制御電圧は保持され
る。可変分周回路（８）の出力周波数が基準信号の周波
数より高いと、チャージポンプ回路（１１）から位相差
に応じた“Ｈ”レベルの出力パルスが発生する。前記出
力パルスによって、制御電圧は小さくなり、第１ＶＣＯ
（２）の出力周波数は低くなる。また、可変分周回路
（８）の出力周波数が基準信号の周波数より低いと、チ
ャージポンプ回路（１１）から位相差に応じた“Ｌ”レ
ベルの出力パルスが発生する。前記“Ｌ”レベルの出力
パルスにより、制御電圧は大きくなり、第１ＶＣＯ
（２）の出力周波数は高くなる。このようにして、第１
ＶＣＯ（２）の出力周波数が調整され、ロック周波数に
一致したところで、ＰＬＬ回路はロックされる。

【００１２】また、第２ＶＣＯ（５）の出力を可変分周
回路（８）に印加する場合、切換回路（７）に“１”の
制御信号を印加し、第２出力部（１７）に“１”の制御
信号を印加して動作させ、第１出力部（１６）に“０”
の制御信号を印加し、不動作にさせる。第２ＶＣＯ
（５）の出力は、第２アンプ（６）で増幅された後、切
換回路（７）を介して可変分周回路（８）に印加され、
分周される。可変分周回路（８）の出力は、位相比較回
路（１１）において、基準信号と比較され、比較結果に
応じた誤差出力が位相比較回路（８）から発生する。前
記誤差出力に応じてチャージポンプ回路（１１）から出
力が発生し、前記出力は第２ＬＰＦ（４）で平滑され
て、制御電圧として第２ＶＣＯ（５）に印加される。第
２ＶＣＯ（５）の出力周波数は制御電圧により調整さ
れ、ＰＬＬ回路はロック周波数にロックする。

【００１３】制御回路（１３）から切換回路（７）に印
加される制御信号は、タイマー回路（１４）にも印加さ
れる。ここで、第１出力部（１６）を不動作にして、第
２出力部（１７）を動作させる時、前記制御信号は
“０”から“１”に変化する。タイマー回路（１４）は
制御信号の変化を検出して、基準分周回路（１０）の出
力信号を計数し始める。計数が開始されると同時に、タ
イマー回路（１４）の出力が遮断回路（１５）に印加さ
れ、遮断回路（１５）は可変分周回路（８）の出力を遮
断する。

【００１４】可変分周回路（８）の出力が遮断されてい
る間は、基準分周回路（１０）の出力のみが位相比較回
路（９）に印加される。その為、チャージポンプ回路
（１１）の出力が、動作している第２ＶＣＯ（５）の制
御電圧を上昇する方向に制御する。そして、遮断回路
（１５）の遮断動作が停止し、再び可変分周回路（８）
の出力が位相比較回路（９）に印加されるまで、チャー
ジポンプ回路（１１）から“Ｌ”レベルの出力が発生し
ているので、前記制御電圧は上昇し続ける。

【００１５】遮断動作が終了すると、可変分周回路
（８）の出力が位相比較回路（９）に印加され、位相比
較回路（９）において前記出力と基準信号との比較が再
開される。そして、第２出力部（１７）を含むＰＬＬ回
路はロック周波数にロックする。尚、第１出力部（１
６）を動作させ、第２出力部（１７）を不動作にする
時、即ち、切換回路（７）に印加される制御信号が
“１”から“０”になる時も、所定期間だけ可変分周回
路（８）の出力が遮断される。よって、第１出力部（１
６）を含むＰＬＬ回路がロックアップ動作を再開すると
きには、第１ＶＣＯ（２）の制御電圧は高い値になって
いる。

【００１６】ところで、位相比較回路（９）の一方の入
力を遮断する方法は、可変分周回路（８）と位相比較回
路（９）との間に遮断回路（１５）を挿入する方法だけ
でなく、遮断中に可変分周回路（８）の動作を停止させ
ることによって、可変分周回路（８）の出力が位相比較
回路（９）に印加されないようにしてもよい。尚、電源
投入時においても、ＶＣＯの切り換え時と同時に、アン
プが発振をしてデッドロック状態になる危険性がある
が、上述の説明と同様に、遮断回路を設けることによ
り、前記デッドロック状態を防止できる。

【００１７】

【発明の効果】従って、本発明によれば、電源投入か
ら、または、ＶＣＯを切り換えてから、所定期間中可変
分周回路の出力を遮断することにより、動作しようとす
るＶＣＯに印加される制御電圧を上昇させているので、
ＰＬＬ回路がデッドロック状態になることを防止でき
る。また、発振強度の弱いＶＣＯを用いても、それを含
むＰＬＬ回路がデッドロック状態になることを防ぐこと
ができるので、発振強度の強いＶＣＯを用いなくてもよ
く、不要輻射の発生を低減できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】従来例を示すブロック図である。

【符号の説明】

１３制御回路１４タイマー回路１５遮断回路１６第１出力部１７第２出力部

フロントページの続き (56)参考文献特開昭57−170619（ＪＰ，Ａ) 特開平３−22707（ＪＰ，Ａ) 特開平７−143001（ＪＰ，Ａ) 特開平２−124642（ＪＰ，Ａ) 特開平５−7163（ＪＰ，Ａ) 実開平５−59976（ＪＰ，Ｕ) 実開昭61−189638（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/26 H03L 7/10 - 7/18

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも位相比較器を含む回路の一部を
共用した第１と第２のＰＬＬ回路と、前記第１ＰＬＬ回路を構成する第１ＶＣＯ及び前記第２
ＰＬＬ回路を構成する第２ＶＣＯと、前記第１ＶＣＯの出力と前記第２ＶＣＯの出力を切り替
えてどちらか一方を可変分周回路へ出力する切替回路
と、基準信号を発生する基準分周回路と、前記可変分周回路の出力と前記基準分周回路の出力とを
比較する位相比較器と、前記切替回路を制御する制御信号を発生する制御回路と
を具備し、前記制御信号に応じて一定期間、前記可変分周回路側か
らの前記位相比較回路への入力を遮断する遮断回路と、
を具備する事を特徴とするＰＬＬ回路。
【請求項２】計数期間中出力信号を出力するタイマー
回路を備え、前記制御信号に応じてタイマー回路が動作
を開始すると共に、前記出力信号の発生期間中、前記遮
断回路が前記可変分周回路側からの前記位相比較回路へ
の入力を遮断する事を特徴とする請求項１記載のＰＬＬ
回路。