JP2655043B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2655043B2 JP2655043B2 JP5207102A JP20710293A JP2655043B2 JP 2655043 B2 JP2655043 B2 JP 2655043B2 JP 5207102 A JP5207102 A JP 5207102A JP 20710293 A JP20710293 A JP 20710293A JP 2655043 B2 JP2655043 B2 JP 2655043B2
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- delay
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（フェイズロック
ドループ）回路に関し、特に変復調技術における安定な
同期信号を得るために用いられるＰＬＬ回路に関する。
ドループ）回路に関し、特に変復調技術における安定な
同期信号を得るために用いられるＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、外部から与えられる基準
周波数信号と、ＶＣＯ（電圧制御発振器）の発振出力を
分周した分周出力との位相差を検出し、その位相差に応
じた直流電圧によりＶＣＯを制御して安定な発振出力を
得るものである。
周波数信号と、ＶＣＯ（電圧制御発振器）の発振出力を
分周した分周出力との位相差を検出し、その位相差に応
じた直流電圧によりＶＣＯを制御して安定な発振出力を
得るものである。
【０００３】受信システムにおいて、この発振出力をロ
ーカル発振信号として受信ＲＦ信号と混合し、ＩＦ信号
を作成するようになっており、チャンネル切換え時の周
波数切換えには、分周器（プログラムデバイダ）の分周
比を変更するか、あるいは基準周波数信号自体を信号源
にダイレクトディジタルシンセサイザ等を用いて変化さ
せることにより同調を得ている。
ーカル発振信号として受信ＲＦ信号と混合し、ＩＦ信号
を作成するようになっており、チャンネル切換え時の周
波数切換えには、分周器（プログラムデバイダ）の分周
比を変更するか、あるいは基準周波数信号自体を信号源
にダイレクトディジタルシンセサイザ等を用いて変化さ
せることにより同調を得ている。
【０００４】局部発振周波数シンセサシザにおいては、
高速の周波数切換えのためには、系の高利得設計が行わ
れるが、その反面雑音帯域幅が大きくなり、系内に雑音
を取り込み易く、発振出力のＣ／Ｎ値が問題となる。こ
うした場合にネガティブな措置として、位相比較におけ
る不感帯（デットゾーン）を拡げる方法がとられる。
高速の周波数切換えのためには、系の高利得設計が行わ
れるが、その反面雑音帯域幅が大きくなり、系内に雑音
を取り込み易く、発振出力のＣ／Ｎ値が問題となる。こ
うした場合にネガティブな措置として、位相比較におけ
る不感帯（デットゾーン）を拡げる方法がとられる。
【０００５】図５は特開昭６３−２６０３１７号公報に
示された従来のＰＬＬ回路の位相比較器の部分を示す回
路図であり、２１はチャージポンプ，２２は第１のＤ−
ＦＦ，２３は第２のＤ−ＦＦ，２４は第１のＤ−ＦＦ２
２のクロック入力端子に印加された基準周波数信号ｆR
を遅延する第１の遅延回路，２５は第２のＤ−ＦＦ２３
のクロック入力端子に印加された分周信号ｆP を遅延す
る第２の遅延回路である。２５，２４は遅延回路であ
り、２８，２９はデットゾーン拡大信号ＤZ に応じて遅
延量を選択する回路である。
示された従来のＰＬＬ回路の位相比較器の部分を示す回
路図であり、２１はチャージポンプ，２２は第１のＤ−
ＦＦ，２３は第２のＤ−ＦＦ，２４は第１のＤ−ＦＦ２
２のクロック入力端子に印加された基準周波数信号ｆR
を遅延する第１の遅延回路，２５は第２のＤ−ＦＦ２３
のクロック入力端子に印加された分周信号ｆP を遅延す
る第２の遅延回路である。２５，２４は遅延回路であ
り、２８，２９はデットゾーン拡大信号ＤZ に応じて遅
延量を選択する回路である。
【０００６】次に動作について説明する。Ｄ−ＦＦ２２
の入力端子Ｄ1 には、Ｄ−ＦＦ２３反転出力Ｑ2 が印加
され、Ｄ−ＦＦ２３の入力端子Ｄ2 にはＤ−ＦＦ２２の
反転出力Ｑ1 が印加され、出力Ｑ1 はチヤージポンプ回
路２１のＮＭＯＳ２６のゲートに印加され、出力Ｑ2 は
ＮＭＯＳ２７のゲートに印加される。
の入力端子Ｄ1 には、Ｄ−ＦＦ２３反転出力Ｑ2 が印加
され、Ｄ−ＦＦ２３の入力端子Ｄ2 にはＤ−ＦＦ２２の
反転出力Ｑ1 が印加され、出力Ｑ1 はチヤージポンプ回
路２１のＮＭＯＳ２６のゲートに印加され、出力Ｑ2 は
ＮＭＯＳ２７のゲートに印加される。
【０００７】デットゾーン拡大信号ＤZ をオフ
（“０”）にすると、遅延回路の最終段の遅延信号が選
択回路２８，２９より選択される。
（“０”）にすると、遅延回路の最終段の遅延信号が選
択回路２８，２９より選択される。
【０００８】まず、分周信号ｆP に対して基準周波数信
号ｆR の位相が一致しているとき、図６（Ａ）に示す様
にｆP とｆR の立上りにより、Ｄ−ＦＦ２２，２３は共
に互いの反転出力“１”を取込んで各々出力Ｑ1 及びＱ
2 に出力する。この出力Ｑ1及びＱ2 は、図６（Ｃ）の
様に実線で示される傾斜で上昇し、スレッショルド電圧
Ｖt に達する時点ＴD で選択回路２８，２９の出力Ｒ1
とＲ2 が立上る。
号ｆR の位相が一致しているとき、図６（Ａ）に示す様
にｆP とｆR の立上りにより、Ｄ−ＦＦ２２，２３は共
に互いの反転出力“１”を取込んで各々出力Ｑ1 及びＱ
2 に出力する。この出力Ｑ1及びＱ2 は、図６（Ｃ）の
様に実線で示される傾斜で上昇し、スレッショルド電圧
Ｖt に達する時点ＴD で選択回路２８，２９の出力Ｒ1
とＲ2 が立上る。
【０００９】すなわち、遅延回路２４，２５の最大遅延
量はＴD と等しくなる様に設計してあり、出力Ｒ1 ，Ｒ
2 によりＤ−ＦＦ２２，２３は共にリセットされ、出力
Ｑ1及びＱ2 は低下し、従ってこの場合、ＮＭＯＳ２
６，２７は共にオンせず、位相差に応じた出力ＰＤは出
力されない。
量はＴD と等しくなる様に設計してあり、出力Ｒ1 ，Ｒ
2 によりＤ−ＦＦ２２，２３は共にリセットされ、出力
Ｑ1及びＱ2 は低下し、従ってこの場合、ＮＭＯＳ２
６，２７は共にオンせず、位相差に応じた出力ＰＤは出
力されない。
【００１０】図６（Ｂ）で示される如く、ｆR ′が１０
ｎｓｅｃ早くなった状態では、Ｄ−ＦＦ２２は“１”を
取込み、出力Ｑ1 は（Ｃ）の点線の様に立上る。Ｄ−
ＦＦ２３は１０ｎｓｅｃ遅れてｆP の立上りで“１”を
取込み、その出力Ｑ2 が上昇する。次に選択回路２８か
らＲ1 ′が出力されると、Ｄ−ＦＦ２３はリセットさ
れ、出力Ｑ2 はＶt に達する前に、（Ｃ）の破線の様
に立下がる。
ｎｓｅｃ早くなった状態では、Ｄ−ＦＦ２２は“１”を
取込み、出力Ｑ1 は（Ｃ）の点線の様に立上る。Ｄ−
ＦＦ２３は１０ｎｓｅｃ遅れてｆP の立上りで“１”を
取込み、その出力Ｑ2 が上昇する。次に選択回路２８か
らＲ1 ′が出力されると、Ｄ−ＦＦ２３はリセットさ
れ、出力Ｑ2 はＶt に達する前に、（Ｃ）の破線の様
に立下がる。
【００１１】一方，Ｄ−ＦＦ２２の出力Ｑ1 はＶt に達
し、選択回路２９の出力Ｒ2 によりＤ−ＦＦ２２がリセ
ットされることになる。従って、出力Ｑ1 がＶt 以上に
なった期間、ＮＭＯＳ２６がオンとなって、位相差に応
じた出力ＰＤ“０”が出力される。すなわち、図６
（Ｃ）の場合には、ｆR が早くなると、出力Ｒ2 が出力
される前に必ずＶt に達することになり、デッドゾーン
は零となるのである。
し、選択回路２９の出力Ｒ2 によりＤ−ＦＦ２２がリセ
ットされることになる。従って、出力Ｑ1 がＶt 以上に
なった期間、ＮＭＯＳ２６がオンとなって、位相差に応
じた出力ＰＤ“０”が出力される。すなわち、図６
（Ｃ）の場合には、ｆR が早くなると、出力Ｒ2 が出力
される前に必ずＶt に達することになり、デッドゾーン
は零となるのである。
【００１２】次に図６（Ｄ）はＤＺ＝“１”の場合であ
り、ＤＺ＝“０”の時より、遅延量の少い遅延信号が選
択される。まずf R とｆP の位相が一致している時に
は、遅延回路の出力Ｒ1 とＲ2 が発生するのがＴD より
早くなるので、Ｑ1 とＱ2 はＶt に達せずにＤ−ＦＦ２
２，２３がリセットされる。
り、ＤＺ＝“０”の時より、遅延量の少い遅延信号が選
択される。まずf R とｆP の位相が一致している時に
は、遅延回路の出力Ｒ1 とＲ2 が発生するのがＴD より
早くなるので、Ｑ1 とＱ2 はＶt に達せずにＤ−ＦＦ２
２，２３がリセットされる。
【００１３】いま、出力Ｒ1 とＲ2 がＴD より１０ｎｓ
ｅｃ早い遅延信号であるとした時、ｆR が図６（Ｄ）の
如く、１０ｎｓｅｃ早くなった場合、Ｄ−ＦＦ２２の出
力Ｑ1 は（Ｄ）の実線で示される如く上昇し、Ｖt に達
する直前において、出力Ｒ2が発生するためにＤ−ＦＦ
２２がリセットされ、Ｑ1 は低下する。
ｅｃ早い遅延信号であるとした時、ｆR が図６（Ｄ）の
如く、１０ｎｓｅｃ早くなった場合、Ｄ−ＦＦ２２の出
力Ｑ1 は（Ｄ）の実線で示される如く上昇し、Ｖt に達
する直前において、出力Ｒ2が発生するためにＤ−ＦＦ
２２がリセットされ、Ｑ1 は低下する。
【００１４】したがって、図６（Ｅ）の場合には、ｆR
とｆP の位相差が１０ｎｓｅｃ以内では、出力Ｑ1 がＶ
t に達する前に必ずＤ−ＦＦ２２がリセットされること
になり、ＮＭＯＳ２６がオンとなって位相差に対応する
出力ＰD が発生されることはない。すなわち、１０ｎｓ
ｅｃのデッドゾーンが設けられる。同様にｆP がｆRよ
り早くなった場合は、１０ｎｓｅｃ以下でれば、Ｄ−Ｆ
Ｆ２３の出力Ｑ2 がＶt に達する前にＤ−ＦＦ２３がリ
セットされるので、１０ｎｓｅｃのデッドゾーンが発生
する。
とｆP の位相差が１０ｎｓｅｃ以内では、出力Ｑ1 がＶ
t に達する前に必ずＤ−ＦＦ２２がリセットされること
になり、ＮＭＯＳ２６がオンとなって位相差に対応する
出力ＰD が発生されることはない。すなわち、１０ｎｓ
ｅｃのデッドゾーンが設けられる。同様にｆP がｆRよ
り早くなった場合は、１０ｎｓｅｃ以下でれば、Ｄ−Ｆ
Ｆ２３の出力Ｑ2 がＶt に達する前にＤ−ＦＦ２３がリ
セットされるので、１０ｎｓｅｃのデッドゾーンが発生
する。
【００１５】デッドゾーンを設けることにより、ＰＬＬ
回路がロックしている状態でＶＣＯの外乱となるような
制御パルスの頻繁な発生が防止され、またジッタノイズ
等の雑音信号もカットされ、Ｓ／Ｎを大幅に改善してい
る。
回路がロックしている状態でＶＣＯの外乱となるような
制御パルスの頻繁な発生が防止され、またジッタノイズ
等の雑音信号もカットされ、Ｓ／Ｎを大幅に改善してい
る。
【００１６】
【発明が解決しようとする課題】上述した従来の位相比
較回路で構成したＰＬＬ回路においては、デッドゾーン
近傍での位相差に対して、系の反応が鈍化する問題があ
る。
較回路で構成したＰＬＬ回路においては、デッドゾーン
近傍での位相差に対して、系の反応が鈍化する問題があ
る。
【００１７】例えば、ｆR がｆP に対して１２ｎｓｅｃ
早くなった場合を想定すると、図７に示す様になる。Ｄ
Z ＝“０”のデッドゾーン０の状態では、出力Ｑ1 がＶ
t を越えている時間は約１２ｎｓｅｃとみることがで
き、ＰD 信号として“１”が１２ｎｓｅｃ出力される
が、ＤZ ＝“１”のデッドゾーン１０ｎｓｅｃの状態で
は、出力Ｑ1 がＶt を越える時間は約２ｎｓｅｃとな
り、ＰD 信号として「１」は２ｎｓｅｃ間しか続かず、
ループフィルタを通してのＶＣＯの制御を行う積分電圧
値の変化の割合が鈍くなる。
早くなった場合を想定すると、図７に示す様になる。Ｄ
Z ＝“０”のデッドゾーン０の状態では、出力Ｑ1 がＶ
t を越えている時間は約１２ｎｓｅｃとみることがで
き、ＰD 信号として“１”が１２ｎｓｅｃ出力される
が、ＤZ ＝“１”のデッドゾーン１０ｎｓｅｃの状態で
は、出力Ｑ1 がＶt を越える時間は約２ｎｓｅｃとな
り、ＰD 信号として「１」は２ｎｓｅｃ間しか続かず、
ループフィルタを通してのＶＣＯの制御を行う積分電圧
値の変化の割合が鈍くなる。
【００１８】この位相比較の特性を図に示すと図８のよ
うになる。ｆR とｆP の位相差が大きい時には、相対的
にみてそのデッドゾーン設定分の１０ｎｓｅｃで削られ
る時間が小さくなるため、影響は少くなるが、デッドゾ
ーン近傍でかなり系としての感度は劣化する。
うになる。ｆR とｆP の位相差が大きい時には、相対的
にみてそのデッドゾーン設定分の１０ｎｓｅｃで削られ
る時間が小さくなるため、影響は少くなるが、デッドゾ
ーン近傍でかなり系としての感度は劣化する。
【００１９】具体的には、ＰＬＬ回路の発振周波数の切
換時，シフト周波数付近への変化に支障はないが、収束
値付近での同調に影響が出て、収束値に対して振動が尾
を引く現象が生じ易い問題点がある。
換時，シフト周波数付近への変化に支障はないが、収束
値付近での同調に影響が出て、収束値に対して振動が尾
を引く現象が生じ易い問題点がある。
【００２０】本発明の目的は、位相比較時にデッドゾー
ンを設けつつ安定な同期収束を可能としたＰＬＬ回路を
提供することである。
ンを設けつつ安定な同期収束を可能としたＰＬＬ回路を
提供することである。
【００２１】
【課題を解決するための手段】本発明によれば、電圧制
御発振手段と、この発振出力周波数信号と外部発振周波
数信号との位相比較をなす位相比較手段と、この位相比
較出力に応じて前記電圧制御発振手段の制御電圧を生成
する制御電圧生成手段とを含むＰＬＬ回路であって、前
記制御電圧生成手段は、前記位相比較出力を遅延する遅
延手段と、前記位相比較出力を積分する積分回路と、こ
の積分回路の出力を所定閾値電圧と比較する閾値回路
と、前記遅延手段の出力によって前記閾値回路の出力状
態をラッチし前記遅延手段の出力が消失したときにこの
ラッチ状態を解除するラッチ手段とを含み、このラッチ
出力を用いて前記制御電圧を生成するよう構成されてい
ることを特徴とするＰＬＬ回路が得られる。
御発振手段と、この発振出力周波数信号と外部発振周波
数信号との位相比較をなす位相比較手段と、この位相比
較出力に応じて前記電圧制御発振手段の制御電圧を生成
する制御電圧生成手段とを含むＰＬＬ回路であって、前
記制御電圧生成手段は、前記位相比較出力を遅延する遅
延手段と、前記位相比較出力を積分する積分回路と、こ
の積分回路の出力を所定閾値電圧と比較する閾値回路
と、前記遅延手段の出力によって前記閾値回路の出力状
態をラッチし前記遅延手段の出力が消失したときにこの
ラッチ状態を解除するラッチ手段とを含み、このラッチ
出力を用いて前記制御電圧を生成するよう構成されてい
ることを特徴とするＰＬＬ回路が得られる。
【００２２】
【実施例】以下に本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００２３】図１は本発明の実施例のブロック図であ
り、基準周波数ｆR を発生する発振器１の出力は位相比
較器３の一入力となる。この位相比較器３の他入力に
は、ＶＣＯ７の発振周波数を分周器２にて分周した周波
数ｆP の信号が印加されている。
り、基準周波数ｆR を発生する発振器１の出力は位相比
較器３の一入力となる。この位相比較器３の他入力に
は、ＶＣＯ７の発振周波数を分周器２にて分周した周波
数ｆP の信号が印加されている。
【００２４】位相比較器３からは、位相差に応じたパル
ス幅の進み信号ＰD と遅れ信号ＰUとが出力され、フィ
ルタ回路４ａ，４ｂへ夫々入力される。このフィルタ回
路４ａ，４ｂが本発明の特徴部分の回路であって図２に
その一具体例が示されている。このフィルタ回路４ａ，
４ｂにおいて、デッドゾーンが設定されつつＰD ，ＰU
のパルス幅（位相差情報を含んでいる）が変化すること
のない、位相差信号ＲU ，ＲD が生成される。
ス幅の進み信号ＰD と遅れ信号ＰUとが出力され、フィ
ルタ回路４ａ，４ｂへ夫々入力される。このフィルタ回
路４ａ，４ｂが本発明の特徴部分の回路であって図２に
その一具体例が示されている。このフィルタ回路４ａ，
４ｂにおいて、デッドゾーンが設定されつつＰD ，ＰU
のパルス幅（位相差情報を含んでいる）が変化すること
のない、位相差信号ＲU ，ＲD が生成される。
【００２５】この位相差信号ＲU ，ＲD はチャージポン
プ５を介してループフィルタ６へ入力され積分されるこ
とによりＶＣＯ７の制御電圧となる。
プ５を介してループフィルタ６へ入力され積分されるこ
とによりＶＣＯ７の制御電圧となる。
【００２６】このＶＣＯ７の出力が受信システムにおけ
るローカル発振周波数となっており、受信チャンネルの
切換え指令に応答して基準周波数発振器１の発振周波数
ｆR及びプログラムデバイダ２の分周比がコントロール
され、ＰＬＬ周波数シンセサイザを構成している。
るローカル発振周波数となっており、受信チャンネルの
切換え指令に応答して基準周波数発振器１の発振周波数
ｆR及びプログラムデバイダ２の分周比がコントロール
され、ＰＬＬ周波数シンセサイザを構成している。
【００２７】図２（Ａ），（Ｂ）は図１のフィルタ回路
４ａ，４ｂの各具体例回路図である。まず、図２（Ａ）
を参照すると、進み信号ＰU は遅延回路１１ａ及び時定
数回路１０ａへ夫々入力される。遅延回路１１ａの遅延
出力は、ラッチ回路１２ａを構成するＤ−ＦＦ１３ａの
クロック入力となる。
４ａ，４ｂの各具体例回路図である。まず、図２（Ａ）
を参照すると、進み信号ＰU は遅延回路１１ａ及び時定
数回路１０ａへ夫々入力される。遅延回路１１ａの遅延
出力は、ラッチ回路１２ａを構成するＤ−ＦＦ１３ａの
クロック入力となる。
【００２８】時定数回路１０ａの出力は、ラッチ回路１
２ａを構成するＰＮＰトランジスタ１５ａのベース入力
となり、このトランジスタ１５ａのエミッタ出力はＤ−
ＦＦ１３ａのデータ入力となると共に、オアゲート１４
ａの一入力となる。このオアゲート１４ａの他入力には
遅延回路１１ａの遅延出力が印加され、オア出力はＤ−
ＦＦ１３ａのリセット入力となっている。そして、Ｄ−
ＦＦ１３ａの反転Ｑ出力がＲU となる。
２ａを構成するＰＮＰトランジスタ１５ａのベース入力
となり、このトランジスタ１５ａのエミッタ出力はＤ−
ＦＦ１３ａのデータ入力となると共に、オアゲート１４
ａの一入力となる。このオアゲート１４ａの他入力には
遅延回路１１ａの遅延出力が印加され、オア出力はＤ−
ＦＦ１３ａのリセット入力となっている。そして、Ｄ−
ＦＦ１３ａの反転Ｑ出力がＲU となる。
【００２９】図２（Ｂ）は遅れ信号ＰD 側についても、
具体的に遅延回路１１ｂ，時定数回路１０ｂ及びラッチ
回路１２ｂからなっているが、時定数回路１０ｂの電源
ラインの極性，ラッチ回路内のトランジスタ１５ｂの極
性が進み信号ＰU 側とは逆となっており、また、トラン
ジスタ１５ｂのコレクタ出力はインバータ１６ｂにて極
性反転されてＤ−ＦＦ１３ｂのデータ入力及びオアゲー
ト１４ｂの一入力となっている。
具体的に遅延回路１１ｂ，時定数回路１０ｂ及びラッチ
回路１２ｂからなっているが、時定数回路１０ｂの電源
ラインの極性，ラッチ回路内のトランジスタ１５ｂの極
性が進み信号ＰU 側とは逆となっており、また、トラン
ジスタ１５ｂのコレクタ出力はインバータ１６ｂにて極
性反転されてＤ−ＦＦ１３ｂのデータ入力及びオアゲー
ト１４ｂの一入力となっている。
【００３０】図３は図２（Ｂ）の回路の動作を示す各信
号波形図であり、ｆR がｆP に対して位相が遅れたと
き、遅れ信号ＰD が出力された場合のものであって、本
例では遅れ度合が異なる２つのＰD パルスを示してい
る。
号波形図であり、ｆR がｆP に対して位相が遅れたと
き、遅れ信号ＰD が出力された場合のものであって、本
例では遅れ度合が異なる２つのＰD パルスを示してい
る。
【００３１】（Ｃ）に示すＰD パルスは時定数回路１０
ｂの時定数によって（ｄ）に示す立上りの緩やかな波形
（積分波形）に変換される。この波形がトランジスタ１
５ｂの閾値Ｖt に達しないＰD パルスでは、トランジス
タ１５ｂはオンせず、よってインバータ１６ｂからＤ−
ＦＦ１３ｂへのデータ入力信号（Ｄ入力信号）は生成さ
れない。一方、積分波形が閾値Ｖt に達するＰD パルス
では、トランジスタ１５ｂはオンしてインバータ１６ｂ
からデータ入力信号が（ｅ）に示す如く生成され、この
データ入力信号は積分波形が閾値Ｖt より小となるまで
生成される。
ｂの時定数によって（ｄ）に示す立上りの緩やかな波形
（積分波形）に変換される。この波形がトランジスタ１
５ｂの閾値Ｖt に達しないＰD パルスでは、トランジス
タ１５ｂはオンせず、よってインバータ１６ｂからＤ−
ＦＦ１３ｂへのデータ入力信号（Ｄ入力信号）は生成さ
れない。一方、積分波形が閾値Ｖt に達するＰD パルス
では、トランジスタ１５ｂはオンしてインバータ１６ｂ
からデータ入力信号が（ｅ）に示す如く生成され、この
データ入力信号は積分波形が閾値Ｖt より小となるまで
生成される。
【００３２】Ｄ−ＦＦ１３ｂのクロック入力にはＰD パ
ルスが時間ｔD だけ遅延された（ｆ）に示す如き遅延Ｐ
D パルスが供給されている。ここで、遅延時間ｔD と時
定数回路１０ｂの時定数により定まる時間ｔM （図
（ｅ）参照）とを殆ど同一か若しくはｔM をｔD より若
干小に選定しておけば、クロック信号（遅延パルスＰD
）の立上りタイミングに同期しＤ−ＦＦ１３ｂにはデ
ータ入力信号が取込まれてラッチされる。
ルスが時間ｔD だけ遅延された（ｆ）に示す如き遅延Ｐ
D パルスが供給されている。ここで、遅延時間ｔD と時
定数回路１０ｂの時定数により定まる時間ｔM （図
（ｅ）参照）とを殆ど同一か若しくはｔM をｔD より若
干小に選定しておけば、クロック信号（遅延パルスＰD
）の立上りタイミングに同期しＤ−ＦＦ１３ｂにはデ
ータ入力信号が取込まれてラッチされる。
【００３３】遅延ＰD パルスが立下がると、オアゲート
１４ｂの出力によりＤ−ＦＦ１３ｂはリセットされるの
で、ラッチ状態がリセットされ、結果として（ｇ）に示
すフィルタ回路出力ＲD が得られることになる。
１４ｂの出力によりＤ−ＦＦ１３ｂはリセットされるの
で、ラッチ状態がリセットされ、結果として（ｇ）に示
すフィルタ回路出力ＲD が得られることになる。
【００３４】従って、位相差に応じた進み信号ＰD は、
その位相差の度合によってはフィルタ回路４ｂ（図１）
を通すことにより後段のチャージポンプ５へ入力される
ことなく、よってフィルタ回路１２ｂの閾値Ｖt により
定まる時間ｔM がデッドゾーンとなるのである。
その位相差の度合によってはフィルタ回路４ｂ（図１）
を通すことにより後段のチャージポンプ５へ入力される
ことなく、よってフィルタ回路１２ｂの閾値Ｖt により
定まる時間ｔM がデッドゾーンとなるのである。
【００３５】デッドゾーンを越える位相進み信号ＰD に
ついては、そのパルスの波形が変化することなくチャー
ジポンプ５へ出力されるで、デッドゾーン近傍におい
て、ＶＣＯ７の制御を行う積分電圧値の変化の割合が、
従来の如く鈍くなることがないので、位相比較特性とし
ては図４に示すものが得られる。
ついては、そのパルスの波形が変化することなくチャー
ジポンプ５へ出力されるで、デッドゾーン近傍におい
て、ＶＣＯ７の制御を行う積分電圧値の変化の割合が、
従来の如く鈍くなることがないので、位相比較特性とし
ては図４に示すものが得られる。
【００３６】尚、フィルタ回路４ａ，４ｂの出力ＲU ，
ＲD のＰU ，ＰD に対する遅延時間ＴD については、デ
ッドゾーンｔM を１００ｎｓ（１０ＭＨZ ）またはそれ
以上としても、ローカル発振周波数のチャンネル切換え
時に要求される収束時間（１ｍｓ以下のオーダ）に比し
無視できる。
ＲD のＰU ，ＰD に対する遅延時間ＴD については、デ
ッドゾーンｔM を１００ｎｓ（１０ＭＨZ ）またはそれ
以上としても、ローカル発振周波数のチャンネル切換え
時に要求される収束時間（１ｍｓ以下のオーダ）に比し
無視できる。
【００３７】図２の回路は単に一例に示すに止まるもの
で、種々の回路変形が可能であることは明らかである。
で、種々の回路変形が可能であることは明らかである。
【００３８】
【発明の効果】以上のべた様に、本発明によれば、ＰＬ
Ｌ受信システムにおいて要求される高速チャンネル切換
えのために高利得でＰＬＬを設計した場合にも、位相比
較におけるデッドゾーンを設定しつつチャンネル切換え
時に収束値近傍での振動や尾引き現象を伴うことのない
高性能ＰＬＬ回路が実現できるという効果がある。
Ｌ受信システムにおいて要求される高速チャンネル切換
えのために高利得でＰＬＬを設計した場合にも、位相比
較におけるデッドゾーンを設定しつつチャンネル切換え
時に収束値近傍での振動や尾引き現象を伴うことのない
高性能ＰＬＬ回路が実現できるという効果がある。
【００３９】定量的に述べると、Ｓ／Ｎ値で１０dB以上
の改善があり、チャンネル切換え収束時間で２ｍｓ以上
の短縮が図れるものである。
の改善があり、チャンネル切換え収束時間で２ｍｓ以上
の短縮が図れるものである。
【図１】本発明によるＰＬＬ回路のブロック図である。
【図２】図１のフィルタ回路４ａ，４ｂの一例を示す回
路図である。
路図である。
【図３】図２の回路の各部動作波形図である。
【図４】本発明によるＰＬＬ回路の位相比較特性図であ
る。
る。
【図５】従来のＰＬＬ回路の位相比較器の回路図であ
る。
る。
【図６】図５の回路の各動作波形図である。
【図７】図５の回路の各動作波形図である。
【図８】図５の回路の位相比較特性図である。
１ 基準周波数発振器 ２ 分周器 ３ 位相比較器 ４ａ，４ｂ フィルタ回路 ５ チャージポンプ ６ ループフィルタ ７ ＶＣＯ １０ａ，１０ｂ 時定数回路 １１ａ，１１ｂ 遅延回路 １２ａ，１２ｂ ラッチ回路 １３ａ，１３ｂ Ｄ−ＦＦ １４ａ，１４ｂ オアゲート １５ａ，１５ｂ トランジスタ １６ｂ インバータ
Claims (3)
- 【請求項１】 電圧制御発振手段と、この発振出力周波
数信号と外部発振周波数信号との位相比較をなす位相比
較手段と、この位相比較出力に応じて前記電圧制御発振
手段の制御電圧を生成する制御電圧生成手段とを含むＰ
ＬＬ回路であって、前記制御電圧生成手段は、前記位相
比較出力を遅延する遅延手段と、前記位相比較出力を積
分する積分回路と、この積分回路の出力を所定閾値電圧
と比較する閾値回路と、前記遅延手段の出力によって前
記閾値回路の出力状態をラッチし前記遅延手段の出力が
消失したときにこのラッチ状態を解除するラッチ手段と
を含み、このラッチ出力を用いて前記制御電圧を生成す
るよう構成されていることを特徴とするＰＬＬ回路。 - 【請求項２】 前記位相比較手段は、前記発振出力周波
数信号と外部発振周波数信号との一方に対する他方の位
相ずれを検出して位相進み及び位相遅れに夫々対応した
位相比較出力を生成するよう構成されており、前記遅延
手段、前記積分回路、前記閾値回路及び前記ラッチ手段
の各々は前記位相進み及び位相遅れに対応した位相比較
出力に夫々対応して設けられていることを特徴とする請
求項１記載のＰＬＬ回路。 - 【請求項３】 前記遅延手段の遅延時間は、前記位相比
較における不感帯（デッドゾーン）に相当する時間に設
定されていることを特徴とする請求項１または２記載の
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207102A JP2655043B2 (ja) | 1993-07-28 | 1993-07-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207102A JP2655043B2 (ja) | 1993-07-28 | 1993-07-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746125A JPH0746125A (ja) | 1995-02-14 |
| JP2655043B2 true JP2655043B2 (ja) | 1997-09-17 |
Family
ID=16534238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5207102A Expired - Lifetime JP2655043B2 (ja) | 1993-07-28 | 1993-07-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655043B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275896A (ja) * | 1985-09-30 | 1987-04-07 | 株式会社東芝 | 貨幣処理装置 |
| JPS63185319U (ja) * | 1987-05-20 | 1988-11-29 | ||
| JPH0332928A (ja) * | 1989-06-30 | 1991-02-13 | Kinugawa Rubber Ind Co Ltd | ウインドモールの取付構造 |
| JP2573728B2 (ja) * | 1990-07-04 | 1997-01-22 | 株式会社クボタ | 精米機 |
-
1993
- 1993-07-28 JP JP5207102A patent/JP2655043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746125A (ja) | 1995-02-14 |
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