JP3191212B2 - 周波数倍加回路 - Google Patents

周波数倍加回路

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JP3191212B2
JP3191212B2 JP03917698A JP3917698A JP3191212B2 JP 3191212 B2 JP3191212 B2 JP 3191212B2 JP 03917698 A JP03917698 A JP 03917698A JP 3917698 A JP3917698 A JP 3917698A JP 3191212 B2 JP3191212 B2 JP 3191212B2
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

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  • Nonlinear Science (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波クロック信
号を発生させる周波数倍加回路に係るもので、特に、Ｄ
ＬＬ（Delay Locked Loop)を用いて構造を簡素化し、動
作の安定性を図り得る周波数倍加回路に関する。
【０００２】
【従来の技術】近年、技術の発展に伴って高周波回路が
多く使用されるようになり、これに伴い、高い周波数の
クロック信号が必要となったが、この高い周波数を水晶
振動方式により発生させると、ジッタ（jitter）が甚だ
しくなるため、通常、中間周波数を生成した後、該中間
周波数を倍加させる方式が広く用いられている。
【０００３】中間周波数を倍加させる装置として周波数
倍加回路がある。この周波数倍加回路は、メモリ、マイ
クロプロセッサ、ビデオ、及びオーディオなどに用いら
れる高周波のクロック信号を生成するために、クロック
復旧回路としてチップ上に形成されて用いられる。この
ため、周波数倍加回路は構造の簡素化及び動作の安定性
が非常に重要な要素となっている。
【０００４】周波数倍加回路は、ＰＬＬ（Phase Locked
Loop)を用いた周波数倍加回路と、ＤＬＬ（Delay Lock
ed Loop)を用いた周波数倍加回路とに大別される。ＰＬ
Ｌを用いた従来の周波数倍加回路の一例を図４に示す。
この周波数倍加回路は、入力信号の周波数ｆ１と該入力
信号のフィードバック信号の周波数との差を検出する位
相周波数検出器（Phase Frequency Detector：ＰＦＤ）
１０と、該位相周波数検出器１０で検出された周波数の
差に応じた制御信号を出力するループフィルター（Loop
Filter ；ＬＦ）１１と、該ループフィルター１１から
出力される制御信号により発振され、入力する制御信号
に応じた周波数の信号を出力する電圧制御発振器（Volt
age controlled Oscillator ；ＶＣＯ）１２と、該電圧
制御発振器１２から出力された信号の周波数を１／２分
周して前記位相周波数検出器１０にフィードバックさせ
る分周器１３と、から構成されていた。
【０００５】入力信号とフィードバック信号の位相差を
検出する位相検出器（Phase Detector；ＰＤ）として
は、排他的ＯＲゲートを用いることが最も構造を簡略化
することができる。排他的ＯＲゲートは入力信号の持続
時間（duration）内の情報から位相を検出するものであ
るが、入力信号のデューティ比が５０％であることが要
求される。しかしながら、通常、入力信号として用いら
れる信号の大部分は持続時間のデューティ（duty）比が
５０％にならないため、該排他的ＯＲゲートのデューテ
ィ比に合わないという不都合があった。そこで、このよ
うな不都合を解消するために、持続時間のデューティ比
が合わない場合であっても、各上昇エッジ間又は下降エ
ッジ間の持続時間が同様であるエッジトリガー（edge t
riggered）方式の位相検出器ＰＤが使用され、その中で
も前記位相周波数検出器１０が主に使用されていた。
【０００６】更に、前記ループフィルター１１は、ＭＯ
ＳＦＥＴゲートのキャパシタと、ｎ−ウェルの抵抗と、
を備えており、ジッタの問題を解決するため、容量の大
きいキャパシタを用いていた。そして、前記分周器１３
としては、簡単なＴフリップフロップが用いられてい
た。
【０００７】以下、このように構成されたＰＬＬを用い
た周波数倍加回路の動作について説明する。先ず、周波
数ｆ１を有する信号が入力されると、位相周波数検出器
１０は入力信号の周波数ｆ１と該入力信号のフィードバ
ック信号の周波数との差を検出してループフィルタ１１
に出力し、該ループフィルター１１は、検出された周波
数の差に応じた制御信号を出力する。このとき、前記ル
ープフィルタ１１はローパスフィルタとして機能し、回
路の安定性を保障する役割をする。
【０００８】次いで、電圧制御発振器１２は前記ループ
フィルタ１１が出力した制御信号により発振され、前記
制御信号に応じた周波数を有する信号を出力する。分周
器１３は前記電圧制御発振器１２から出力された信号の
周波数を１／２分周して位相周波数検出器１０にフィー
ドバックさせる動作を反復する。その後、入力信号及び
フィードバックされた信号が正確にロッキングされる
と、前記電圧制御発振器１２から出力された信号は入力
信号に比べ２倍の周波数２ｆ１を有するようになる。
【０００９】しかし、このような従来のＰＬＬを用いた
周波数倍加回路においては、ＰＬＬ回路自体を安定化さ
せるため、ループフィルタ１１内に容量の大きいキャパ
シタを取付ける必要があったため、この容量が大きいキ
ャパシタがレイアウト上広い面積を占めて、小型の周波
数倍加回路を設計するときに不利な点となっていた。ま
た、従来のＰＬＬを用いた周波数倍加回路には、必ず電
圧制御発振器ＶＣＯが使われていた。該電圧制御発振器
ＶＣＯとしては、主に、電流抑制リング発振器（Curren
t starved ring oscillator）や可変キャパシタリング
発振器（Variable capacitor ring oscillator)等が用
いられる。前記電流抑制リング発振器は、動作範囲は広
いが、ブーストアップ（boost-up) 回路を必要とし、線
形性が劣る。又、前記可変キャパシタリング発振器は、
雑音の除去効果を有するが、付加的な回路（バイアスレ
プリカ回路；bias replca circuit、供給独立回路；su
pply independent circuit等）を必要とする。
【００１０】即ち、前記電圧制御発振器ＶＣＯは、安定
的な動作を行うために多様な付加的回路を必要とし、そ
のために、構造が複雑となり、かつ、雑音が発生すると
いう問題点があった。そこで、このような従来のＰＬＬ
構造の採用に伴う構造の複雑性及び雑音発生を克服する
ため、以下に説明するＤＬＬを用いた周波数倍加回路が
開発され、用いられていた。
【００１１】ＤＬＬを用いた従来の周波数倍加回路の一
例を図５に示す。この周波数倍加回路は、入力信号ｆ１
とフィードバックされた信号との位相差を検出する位相
周波数検出器２０と、該位相周波数検出器２０で検出さ
れた位相差に応じた制御信号を出力するループフィルタ
２１と、該ループフィルタ２１からの制御信号に応じて
入力信号の遅延率を可変させて該位相周波数検出器２０
にフィードバックさせる電圧制御遅延器（voltage cont
rolled delay；ＶＣＤ）２２と、排他的ＯＲゲート２３
と、から構成されていた。
【００１２】電圧制御遅延器２２は、インバーターの役
割をする４個の単位遅延セルＤＣ１〜ＤＣ４を直列に備
えていた。以下、このように構成されたＤＬＬを用いた
従来の周波数倍加回路の動作について説明する。先ず、
周波数ｆ１を有する信号が入力されると、位相周波数検
出器２０は入力信号ｆ１とフィードバックされた信号
（電圧制御遅延器２２の単位遅延セルＤＣ４の出力）と
の位相差を検出してループフィルタ２１に出力し、ルー
プフィルタ２１は検出された位相差に応じた制御信号を
電圧制御遅延器２２に出力する。
【００１３】次いで、電圧制御遅延器２２を構成する４
個の単位遅延セルＤＣ１〜ＤＣ４は、前記ループフィル
タ２１から出力された制御信号に応じて、前記入力信号
ｆ１の遅延率を調整して位相に変化を与える。即ち、４
個の単位遅延セルＤＣ１〜ＤＣ４は入力信号の１周期を
四つに分周した位相信号を夫々出力し、前記入力信号ｆ
１と１／４周期の差を表す単位遅延セルＤＣ１の出力と
を排他的ＯＲゲート２３で排他的論理和演算して、２倍
の周波数２ｆ１を有する信号を得る。このとき、前記排
他的ＯＲゲート２３の入力は入力信号ｆ１と単位遅延セ
ルＤＣ１の出力とに限定されず、１／４周期の差を表す
単位遅延セルＤＣ１〜ＤＣ４の何れかの出力を入力に用
いることができる。
【００１４】
【発明が解決しようとする課題】然るに、このようなＤ
ＬＬを用いた従来の周波数倍加回路は、ＰＬＬを用いた
周波数倍加回路と比べ、その構造は簡単であるが、排他
的ＯＲゲート２３を備えているため、先に述べたような
デューティ比の問題点を解決することができず、また、
ジッタが発生するため、周波数倍加回路の性能に大きな
支障をもたらしていた。このジッタを除去するためには
別の回路を必要とするという問題点があった。
【００１５】本発明の目的は、以上のような従来の周波
数倍加回路の問題点に鑑みて、ＤＬＬの構造が有する構
造上の単純性及び動作の安定性を損なうことなく、デュ
ーティ比の問題を解決し、簡単で信頼性のある周波数倍
加回路を提供することにある。
【００１６】
【課題を解決するための手段】このような目的を達成す
るため、請求項１の発明に係る周波数倍加回路において
は、入力信号（ｆ１）とフィードバック信号との位相差
を検出する位相差検出器（３０）と、該位相差検出器
（３０）で検出された位相差に応じた制御信号を出力す
るループフィルタ（３１）と、第１及び第２の差動遅延
セル（ＤＤＣ１，ＤＤＣ２）を従属接続して形成され、
前記ループフィルタ（３１）から出力された制御信号に
より前記入力信号（ｆ１）の遅延率を変化させて前記フ
ィードバック信号を生成し、当該フィードバック信号を
前記位相差検出器（３０）に出力する電圧制御遅延器
（３２）と、該電圧制御遅延器（３２）から順次出力さ
れる４つの分周信号のうちの１番目と２番目の一対の出
力信号を受けて２５％のデューティ比信号を出力する第
１ＳＲフリップフロップ（３３）と、前記電圧制御遅延
器（３２）から順次出力される４つの分周信号のうちの
３番目と４番目の一対の出力信号を受けて２５％のデュ
ーティ比信号を出力する第２ＳＲフリップフロップ（３
４）と、前記第１及び第２ＳＲフリップフロップ（３
３、３４）の各出力を論理和演算して５０％のデューテ
ィ比信号を出力するＯＲゲート（３５）と、から構成さ
れている。
【００１７】請求項２に記載の発明のように、前記第１
差動遅延セル（ＤＤＣ１）は、前記１番目と３番目の分
周信号を発生し、前記第２差動遅延セル（ＤＤＣ２）
は、前記２番目と４番目の分周信号を発生する構成であ
る。
【００１８】具体的には、請求項３に記載のように、前
記第１及び第２差動遅延セル（ＤＤＣ１、ＤＤＣ２）
は、それぞれ、２個のＮＭＯＳトランジスタ（１、２）
が、一端が接地された電流源の他端に対称に接続され、
電源電圧（Ｖｃｃ）端子とそれら２個のＮＭＯＳトラン
ジスタ（１、２）の間に前記ループフィルタ（３１）か
らの制御信号によりスイッチングされる２個のＰＭＯＳ
トランジスタ（３、４）がそれぞれ接続され、第１差動
遅延セル（ＤＤＣ１）は、一方のＮＭＯＳトランジスタ
（１）のゲートに前記入力信号（ｆ１）が印加され、他
方のＮＭＯＳトランジスタ（２）のゲートに第２差動遅
延セル（ＤＤＣ２）の前記２番目の分周信号が印加さ
れ、ＮＭＯＳトランジスタ（１）とＰＭＯＳトランジス
タ（３）の接続点から前記１番目の分周信号を発生し、
ＮＭＯＳトランジスタ（２）とＰＭＯＳトランジスタ
（４）の接続点から前記３番目の分周信号を発生する構
成であり、第２差動遅延セル（ＤＤＣ２）は、一方のＮ
ＭＯＳトランジスタ（１）のゲートに第１差動遅延セル
（ＤＤＣ１）の前記１番目の分周信号が印加され、他方
のＮＭＯＳトランジスタ（２）のゲートに第１差動遅延
セル（ＤＤＣ１）の前記２番目の分周信号が印加され、
ＮＭＯＳトランジスタ（１）とＰＭＯＳトランジスタ
（３）の接続点から前記２番目の分周信号を発生し、Ｎ
ＭＯＳトランジスタ（２）とＰＭＯＳトランジスタ
（４）の接続点から前記４番目の分周信号を前記フィー
ドバック信号として発生する構成である
【００１９】
【発明の実施の形態】以下、本発明の一実施形態を説明
する。本実施形態に係る周波数倍加回路は、図１に示す
ように、入力信号ｆ１と後述する電圧制御遅延器３２か
らフィードバックされた信号との位相差を検出する位相
差検出器としての位相周波数検出器３０と、該位相周波
数検出器３０で検出された位相差に応じた制御信号を出
力するループフィルタ３１と、該ループフィルタ３１か
らの制御信号に応じて入力信号の遅延率を変え、位相周
波数検出器３０にフィードバックさせる前述の電圧制御
遅延器３２と、該電圧制御遅延器３２から順次出力され
る４つに分周された信号のうちの一対の出力信号を受け
て２５％のデューティ比の信号を出力する第１ＳＲフリ
ップフロップ３３と、前記電圧制御遅延器３２から順次
出力される４つに分周された信号のうちの一対の出力信
号を受けて２５％のデューティ比の信号を出力する第２
ＳＲフリップフロップ３４と、それら第１及び第２ＳＲ
フリップフロップ３３、３４の各出力を論理和演算して
５０％のデューティ比の信号を出力するＯＲゲート３５
と、から構成されている。
【００２０】前記電圧制御遅延器３２は、２個の第１及
び第２差動遅延セルＤＤＣ１、ＤＤＣ２を従属接続して
形成され、各差動遅延セルＤＤＣ１、ＤＤＣ２は、入出
力が異なるだけで同様の構成であり、図２に示すよう
に、２個のＮＭＯＳトランジスタ１、２が、一端が接地
された電流源の他端に対称に接続され、電源電圧Ｖｃｃ
端子と２個のＮＭＯＳトランジスタ１、２との間に夫々
ループフィルタ３１からの制御信号によりスイッチング
される２個のＰＭＯＳトランジスタ３、４が接続されて
構成されている。このように、差動遅延セルを用いるこ
とにより、図５に示した従来の周波数倍加回路において
用いられていた単位遅延セルＤＣ１〜ＤＣ４よりも遅延
セルの個数を減らすことができる。
【００２１】各作動遅延セルＤＤＣ１、ＤＤＣ２の構成
を更に具体的に説明する。前段側の第１差動遅延セルＤ
ＤＣ１は、ＮＭＯＳトランジスタ１のゲートに入力信号
ｆ１が信号Ａとして印加し、ＮＭＯＳトランジスタ２の
ゲートに後段側の第２差動遅延セルＤＤＣ２からの２番
目の分周信号Ａ″が信号Ｂとして印加する。そして、Ｎ
ＭＯＳトランジスタ１とＰＭＯＳトランジスタ３の間の
接続点と、ＮＭＯＳトランジスタ２とＰＭＯＳトランジ
スタ４の間の接続点とからそれぞれ１番目の分周信号
Ａ′及び３番目の分周信号Ｂ′を出力する。後段側の第
２差動遅延セルＤＤＣ２は、図示しないが、第１差動遅
延セルＤＤＣ１の前記１番目の分周信号Ａ′がＮＭＯＳ
トランジスタ１のゲートに印加し、３番目の分周信号
Ｂ′がＮＭＯＳトランジスタ２に印加する。そして、Ｎ
ＭＯＳトランジスタ１とＰＭＯＳトランジスタ３の間の
接続点と、ＮＭＯＳトランジスタ２とＰＭＯＳトランジ
スタ４の間の接続点とから、それぞれ２番目の分周信号
Ａ″及び４番目の分周信号分Ｂ″を出力する。そして、
第２差動遅延セルＤＤＣ２の４番目の分周信号Ｂ″は、
フィードバック信号として位相周波数検出器３０に出力
される。また、前段の差動遅延セルＤＤＣ１の分周信号
Ａ′、Ｂ′は、第１ＳＲフリップフロップ３３と第２Ｓ
Ｒフリップフロップ３４のＲ端子にそれぞれ入力し、後
段の差動遅延セルＤＤＣ２の分周信号Ａ″、Ｂ″は、第
１ＳＲフリップフロップ３３と第２ＳＲフリップフロッ
プ３４のＳ端子にそれぞれ入力するよう構成されてい
る。
【００２２】ループフィルタ３１としては簡単なキャパ
シタを使用することができる。このように構成された本
実施形態に係る周波数倍加回路の動作を説明する。先
ず、周波数ｆ１を有する信号が入力されると、位相周波
数検出器３０はこの入力信号ｆ１と電圧制御遅延器３２
を介してフィードバックした信号との位相差を検出して
ループフィルタ３１に出力し、該ループフィルタ３１は
検出された位相差に応じた制御信号ＣＳを電圧制御遅延
器３２に出力する。
【００２３】次いで、電圧制御遅延器３２の２個の差動
遅延セルＤＤＣ１、ＤＤＣ２は、ループフィルタ３１か
ら出力された制御信号ＣＳにより動作電圧を調節してＰ
ＭＯＳトランジスタ３，４のターンオン程度が調節され
て基本遅延量を調節する。このように、周波数が全体的
に調節された後に電圧制御遅延器３２から出力される信
号、即ち、差動遅延セルＤＤＣ２から出力される４番目
の分周信号Ｂ″が、フィードバック信号として位相周波
数検出器３０に入力される。この過程は、全体のループ
がロッキングされるまで反復される。
【００２４】このとき、入力信号ｆ１とフィードバック
された信号、即ち、差動遅延セルＤＤＣ１の入力信号と
電圧制御遅延器３２の出力信号がロッキングされると、
電圧制御遅延器３２は１周期の信号が４つに分周された
信号を順次出力する。即ち、差動遅延セルＤＤＣ１は１
周期を４つに分周した１／４周期信号のうちの１番目の
１／４周期信号（信号Ａ′）を第１ＳＲフリップフロッ
プ３３のＲ端子に、３番目の１／４周期信号（信号
Ｂ′）を第２ＳＲフリップフロップ３４のＲ端子にそれ
ぞれ出力する。また、差動遅延セルＤＤＣ２は１周期を
四つに分周した１／４周期信号のうちの２番目の１／４
周期信号（信号Ａ″）を第１ＳＲフリップフロップ３３
のＳ端子に、４番目の１／４周期信号（信号Ｂ″）を第
２ＳＲフリップフロップ３４のＳ端子にそれぞれ出力す
る。
【００２５】このように、第１ＳＲフリップフロップ３
３は、電圧制御遅延器３２の差動遅延セルＤＤＣ１から
の出力信号をうけて、図３（Ａ）に示すように、２５％
のデューティ比を有する信号を出力し、第２ＳＲフリッ
プフロップ３４は電圧制御遅延器３２の差動遅延セルＤ
ＤＣ２からの出力信号を受けて、図３（Ｂ）に示すよう
に２５％のデューティ比を有する信号を出力する。
【００２６】次いで、ＯＲゲート３５は２５％のデュー
ティ比を有する、第１及び第２ＳＲフリップフロップ３
３、３４からの出力信号を論理和演算して、図３（Ｃ）
に示すように、５０％のデューティ比を有する倍加され
た信号２ｆ１を生成する。本実施形態に係る周波数倍加
回路によれば、図５に示した従来の周波数倍加回路とは
異なり、電圧制御発振器を用いていないため、雑音の発
生を減少させることができる。また、ＳＲフリップフロ
ップを用いているため、ＤＬＬ周波数倍加回路に特有の
デューティ比の問題を解消することができる。
【００２７】
【発明の効果】以上説明したように、請求項１〜３に記
載の本発明に係る周波数倍加回路においては、電圧制御
発振器のないＤＬＬ構造を有しているため、構造が簡単
で、回路の安定性（ＰＬＬに比べＰｏｌｅが小さい）を
図ることができる。また、ループフィルタとして簡単な
キャパシタを用いることができるため、レイアウト上占
有面積を減らし得るという効果がある。
【００２８】又、電圧制御発振器を使用しないため、雑
音の発生が減少する。更に、ＳＲフリップフロップを用
いるため、ＤＬＬ周波数倍加回路のデューティ比問題を
解決し得るという効果がある。更に、遅延セルを差動的
に構成して遅延セルの数を減らし、差動方式の回路が有
する電源雑音の除去効率を最大に発揮して性能の向上を
図り得るという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る周波数倍加回路の構
成図である。
【図２】図１に示した周波数倍加回路において用いられ
る差動遅延セルの回路詳細図である。
【図３】図１に示した周波数倍加回路における各ＳＲフ
リップフロップとＯＲゲートの入出力波形図である。
【図４】ＰＬＬを用いた従来の周波数倍加回路のブロッ
ク図である。
【図５】ＤＬＬを用いた従来の周波数倍加回路の構成図
である。
【符号の説明】
１、２：ＮＭＯＳトランジスタ ３、４：ＰＭＯＳトランジスタ ３０：位相周波数検出器 ３１：ループフィルタ ３２：電圧制御遅延器 ３３：第１ＳＲフリップフロップ ３４：第２ＳＲフリップフロップ ３５：ＯＲゲート ＤＤＣ１，ＤＤＣ２：差動遅延セル

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号（ｆ１）とフィードバック信号
    との位相差を検出する位相差検出器（３０）と、 該位相差検出器（３０）で検出された位相差に応じた制
    御信号を出力するループフィルタ（３１）と、第１及び第２の差動遅延セル（ＤＤＣ１，ＤＤＣ２）を
    従属接続して形成され、前記 ループフィルタ（３１）か
    ら出力された制御信号により前記入力信号（ｆ１）の遅
    延率を変化させて前記フィードバック信号を生成し、当
    該フィードバック信号を前記位相差検出器（３０）に出
    力する電圧制御遅延器（３２）と、 該電圧制御遅延器（３２）から順次出力される４つの分
    周信号のうちの１番目と２番目の一対の出力信号を受け
    て２５％のデューティ比信号を出力する第１ＳＲフリッ
    プフロップ（３３）と、 前記電圧制御遅延器（３２）から順次出力される４つの
    分周信号のうちの３番目と４番目の一対の出力信号を受
    けて２５％のデューティ比信号を出力する第２ＳＲフリ
    ップフロップ（３４）と、 前記第１及び第２ＳＲフリップフロップ（３３、３４）
    の各出力を論理和演算して５０％のデューティ比信号を
    出力するＯＲゲート（３５）と、 を備えて構成されたことを特徴とする周波数倍加回路。
  2. 【請求項２】 前記第１差動遅延セル（ＤＤＣ１）は、
    前記１番目と３番目の分周信号を発生し、前記第２差動
    遅延セル（ＤＤＣ２）は、前記２番目と４番目の分周信
    号を発生することを特徴とする請求項１記載の周波数倍
    加回路。
  3. 【請求項３】 前記第１及び第２差動遅延セル（ＤＤＣ
    １、ＤＤＣ２）は、それぞれ、２個のＮＭＯＳトランジ
    スタ（１、２）が、一端が接地された電流源の他端に対
    称に接続され、電源電圧（Ｖｃｃ）端子と前記各ＮＭＯ
    Ｓトランジスタ（１、２）の間に前記ループフィルタ
    （３１）からの制御信号によりスイッチングされる２個
    のＰＭＯＳトランジスタ（３、４）が接続され、 第１差動遅延セル（ＤＤＣ１）は、一方のＮＭＯＳトラ
    ンジスタ（１）のゲートに前記入力信号（ｆ１）が印加
    され、他方のＮＭＯＳトランジスタ（２）のゲートに第
    ２差動遅延セル（ＤＤＣ２）の前記２番目の分周信号が
    印加され、ＮＭＯＳトランジスタ（１）とＰＭＯＳトラ
    ンジスタ（３）の接続点から前記１番目の分周信号を発
    生し、ＮＭＯＳトランジスタ（２）とＰＭＯＳトランジ
    スタ（４）の接続点から前記３番目の分周信号を発生す
    る構成であり、 第２差動遅延セル（ＤＤＣ２）は、一方のＮＭＯＳトラ
    ンジスタ（１）のゲートに第１差動遅延セル（ＤＤＣ
    １）の前記１番目の分周信号が印加され、他方のＮＭＯ
    Ｓトランジスタ（２）のゲートに第１差動遅延セル（Ｄ
    ＤＣ１）の前記３番目の分周信号が印加され、ＮＭＯＳ
    トランジスタ（１）とＰＭＯＳトランジスタ（３）の接
    続点から前記２番目の分周信号を発生し、ＮＭＯＳトラ
    ンジスタ（２）とＰＭＯＳトランジスタ（４）の接続点
    から前記４番目の分周信号を前記フィードバック信号と
    して発生する構成であることを特徴とする請求項２記載
    の周波数倍加回路。
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