JP3209943B2 - 電圧制御遅延回路、直接位相制御型電圧制御発振器、クロック／データ再生回路及びクロック／データ再生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧制御遅延回
路、直接位相制御型電圧制御発振器、クロック／データ
再生回路及びクロック／データ再生装置に関するもので
あり、特に、集積回路上に構築されるものに適したもの
に関するものである。

【０００２】

【従来の技術】従来、再生クロックと受信データとを同
期させるための回路においては、アナログＰＬＬ（位相
同期ループ；Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路技術を利用し、受信データと再生クロックとの位相比
較を行い、その結果をローパスフィルタで積分し、再生
クロックを生成している電圧制御発振器（ＶＣＯ；Ｖｏ
ｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔ
ｏｒ）を電圧制御することにより、再生クロックと受信
データとの同期を得ていた。

【０００３】しかし、このようなアナログ的な手法で
は、受信データのデータ列に長い同符号連続が発生した
場合には、位相比較に供するエッジが長時間の間生じな
いので、位相比較が行えず、電圧制御発振器が自走状態
となり、データ誤りやビットスリップを生じてしまうと
いう問題があった。

【０００４】そのため、近年は、アナログ技術とデジタ
ル技術とを組み合わせて、上記の問題を解決した再生ク
ロックと受信データとの同期化回路が実現されている。
例えば、下記文献に記載された回路が存在する。

【０００５】文献『Ｄａｏ−Ｌｏｎｇ著、「Ａ Ｐｏｗ
ｅｒ ａｎｄ Ａｒｅａ Ｅｆｆｉｃｉｅｎｔ ＣＭＯ
Ｓ Ｃｌｏｃｋ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａ
ｌ Ｉｎｔｅｒｆａｃｅｓ」、ＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣｌＲＣＵｌＴ
Ｓ，ＶＯＬ３１，ＮＯ．８，ＡＵＧＵＳＴ １９９６』 この文献に記載の回路では、装置内のシステムクロック
をリファレンスクロックとしたアナログＰＬＬ回路を用
いて多相クロックを生成し、クロック選択回路（クロッ
クＭＵＸ）によって、その多相クロツクから１つのクロ
ツクを選択し、選択されたクロックと受信データとの位
相関係をモニタし、そのクロックが受信データの安定な
領域でサンプりングすることができるように適宜クロッ
ク選択回路を制御して受信データの位相変動に追従する
というものであった。

【０００６】

【発明が解決しようとする課題】しかしながら、上記構
成の回路では、多チャネルのデータをパラレル受信する
場合には、多相クロックをチャネル数だけ分配する必要
があり、配線領域が大きくなるという課題がある。特
に、高速クロックの場合には、多相クロックの各クロッ
ク間の位相差を保存したまま分配することはかなり困難
であり、受信データとクロックとの同期が十分にとれて
いないチャネルも生じることがあった。

【０００７】そのため、パラレルに入力されてきた多チ
ャネルの受信データのそれぞれに対して、同期が十分で
あるクロックを形成することができるクロック／データ
再生回路やクロック／データ再生装置が望まれており、
また、そのようなクロック／データ再生回路やクロック
／データ再生装置を実現できる回路要素も望まれてい
る。

【０００８】

【課題を解決するための手段】第１の本発明の電圧制御
遅延回路は、（１）外部からの遅延制御電圧信号を共通
に受けてその遅延制御電圧信号に応じた処理遅延量で伝
搬処理を行う複数の電圧制御型遅延論理ゲートを縦続に
接続してなる可変遅延手段と、（２）外部からのクロッ
ク位相選択信号に応じて外部からのクロックを通過制御
する複数のクロック導入用論理ゲートからなるものであ
って、上記可変遅延手段を構成するＭ（Ｍは自然数）個
おきの複数の電圧制御型遅延論理ゲートのうちの、外部
からの上記クロック位相選択信号に応じた位置の電圧制
御型遅延論理ゲートに、外部からの上記クロック位相選
択信号によって通過状態に制御されたいずれかの上記ク
ロック導入用論理ゲートを介して、外部からの上記クロ
ックを入力するセレクタ手段とを有することを特徴とす
る。

【０００９】第２の本発明のクロック／データ再生回路
は、（１）セレクタ手段の後段に多相クロック形成手段
を有する第１の本発明の電圧制御遅延回路と、（２）多
相クロック中の中間相クロックを再生クロックとして出
力すると共に、受信データを上記中間相クロックでとら
えたデータを再生データとして出力する再生手段と、
（３）上記多相クロックと上記受信データとの位相比較
を行い、その位相差に応じて適宜、遅相指示信号又は進
相指示信号を出力するデータ位相モニタ手段と、（４）
上記遅相指示信号又は進相指示信号が与えられたとき
に、上記電圧制御遅延回路に与えるクロック位相選択信
号の内容を、上記可変遅延手段の遅延量が増大する方向
に、又は、上記可変遅延手段の遅延量が減少する方向に
変更すると共に、変更後の所定時間の間は、上記遅相指
示信号又は進相指示信号が与えられても無効とする制御
手段とを有することを特徴とする。

【００１０】第３の本発明の電圧制御遅延回路は、
（１）外部からの遅延制御電圧信号を共通に受けてその
遅延制御電圧信号に応じた処理遅延量で伝搬処理を行う
複数の電圧制御型遅延論理ゲートを縦続に接続してなる
可変遅延手段と、（２）外部からのクロック位相選択信
号に応じて外部からのクロックを通過制御する複数のク
ロック導入用論理回路からなるものであって、上記可変
遅延手段を構成するＭ（Ｍは自然数）個おきの複数の電
圧制御型遅延論理ゲートのうちの、外部からの上記クロ
ック位相選択信号に応じた位置の電圧制御型遅延論理ゲ
ートに、外部からの上記クロック位相選択信号によって
通過状態に制御されたいずれかの上記クロック導入用論
理回路を介して、外部からの上記クロックを入力するセ
レクタ手段とを有し、このセレクタ手段を構成する上記
各クロック導入用論理回路がそれぞれ、（２−１）外部
からの上記クロックの通過、非通過を外部からの上記ク
ロック位相選択信号に応じて制御できる電圧制御型遅延
論理ゲートと、（２−２）外部から遅延切替信号と上記
遅延制御電圧信号とが入力され、外部からの上記遅延切
替信号に応じ、上記電圧制御型遅延論理ゲートの処理遅
延量を、最短遅延量と、上記可変遅延手段を構成する各
電圧制御型遅延論理ゲートのその時点の上記遅延制御電
圧信号に応じて定まる処理遅延量のＭ倍の処理遅延量の
いずれかにさせると共に、上記電圧制御型遅延論理ゲー
トの処理遅延量を切り替えるときに、その移行を所定時
間かけて実行させる遅延切替回路とでなることを特徴と
する。

【００１１】第４の本発明のクロック／データ再生回路
は、（１）セレクタ手段の後段に多相クロック形成手段
を有する第３の本発明の電圧制御遅延回路と、（２）多
相クロック中の中間相クロックを再生クロックとして出
力すると共に、受信データを上記中間相クロックでとら
えたデータを再生データとして出力する再生手段と、
（３）上記多相クロックと上記受信データとの位相比較
を行い、その位相差に応じて適宜、遅相指示信号又は進
相指示信号を出力するデータ位相モニタ手段と、（４）
上記遅相指示信号又は進相指示信号が与えられたとき
に、上記電圧制御遅延回路に与える上記クロック位相選
択信号の内容を、上記可変遅延手段の遅延量が増大する
方向に、又は、上記可変遅延手段の遅延量が減少する方
向に変更すると共に、上記電圧制御遅延回路に与える遅
延切替信号の内容も、上記可変遅延手段の遅延量変更に
合わせて変更し、これら両信号の変更後の所定時間の間
は、上記遅相指示信号又は進相指示信号が与えられても
無効とする制御手段とを有することを特徴とする。

【００１２】第５の本発明のクロック／データ再生装置
は、（１）第１又は第３の本発明の１又は複数のクロッ
ク／データ再生回路と、（２）外部からのシステムクロ
ックのＮ（Ｎは自然数）倍の周波数を有するクロック
を、上記システムクロックをリファレンスクロックとし
て生成するものであって、複数の電圧制御型遅延論理ゲ
ートでなるリングオシレータ構成の内蔵する電圧制御発
振器への周波数制御電圧信号と、生成したクロックと
を、上記各クロック／データ再生回路内の上記電圧制御
遅延回路に、外部からの上記クロック及び外部からの上
記遅延制御電圧信号として出力する位相同期ループ回路
とを有することを特徴とする。

【００１３】第６の本発明の直接位相制御型電圧制御発
振器は、（１）外部からの周波数制御電圧信号を共通に
受けてその周波数制御電圧信号に応じた処理遅延量で伝
搬処理を行う複数の電圧制御型遅延論理ゲートをリング
状に接続してなるリングオシレータ手段と、（２）外部
からのクロック位相選択信号に応じて外部からのクロッ
クを通過制御する複数のクロック導入用論理ゲートから
なるものであって、外部からの上記クロック位相選択信
号に応じた位置の上記電圧制御型遅延論理ゲートに、外
部からの上記クロック位相選択信号によって通過状態に
制御されたいずれかの上記クロック導入用論理ゲートを
介して、外部からの上記クロックを入力するセレクタ手
段とを有することを特徴とする。

【００１４】第７の本発明のクロック／データ再生回路
は、（１）リングオシレータ手段の所定位置の奇数（３
以上）個の上記電圧制御型遅延論理ゲートの出力を多相
クロックとして出力する第６の本発明の直接位相制御型
電圧制御発振器と、（２）上記多相クロック中の中間相
クロックを再生クロックとして出力すると共に、受信デ
ータを上記中間相クロックでとらえたデータを再生デー
タとして出力する再生手段と、（３）上記多相クロック
と上記受信データとの位相比較を行い、その位相差に応
じて適宜、遅相指示信号又は進相指示信号を出力するデ
ータ位相モニタ手段と、（４）上記遅相指示信号又は進
相指示信号が与えられたときに、上記直接位相制御型電
圧制御発振器に与えるクロック位相選択信号の内容を、
上記リングオシレータ手段からの多相クロックの位相が
遅延する方向に、又は、上記リングオシレータ手段から
の多相クロックの位相が進む方向に変更すると共に、変
更後の所定時間の間は、上記遅相指示信号又は進相指示
信号が与えられても無効とする制御手段とを有すること
を特徴とする。

【００１５】第８の本発明の直接位相制御型電圧制御発
振器は、（１）外部からの周波数制御電圧信号を共通に
受けてその周波数制御電圧信号に応じた処理遅延量で伝
搬処理を行う複数の電圧制御型遅延論理ゲートをリング
状に接続してなるリングオシレータ手段と、（２）外部
からのクロック位相選択信号に応じて外部からのクロッ
クを通過制御する複数のクロック導入用論理回路からな
るものであって、外部からの上記クロック位相選択信号
に応じた位置の上記電圧制御型遅延論理ゲートに、外部
からの上記クロック位相選択信号によって通過状態に制
御されたいずれかの上記クロック導入用論理回路を介し
て、外部からの上記クロックを入力するセレクタ手段と
を有し、このセレクタ手段を構成する上記各クロック導
入用論理回路がそれぞれ、（２−１）外部からの上記ク
ロックの通過、非通過を外部からの上記クロック位相選
択信号に応じて制御できる電圧制御型遅延論理ゲート
と、（２−２）外部から遅延切替信号と上記遅延制御電
圧信号とが入力され、外部からの上記遅延切替信号に応
じ、上記電圧制御型遅延論理ゲートの処理遅延量を、最
短遅延量と、上記リングオシレータ手段を構成する各電
圧制御型遅延論理ゲートのその時点の上記遅延制御電圧
信号に応じて定まる処理遅延量の所定数倍の処理遅延量
のいずれかにさせると共に、上記電圧制御型遅延論理ゲ
ートの処理遅延量を切り替えるときに、その移行を所定
時間かけて実行させる遅延切替回路とでなることを特徴
とする。

【００１６】第９の本発明のクロック／データ再生回路
は、（１）リングオシレータ手段の所定位置の奇数（３
以上）個の上記電圧制御型遅延論理ゲートの出力を多相
クロックとして出力する請求項１３に記載の直接位相制
御型電圧制御発振器と、（２）上記多相クロック中の中
間相クロックを再生クロックとして出力すると共に、受
信データを上記中間相クロックでとらえたデータを再生
データとして出力する再生手段と、（３）上記多相クロ
ックと上記受信データとの位相比較を行い、その位相差
に応じて適宜、遅相指示信号又は進相指示信号を出力す
るデータ位相モニタ手段と、（４）上記遅相指示信号又
は進相指示信号が与えられたときに、上記直接位相制御
型電圧制御発振器に与える上記クロック位相選択信号の
内容を、上記リングオシレータ手段からの多相クロック
の位相が遅延する方向に、又は、上記リングオシレータ
手段からの多相クロックの位相が進む方向に変更すると
共に、上記直接位相制御型電圧制御発振器に与える遅延
切替信号の内容も、上記リングオシレータ手段からの多
相クロックの移相量に合わせて変更し、これら両信号の
変更後の所定時間の間は、上記遅相指示信号又は進相指
示信号が与えられても無効とする制御手段とを有するこ
とを特徴とする。

【００１７】第１０の本発明のクロック／データ再生装
置は、（１）第７又は第９の本発明の１又は複数のクロ
ック／データ再生回路と、（２）外部からのシステムク
ロックのＮ（Ｎは自然数）倍の周波数を有するクロック
を、上記システムクロックをリファレンスクロックとし
て生成するものであって、複数の電圧制御型遅延論理ゲ
ートでなるリングオシレータ構成の内蔵する電圧制御発
振器への周波数制御電圧信号と、生成したクロックと
を、上記各クロック／データ再生回路内の上記直接位相
制御型電圧制御発振器に、外部からの上記クロック及び
外部からの上記周波数制御電圧信号として出力する位相
同期ループ回路とを有することを特徴とする。

【００１８】

【発明の実施の形態】

（Ａ）第１の実施形態 以下、本発明による電圧制御遅延回路、クロック／デー
タ再生回路及びクロック／データ再生装置の第１の実施
形態を図面を参照しながら詳述する。

【００１９】（Ａ−１）第１の実施形態の構成 図１は、第１の実施形態の電圧制御遅延回路及びクロッ
ク／データ再生回路を含むクロック／データ再生装置の
構成を示す機能ブロック図である。

【００２０】図１において、第１の実施形態に係るクロ
ック／データ再生装置は、収容チャネル数（ｉ）分のク
ロック／データ再生回路２−１〜２−ｉと、逓倍ＰＬＬ
回路１０とからなる。

【００２１】逓倍ＰＬＬ回路１０は、位相周波数検出器
（ＰＦＤ；Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅ
ｃｔｏｒ）１０１と、チャージポンプ回路（ＣＰ；Ｃｈ
ａｒｇｅ Ｐｕｍｐ）１０２と、ループフィルタ（Ｌ
Ｆ；Ｌｏｏｐ Ｆｉｌｔｅｒ）１０３と、電圧制御発振
器（ＶＣＯ）１０４と、分周器（ＤＩＶ；Ｄｉｖｉｄｅ
ｒ）１０５とを有する。

【００２２】逓倍ＰＬＬ回路１０には、各受信データの
１ビット期間のＮ倍の期間を周期とするリファレンスク
ロック（システムクロック）がリファレンスクロック入
力端子６を介して入力され、逓倍ＰＬＬ回路１０は、基
本的には、このリファレンスクロックに追従したしかも
その１／Ｎ倍の周波数（受信データのビットレートにほ
ぼ等しい）を有するクロックを形成して全てのクロック
／データ再生回路２−１〜２−ｉに与えるものであり、
また、その形成時にループフィルタ１０３から出力され
た周波数制御電圧信号も全てのクロック／データ再生回
路２−１〜２−ｉに与えるものである。

【００２３】なお、リファレンスクロックの周波数が、
受信データのビットレートにほぼ等しい場合には、分周
器１０５は省略される。

【００２４】ここで、リファレンスクロックは、当該ク
ロック／データ再生装置を有する装置が受信データを内
部に取り込むための基準クロックとして内部発生するも
のであり、一般的には、システムクロックが用いられ
る。

【００２５】逓倍ＰＬＬ回路１０において、位相周波数
検出器１０１は、リファレンスクロック入力端子６から
のリファレンスクロックと、分周器１０５から出力され
たクロックとの位相（周波数差は位相差として現れる）
を比較し、分周器１０５から出力されたクロックをリフ
ァレンスクロックの位相、周波数に一致させるために、
電圧制御発振器１０４の出力周波数をアップさせるか、
ダウンさせるかを示す指令信号（例えばパルス幅がアッ
プ量やダウン量を表している）をそれぞれ、アップ出力
端子、ダウン出力端子に出力するものである。

【００２６】チャージポンプ１０２は、電圧制御発振器
１０４に対する制御情報の各時刻毎の瞬時値を保持する
ものであり、位相周波数検出器１０１のアップ出力端子
に接続されているアップ入力端子にアップ指令が与えら
れたときにその指令量に応じてチャージ量をアップさ
せ、位相周波数検出器１０１のダウン出力端子に接続さ
れているダウン入力端子にダウン指令が与えられたとき
にその指令量に応じてチャージ量をダウンさせるもので
ある。すなわち、チャージポンプ１０２は、アップ指令
及びダウン指令でなる位相周波数検出器１０１からの比
較結果信号に対して、いわゆるチャージポンプ動作を行
って波形整形するものである。

【００２７】ループフィルタ１０３は、所定の時定数を
有するロウパスフィルタで構成されており、チャージポ
ンプ１０２の出力信号を積分処理して電圧制御発振器１
０４に周波数制御電圧信号として与えるものである。こ
の周波数制御電圧信号は、第１の実施形態の場合、全て
のクロック／データ再生回路２−１〜２−ｉにも与えら
れる。ループフィルタ１０３の時定数は、電圧制御発振
器１０４からの発振クロックのリファレンスクロックに
対する追従速度を決定するものである。

【００２８】電圧制御発振器１０４は、入力された周波
数制御電圧信号に応じた周波数のクロックを発振するも
のである。電圧制御発振器１０４は、入力された周波数
制御電圧信号が可変範囲の中央値のときは、受信データ
について定まっているビットレートに等しい周波数のク
ロックを発振し、これよりずれていくに従って、ずれ方
向に応じた高い又は低い周波数のクロックを発振するも
のである。この発振クロックは、分周器１０５に与えら
れると共に、全てのクロック／データ再生回路２−１〜
２−ｉにも与えられる。

【００２９】分周器１０５は、電圧制御発振器１０４か
ら出力された発振クロックをＮ分周して、リファレンス
クロックの周波数とほぼ等しくして位相周波数検出器１
０１に与えるものである。

【００３０】図２は、電圧制御発振器１０４の構成例を
示すものである。図２において、電圧制御発振器１０４
は、５個の電圧制御型遅延ＮＯＲ（ノア）ゲート１０４
１、１０４２、１０４３、１０４４及び１０４５をリン
グ状に接続したリングオシレータで構成されている。な
お、リングオシレータを構成する段数は、５段に限定さ
れるものではなく、３段以上の奇数段であれば良く、後
述する多相クロック数に応じて定めれば良い。

【００３１】各電圧制御型遅延ＮＯＲゲート１０４１、
…、１０４５は、例えば、電界効果トランジスタ（以
下、ＦＥＴと略する）を利用したＮＯＲゲート本体１０
４１ａ、…、１０４５ａと、入力された電圧信号に応じ
てＮＯＲゲート本体１０４１ａ、…、１０４５ａの動作
遅延特性を可変させる制御用ＦＥＴ（定電流源を構成し
ている）１０４１ｂ、…、１０４５ｂとからなる。

【００３２】各ＮＯＲゲート本体１０４１ａ、…、１０
４５ａの一方の入力端子は、Ｌレベルに固定されてお
り、これにより、インバータとして機能するようになさ
れている。各ＮＯＲゲート本体１０４１ａ、…、１０４
５ａの他方の入力端子は、１段前のＮＯＲゲート本体１
０４５ａ、…、１０４４ａの出力端子に接続されてお
り、これにより、リングオシレータが構成されている。
全ての制御用ＦＥＴ１０４１ｂ、…、１０４５のゲート
には、ループフィルタ１０３から出力された周波数制御
電圧信号が共通に与えられるようになされており、これ
により、ＮＯＲゲート本体１０４５ａ、…、１０４４ａ
を構成しているＦＥＴのバイアス用定電流を変化させ
て、ＮＯＲゲート本体１０４１ａ、…、１０４５ａの動
作遅延特性を可変させ、発振クロックの周波数を可変す
るようになされている。そして、いずれかのＮＯＲゲー
ト本体（図２の場合１０４５ａ）の出力端子からのクロ
ックが、分周器１０５、及び、全てのクロック／データ
再生回路２−１〜２−ｉにも与えられる。

【００３３】一方、各クロック／データ再生回路２−Ｉ
（Ｉは１〜ｉ）は、クロック／データ再生回路２−１に
ついて図１で詳細に示しているように、電圧制御遅延回
路（ＶＣＤ；Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ
Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）２−Ｉ−１と、データ位
相モニタ回路（ＤＰＭ；Ｄａｔａ Ｐｈａｓｅ Ｍｏｎ
ｉｔｏｒ）２−Ｉ−２と、制御回路（ＣＯＮＴ；Ｃｏｎ
ｔｒｏｌｌｅｒ）２−Ｉ−３とを有している。

【００３４】各電圧制御遅延回路２−Ｉ−１には、逓倍
ＰＬＬ回路１０から出力された周波数制御電圧信号が遅
延制御電圧信号として与えられると共に、逓倍ＰＬＬ回
路１０から出力されたクロックも与えられている。ま
た、各電圧制御遅延回路２−Ｉ−１には、同一のクロッ
ク／データ再生回路２−Ｉ内の制御回路２−Ｉ−３から
クロック位相選択信号が与えられている。

【００３５】各電圧制御遅延回路２−Ｉ−１は、制御回
路２−Ｉ−３から出力されたクロック位相選択信号が指
示する遅延量だけ、逓倍ＰＬＬ回路１０から出力された
クロックを遅延させた後、さらに遅延処理を行って、所
定位相差Δψずつ異なる３相クロックψ１〜ψ３を形成
して、同一のクロック／データ再生回路２−Ｉ内のデー
タ位相モニタ回路２−Ｉ−２に出力するものである。以
下、場合によっては、３相クロックψ１〜ψ３の各クロ
ックψ１、…、ψ３をそれぞれ、進相クロック、中間相
クロック、遅相クロックと呼ぶこととする。

【００３６】ここで、制御回路２−Ｉ−３から出力され
たクロック位相選択信号が指示する遅延量は、例えば、
逓倍ＰＬＬ回路１０から出力されたクロックのほぼ１／
５、２／５、３／５、４／５、５／５周期のいずれかに
定められている。また、３相クロックψ１〜ψ３間の所
定位相差Δψは、例えば、逓倍ＰＬＬ回路１０から出力
されたクロックのほぼ１／５周期に定められている。

【００３７】なお、これら遅延量の段階や所定位相差Δ
ψはこれに限定されるものではない。但し、電圧制御発
振器１０４を構成するリングオシレータの電圧制御型遅
延ＮＯＲゲートの段数などを考慮して定めれば良い。

【００３８】図３は、この第１の実施形態に係る電圧制
御遅延回路２−１−１の詳細構成例を示すブロック図で
あり、他の電圧制御遅延回路２−２−１〜２−ｉ−１も
同様な構成を有する。

【００３９】図３において、電圧制御遅延回路２−１−
１は、出力端子が次段の一方の入力端子に接続されるよ
うに縦続接続されている１４個の電圧制御型遅延ＮＯＲ
ゲート２−１−１１１〜２−１−１１９、２−１−１１
１０〜２−１−１１１４と、５個のＡＮＤ（アンド）ゲ
ート２−１−１２１〜２−１−１２５とからなる。

【００４０】各電圧制御型遅延ＮＯＲゲート２−１−１
１１、…、２−１−１１１４はそれぞれ、上述した電圧
制御発振器１０４を構成する電圧制御型遅延ＮＯＲゲー
トと同様に、電界効果トランジスタ（以下、ＦＥＴと略
する）を利用したＮＯＲゲート本体（符号省略）と、入
力された電圧信号に応じてＮＯＲゲート本体の動作遅延
特性を可変させる制御用ＦＥＴ（定電流源を構成してい
る；符号省略）とからなる。

【００４１】全ての電圧制御型遅延ＮＯＲゲート２−１
−１１１〜２−１−１１１４の制御用ＦＥＴには、逓倍
ＰＬＬ回路１０から出力された周波数制御電圧信号が遅
延制御電圧信号として共通に与えられており、これによ
り、動作遅延特性を変化させるようになされている。

【００４２】逓倍ＰＬＬ回路１０から出力された周波数
制御電圧信号を遅延制御電圧信号として共通に与えるよ
うにしたのは、逓倍ＰＬＬ回路１０から出力されるクロ
ックを形成する電圧制御発振器１０４を構成する電圧制
御型遅延ＮＯＲゲートに対する周波数制御電圧信号を利
用することにより、逓倍ＰＬＬ回路１０から出力された
クロックと、当該電圧制御遅延回路２−１−１で形成さ
れる３相クロックψ１〜ψ３の周波数が同じことを補償
するためである。

【００４３】制御回路２−１−３からのクロック位相選
択信号は５ビットの信号として与えられるものであり、
通常動作においては、５ビット中のいずれか１ビットの
みがＨレベルをとるものである。なお、Ｈレベルをとる
ビットの切換時には、１クロック周期だけ切換前後の２
ビットがＨレベルをとるようになされている。

【００４４】各ＡＮＤゲート２−１−１２１、…、２−
１−１２５の一方の入力端子には、クロック位相選択信
号を構成する５ビット中の自己に割り当てられているビ
ットの信号が入力され、他方の入力端子には逓倍ＰＬＬ
回路１０から出力されたクロックが入力されている。

【００４５】従って、各ＡＮＤゲート２−１−１２１、
…、２−１−１２５は、自己に割り当てられているクロ
ック位相選択信号ビットがＨレベルのときに入力された
クロックを通過させ、そのビットがＬレベルのときにク
ロックの通過を阻止して常時Ｌレベルを出力するもので
ある。ここで、基本的には、クロック位相選択信号を構
成する５ビット中のいずれかの１ビットのみがＨレベル
をとるので、いずれか１個のＡＮＤゲートだけがクロッ
クを通過させる動作を行う。

【００４６】なお、各ＡＮＤゲート２−１−１２１、
…、２−１−１２５の処理遅延量は、電圧制御型遅延Ｎ
ＯＲゲート２−１−１１１〜２−１−１１１４の処理量
より十分に小さいものである。

【００４７】出力端子が次段の一方の入力端子に接続さ
れるように縦続接続されている入力側から１０個の電圧
制御型遅延ＮＯＲゲート２−１−１１１〜２−１−１１
１０がクロック位相（クロック遅延量）選択部を構成し
ており、第１、第３、第５、第７及び第９の電圧制御型
遅延ＮＯＲゲート２−１−１１１、２−１−１１３、２
−１−１１５、２−１−１１７、２−１−１１９の他方
の入力端子に、対応するＡＮＤゲート２−１−１２１、
…、２−１−１２５の出力端子が接続されている。ＡＮ
Ｄゲートが接続されていない電圧制御型遅延ＮＯＲゲー
ト２−１−１１２、２−１−１１４、２−１−１１６、
２−１−１１８、２−１−１１１０の他方の入力端子
は、常時Ｌレベルに固定されている。また、第１の電圧
制御型遅延ＮＯＲゲート２−１−１１１のＡＮＤゲート
が接続されていない入力端子も、常時Ｌレベルに固定さ
れている。

【００４８】ＡＮＤゲート２−１−１２１が通常動作で
クロックを通過させているときには、１０個の電圧制御
型遅延ＮＯＲゲート２−１−１１１〜２−１−１１１０
が全て前段から入力されたクロック（反転クロックのこ
ともある）を反転するインバータとして機能し、電圧制
御型遅延ＮＯＲゲート２−１−１１１０からは、当該電
圧制御遅延回路２−１−１に入力されたクロックをほぼ
１周期だけ遅延させたクロックが出力される。

【００４９】また、ＡＮＤゲート２−１−１２２が通常
動作でクロックを通過させているときには、ＡＮＤゲー
ト２−１−１２１の出力がＬレベルに固定されていて電
圧制御型遅延ＮＯＲゲート２−１−１１２の出力がＨレ
ベルであるので、ＡＮＤゲート２−１−１２２からの出
力が与えられる電圧制御型遅延ＮＯＲゲート２−１−１
１３以降の８個の電圧制御型遅延ＮＯＲゲート２−１−
１１３〜２−１−１１１０が全て前段から入力されたク
ロック（反転クロックのこともある）を反転するインバ
ータとして機能し、電圧制御型遅延ＮＯＲゲート２−１
−１１１０からは、当該電圧制御遅延回路２−１−１に
入力されたクロックをほぼ４／５周期だけ遅延させたク
ロックが出力される。

【００５０】さらに、ＡＮＤゲート２−１−１２３が通
常動作でクロックを通過させているときには、ＡＮＤゲ
ート２−１−１２１、２−１−１２２の出力がＬレベル
に固定されていて電圧制御型遅延ＮＯＲゲート２−１−
１１４の出力がＨレベルであるので、ＡＮＤゲート２−
１−１２３からの出力が与えられる電圧制御型遅延ＮＯ
Ｒゲート２−１−１１５以降の６個の電圧制御型遅延Ｎ
ＯＲゲート２−１−１１５〜２−１−１１１０が全て前
段から入力されたクロック（反転クロックのこともあ
る）を反転するインバータとして機能し、電圧制御型遅
延ＮＯＲゲート２−１−１１１０からは、当該電圧制御
遅延回路２−１−１に入力されたクロックをほぼ３／５
周期だけ遅延させたクロックが出力される。

【００５１】以下、同様にして、ＡＮＤゲート２−１−
１２４が通常動作でクロックを通過させているときに
は、電圧制御型遅延ＮＯＲゲート２−１−１１１０から
は、当該電圧制御遅延回路２−１−１に入力されたクロ
ックをほぼ２／５周期だけ遅延させたクロックが出力さ
れ、ＡＮＤゲート２−１−１２５が通常動作でクロック
を通過させているときには、電圧制御型遅延ＮＯＲゲー
ト２−１−１１１０からは、当該電圧制御遅延回路２−
１−１に入力されたクロックをほぼ１／５周期だけ遅延
させたクロックが出力される。

【００５２】なお、クロックを通過させるＡＮＤゲート
の切換時においては、後述するように、隣り合う２個の
ＡＮＤゲートが１クロック周期だけ同時にクロックを通
過させるが、詳述は避けるが、この影響は、電圧制御型
遅延ＮＯＲゲート２−１−１１１０から出力されるクロ
ックのＬレベル期間が１／５クロック周期だけ長くなる
ように現れる。

【００５３】後段の４個の電圧制御型遅延ＮＯＲゲート
２−１−１１１１〜２−１−１１１４は全て一方の入力
端子がＬレベルに固定されてインバータとして機能する
ものであり、これら４個の電圧制御型遅延ＮＯＲゲート
２−１−１１１１〜２−１−１１１４は、３相クロック
ψ１〜ψ３を形成させるものである。電圧制御型遅延Ｎ
ＯＲゲート２−１−１１１１への入力クロックが進相ク
ロックψ１として出力され、電圧制御型遅延ＮＯＲゲー
ト２−１−１１１２からの出力クロックが中間相クロッ
クψ２として出力され、電圧制御型遅延ＮＯＲゲート２
−１−１１１４からの出力クロックが遅相クロックψ３
として出力される。

【００５４】なお、一方の入力端子の論理レベルが常時
Ｌレベルに固定されている電圧制御型遅延ＮＯＲゲート
（２−１−１１１など）は常時インバータとして機能す
るものであるので、電圧制御型遅延インバータゲートに
置き換えることも考えられるが、一方の入力端子の論理
レベルが常時Ｌレベルに固定されていない電圧制御型遅
延ＮＯＲゲート（２−１−１１３など）との動作遅延特
性の一致性を考慮すると、この第１の実施形態のよう
に、インバータとしてのみ機能するゲートとしても電圧
制御型遅延ＮＯＲゲートを適用することが好ましい。集
積回路で実現する場合、同一のゲートを適用した方が動
作遅延特性の一致性を良好にでき、また、エッチングそ
の他の製造工程もやりやすいものとなる。

【００５５】同様な考え方に従って、上述した電圧制御
発振器１０４においても、電圧制御型遅延ＮＯＲゲート
を適用している。すなわち、電圧制御発振器１０４を単
独でみた場合には、電圧制御型遅延インバータゲートに
置き換えてもかまわないが、電圧制御遅延回路２−Ｉ−
１内のインバータゲートに置き換えられない電圧制御型
遅延ＮＯＲゲートとの動作遅延特性との一致性を考慮す
ると、この第１の実施形態のように、電圧制御型遅延Ｎ
ＯＲゲートを適用することが好ましい。

【００５６】データ位相モニタ回路２−Ｉ−２（Ｉは１
〜ｉ）には、受信データ入力端子３−Ｉを介して入力さ
れた受信データＩと、同一のクロック／データ再生回路
２−Ｉ内の電圧制御遅延回路２−Ｉ−１から出力された
３相クロックψ１〜ψ３が入力される。

【００５７】データ位相モニタ回路２−Ｉ−２は、入力
された中間相クロックψ２を、当該クロック／データ再
生回路２−Ｉからの再生クロックとして再生クロック出
力端子５−Ｉに出力すると共に、入力された受信データ
Ｉを中間相クロックψ２でラッチした（同期化した）デ
ータを、当該クロック／データ再生回路２−Ｉからの再
生データＩとして再生データ出力端子４−Ｉに出力する
ものである。この点からは、データ位相モニタ回路２−
Ｉ−２は、再生手段を兼ねている。

【００５８】また、データ位相モニタ回路２−Ｉ−２
は、３相クロックψ１〜ψ３の位相が、言い換えると、
中間相クロックψ２の位相が受信データＩとの関係で適
切か否かを判定し、中間相クロックψ２の位相を進ませ
ることを指示することを表すＡＤＶＡＮＣＥ信号や中間
相クロックψ２の位相を遅らせることを指示することを
表すＤＥＬＡＹ信号を制御回路２−１−３に出力するも
のである。

【００５９】図４は、この第１の実施形態に係るデータ
位相モニタ回路２−１−２の詳細構成例を示すブロック
図であり、他のデータ位相モニタ回路２−２−２〜２−
ｉ−２も同様な構成を有する。

【００６０】図４において、データ位相モニタ回路２−
１−２は、５個のＤフリップフロップ（ＤＦＦ）２−１
−２１〜２−１−２３、２−１−２６、２−１−２７
と、２個のＥｘＯＲ（イクスクルーシブオア）ゲート２
−１−２４、２−１−２５とから構成されている。

【００６１】当該データ位相モニタ回路２−１−２に入
力された中間相クロックψ２はそのまま再生クロックと
して出力される。入力段側の３個のＤフリップフロップ
２−１−２１〜２−１−２３のＤ入力端子には受信デー
タ１が入力され、各Ｄフリップフロップ２−１−２１、
…、２−１−２３はそれぞれ、自己に割り当てられてい
る進相クロックψ１、中間相クロックψ２、又は、遅相
クロックψ３によって受信データ１をラッチするもので
ある。Ｄフリップフロップ２−１−２２のラッチ出力
は、再生データ１として出力される。

【００６２】ＥｘＯＲゲート２−１−２４は、Ｄフリッ
プフロップ２−１−２１及び２−１−２２のラッチ出力
の一致、不一致を検出するものであり、不一致時にＨレ
ベルをとり、一致時にＬレベルをとる出力信号をＤフリ
ップフロップ２−１−２６のＤ入力端子に出力するもの
である。一方、ＥｘＯＲゲート２−１−２５は、Ｄフリ
ップフロップ２−１−２２及び２−１−２３のラッチ出
力の一致、不一致を検出するものであり、不一致時にＨ
レベルをとり、一致時にＬレベルをとる出力信号をＤフ
リップフロップ２−１−２７のＤ入力端子に出力するも
のである。

【００６３】Ｄフリップフロップ２−１−２６及び２−
１−２７はそれぞれ、進相クロックψ１に基づいて、対
応するＥｘＯＲゲート２−１−２４、２−１−２５の出
力信号をラッチするものであり、Ｄフリップフロップ２
−１−２６の出力信号がＤＥＬＡＹ信号として制御回路
２−１−３に与えられ、Ｄフリップフロップ２−１−２
７の出力信号がＡＤＶＡＮＣＥ信号として制御回路２−
１−３に与えられるようになされている。

【００６４】ここで、中間相クロックψ２の位相が受信
データ１の１ビット期間の中央部（ほぼ２／５〜４／５
の範囲）にあるときには、入力段側の３個のＤフリップ
フロップ２−１−２１〜２−１−２３の出力が一致し、
ＤＥＬＡＹ信号もＡＤＶＡＮＣＥ信号もＬレベルをと
る。

【００６５】これに対して、中間相クロックψ２の位相
が受信データ１の１ビット期間の前側（ほぼ０〜２／５
の範囲）にあるときには（進み位相のときには）、受信
データ１の論理レベルが変化したビット期間の境界近傍
で、Ｄフリップフロップ２−１−２１の出力論理レベル
がＤフリップフロップ２−１−２２及び２−１−２３の
出力論理レベルと異なるようになり、このとき、ＤＥＬ
ＡＹ信号がＨレベル（アクティブレベル）、ＡＤＶＡＮ
ＣＥ信号がＬレベルをとる。

【００６６】また、中間相クロックψ２の位相が受信デ
ータ１の１ビット期間の後側（ほぼ４／５〜１の範囲）
にあるときには（遅れ位相のときには）、受信データ１
の論理レベルが変化したビット期間の境界近傍で、Ｄフ
リップフロップ２−１−２３の出力論理レベルがＤフリ
ップフロップ２−１−２１及び２−１−２２の出力論理
レベルと異なるようになり、このとき、ＤＥＬＡＹ信号
がＬレベル、ＡＤＶＡＮＣＥ信号がＨレベル（アクティ
ブレベル）をとる。

【００６７】各制御回路２−Ｉ−３（Ｉは１〜Ｉ）に
は、逓倍ＰＬＬ回路１０から出力されたクロックが反転
して入力されると共に、同一のクロック／データ再生回
路２−Ｉ内のデータ位相モニタ回路２−Ｉ−２が出力し
たＤＥＬＡＹ信号及びＡＤＶＡＮＣＥ信号が与えられ
る。

【００６８】制御回路２−Ｉ−３は、入力クロックの反
転クロックで動作するものであり、入力されたＤＥＬＡ
Ｙ信号及びＡＤＶＡＮＣＥ信号に基づいて、電圧制御遅
延回路２−Ｉ−１に与える５ビット構成のクロック位相
選択信号を可変制御するものである。

【００６９】制御回路２−Ｉ−３は、ＤＥＬＡＹ信号に
アクティブレベル（Ｈレベル）が入力されると、電圧制
御遅延回路２−Ｉ−１から出力される３相クロックψ１
〜ψ３の位相を遅らせるように、今までクロック位相選
択信号のｘ（ｘは１〜５）番目のビットだけをＨレベル
としてた状態を、ｘ−１（ｘが１のときは５）番目のビ
ットだけをＨレベルとする状態に切り替える。

【００７０】また、制御回路２−Ｉ−３は、ＡＤＶＡＮ
ＣＥ信号にアクティブレベル（Ｈレベル）が入力される
と、電圧制御遅延回路２−Ｉ−１から出力される３相ク
ロックψ１〜ψ３の位相を進めるように、今までクロッ
ク位相選択信号のｘ（ｘは１〜５）番目のビットだけを
Ｈレベルとしてた状態を、ｘ＋１（ｘが５のときは１）
番目のビットだけをＨレベルとする状態に切り替える。

【００７１】この切替の位相は、上述したように、入力
クロックの逆相で行われ、これにより、電圧制御遅延回
路２−Ｉ−１への入力クロックのＨレベルのパルス幅を
変動させることなく電圧制御遅延回路２−Ｉ−１内の電
圧制御型遅延ＮＯＲゲート２−１−１１１、２−１−１
１３、２−１−１１５、２−１−１１７、２−１−１１
９へ入力することができるようになる。

【００７２】また、制御回路２−Ｉ−３は、クロック位
相選択信号のＨレベルのビットを切り替える場合には、
切替前の信号ビットと切替後の信号ビットが１クロック
周期分だけアクティブレベルが重複するように切り替え
る。これにより、３相クロックψ１〜ψ３の移相がより
安定して実行できる。

【００７３】さらに、制御回路２−Ｉ−３は、切替を行
った後は、電圧制御遅延回路２−Ｉ−１、データ位相モ
ニタ回路２−Ｉ−２及び当該制御回路２−Ｉ−３からな
るループが安定するまでの保護時間Ｔｐをおいて、再び
ＤＥＬＡＹ信号、ＡＤＶＡＮＣＥ信号をモニタする。す
なわち、切替直後においては、切替に伴う３相クロック
ψ１〜ψ３のパルス幅変化によって、ＤＥＬＡＹ信号及
びＡＤＶＡＮＣＥ信号が受信データＩと中間相クロック
ψ２との位相差を適切に表していないこともあるので、
保護時間Ｔｐをおいてから、再びＤＥＬＡＹ信号、ＡＤ
ＶＡＮＣＥ信号をモニタすることとしている。

【００７４】制御回路２−Ｉ−３は、クロック／データ
再生回路２−Ｉに入力されるクロックの反転クロックで
動作する純粋な論理回路であり、その論理動作は上述し
たように簡単なシーケンスであり、容易に実現できるた
め、その詳細構成の図示及び説明は省略する。

【００７５】（Ａ−２）第１の実施形態の動作 次に、以上のような各部からなる第１の実施形態のクロ
ック／データ再生装置の動作を説明する。

【００７６】リファレンスクロック入力端子６には、受
信データのビットレートの１／Ｎ（Ｎは自然数）のクロ
ックが入力され、そのクロックは逓倍ＰＬＬ回路１０に
リファレンスクロックとして入力される。

【００７７】逓倍ＰＬＬ回路１０の動作は、従来とほぼ
同様であるので、簡単に説明する。逓倍ＰＬＬ回路１０
においては、ＰＬＬ動作を通じて、リファレンスクロッ
クのＮ倍の周波数、すなわち、受信データのビットレー
トとほぼ等しい周波数のクロックが生成される。そのク
ロックが、クロック／データ再生回路２−１〜２−ｉに
動作クロックとして入力される。ここで、クロック周波
数をｆ1 とすると、電圧制御発振器１０４を周波数ｆ1
で発振させるための周波数制御電圧信号も、クロック／
データ再生回路２−１〜２−ｉに遅延制御電圧信号とし
て印加される。

【００７８】なお、従来回路では、電圧制御発振器１０
４から多相クロックを取り出してクロック／データ再生
回路２−１〜２−ｉに与えていたが、この第１の実施形
態においては、１相のクロックだけを与えている。ま
た、周波数制御電圧信号（遅延制御電圧信号）を与えて
いる点も従来とは異なっている。

【００７９】各クロック／データ再生回路２−１〜２−
ｉは同様の動作を行うので、代表してクロック／データ
再生回路２−１の動作の説明を行う。

【００８０】上述したように、制御回路２−１−３から
電圧制御遅延回路２−１−１に与えられるクロック位相
選択信号（５ビット）は、定常状態では５ビットの内の
１ビットだけがＨレベルになっており、電圧制御遅延回
路２−１−１において、Ｈレベルのクロック位相選択信
号ビットが入力されるＡＮＤゲートだけが開き、このＡ
ＮＤゲートを介して、入力クロックが電圧制御型遅延Ｎ
ＯＲゲートの縦続接続系に導入される。例えば、クロッ
ク位相選択信号の第２ビットがＨレベルになっていると
すると、ＡＮＤゲート２−１−１２２が開き、入力クロ
ックが電圧制御型遅延ＮＯＲゲート２−１−１１３に入
力される。

【００８１】入力されたクロックは、後段の電圧制御型
遅延ＮＯＲゲートを伝播し、電圧制御型遅延ＮＯＲゲー
ト２−１−１１１０から進相クロックφ１が出力され、
電圧制御型遅延ＮＯＲゲート２−１−１１１２から中間
相クロックφ２が出力され、電圧制御型遅延ＮＯＲゲー
ト２−１−１１１４から遅相クロックφ３が出力され
る。これらの３相クロックφ１〜φ３は、伝播に供した
電圧制御型遅延ＮＯＲゲートの段数に応じた遅延量だけ
入力クロックが遅延されたものとなっている。言い換え
ると、クロック位相選択信号（５ビット）が指示する移
相量（遅延量）だけ入力クロックの位相を可変したもの
になっている。すなわち、３相クロックφ１〜φ３は、
入力クロックを、いずれかのＡＮＤゲート２−１−１２
１、２−１−１２２、２−１−１２３、２−１−１２
４、２−１−１２５を介して、電圧制御型遅延ＮＯＲゲ
ート２−１−１１１、２−１−１１３、２−１−１１
５、２−１−１１７、２−１−１１９のいずれかのゲー
トに選択入力することによって位相制御される。

【００８２】クロック／データ再生回路２−１におい
て、電圧制御遅延回路２−１−１は、電圧制御発振器１
０４と同型の電圧制御型遅延ＮＯＲゲートで構成されて
いるので、各電圧制御型遅延ＮＯＲゲートは印加される
遅延制御電圧信号によって、電圧制御発振器１０４内の
各電圧制御型遅延ＮＯＲゲートと等しいかあるいは近接
した遅延量で動作し、これにより、３相クロックφ１〜
φ３の周波数は入力クロックの周波数を維持したものと
なっている。

【００８３】なお、３相クロックφ１〜φ３は、上述し
たように、電圧制御型遅延ＮＯＲゲートのの伝播遅延に
相当するほぼ１／５クロック周期ずつの位相差を有する
ものとなっている。

【００８４】データ位相モニタ回路２−１−２におい
て、３相クロックφ１〜φ３はそれぞれ、Ｄフリップフ
ロップ２−１−２１、２−１−２２、２−１−２３にラ
ッチ指令クロックとして入力され、各Ｄフリップフロッ
プ２−１−２１、２−１−２２、２−１−２３は、各３
相クロックφ１、…、φ３の位相で、Ｄ入力端子に入力
されている受信データをラッチする。

【００８５】そして、中間相クロックφ２でラッチされ
たデータが再生データとして出力されると共に、中間相
クロックφ２が再生クロックとして出力される。

【００８６】ここで、中間相クロックφ２でラッチされ
たデータ（再生データ）が受信データの安定位相（安定
位相とは、受信データの変化点付近の位相ではない位相
のこと）でラッチされたデータである場合には、所定位
相差を有する３相クロックφ１〜φ３でラッチされたＤ
フリップフロップ２−１−２１、２−１−２２、２−１
−２３からの全てのラッチデータが同じになり、ＥｘＯ
Ｒゲート２−１−２４及び２−１−２５の出力が共にＬ
レベルとなってＤフリップフロップ２−１−２６及び２
−１−２７からのＤＥＬＡＹ信号もＡＤＶＡＮＣＥ信号
もＬレベルをとる。従って、制御回路２−１−３は、ク
ロック位相選択信号（５ビット）の内容を継続し、電圧
制御遅延回路２−１−１も入力クロックに対してそれま
でと同様な移相処理を行って３相クロックφ１〜φ３を
形成する。

【００８７】以上のような定常動作状態において、例え
ば、受信データに位相変動が生じ、受信データの位相が
遅れることによって再生クロックである中間相クロック
φ２の位相に受信データの変化点位相が接近してきた場
合には、以下のように動作する。

【００８８】受信データの変化点位相が進相クロックφ
１の位相より遅れると、Ｄフリップフロップ２−１−２
１でラッチされたデータだけが、他のＤフリップフロッ
プ２−１−２２、２−１−２３でラッチされたデータと
異なることが生じる。このことがＥｘＯＲゲート２−１
−２４によって検出され、ＥｘＯＲゲート２−１−２４
から正しい検出結果が出力されているタイミングである
進相クロックφ１でその出力がＤフリップフロップ２−
１−２６によってラッチされ、ＤＥＬＡＹ信号がアクテ
ィブレベル（Ｈレベル）になる。

【００８９】制御回路２−１−３は、入力クロックの反
転クロックで動作しており、ＤＥＬＡＹ信号にアクティ
ブレベルになると、電圧制御遅延回路２−１−１の３相
クロックφ１〜φ３の位相を遅らせるように、クロック
位相選択信号のアクティブビットを、第ｘ番目から第ｘ
−１（ｘが１のときは５）番目に切り替える。この切替
の位相は、入力クロックの逆相で行われており、電圧制
御遅延回路２−１−１の入力クロックのＨレベルのパル
ス幅を変動させることなく、ＡＮＤゲート２−１−１２
（ｘ−１）を介してそのＡＮＤゲートに接続されている
電圧制御型遅延ＮＯＲゲートへクロックを入力すること
ができる。

【００９０】このようなクロック位相選択信号のアクテ
ィブビットの第ｘ−１番目への切替により、３相クロッ
クφ１〜φ３の位相が所定量だけ遅れ、中間相クロック
φ２による受信データのラッチが受信データの安定位相
でできる定常動作状態に復帰する。

【００９１】また、以上のような定常動作状態におい
て、例えば、受信データに位相変動が生じ、受信データ
の位相が進むことによって再生クロックである中間相ク
ロックφ２の位相に受信データの変化点位相が接近して
きた場合には、以下のように動作する。

【００９２】受信データの変化点位相が遅相クロックφ
３の位相より進むと、Ｄフリップフロップ２−１−２３
でラッチされたデータだけが、他のＤフリップフロップ
２−１−２１、２−１−２２でラッチされたデータと異
なることが生じる。このことがＥｘＯＲゲート２−１−
２５によって検出され、ＥｘＯＲゲート２−１−２５か
ら正しい検出結果が出力されているタイミングである進
相クロックφ１でその出力がＤフリップフロップ２−１
−２７によってラッチされ、ＡＤＶＡＮＣＥ信号がアク
ティブレベル（Ｈレベル）になる。

【００９３】制御回路２−１−３は、入力クロックの反
転クロックで動作しており、ＡＤＶＡＮＣＥ信号にアク
ティブレベルになると、電圧制御遅延回路２−１−１の
３相クロックφ１〜φ３の位相を進めるように、クロッ
ク位相選択信号のアクティブビットを、第ｘ番目から第
ｘ＋１（ｘが５のときは１）番目に切り替える。この切
替の位相は、入力クロックの逆相で行われており、電圧
制御遅延回路２−１−１の入力クロックのＨレベルのパ
ルス幅を変動させることなく、ＡＮＤゲート２−１−１
２（ｘ＋１）を介してそのＡＮＤゲートに接続されてい
る電圧制御型遅延ＮＯＲゲートへクロックを入力するこ
とができる。

【００９４】このようなクロック位相選択信号のアクテ
ィブビットの第ｘ＋１番目への切替により、３相クロッ
クφ１〜φ３の位相が所定量だけ進み、中間相クロック
φ２による受信データのラッチが受信データの安定位相
でできる定常動作状態に復帰する。

【００９５】なお、３相クロックφ１〜φ３の位相を遅
らせるためにクロック位相選択信号のアクティブビット
を切り替える場合も、３相クロックφ１〜φ３の位相を
進めるためにクロック位相選択信号のアクティブビット
を切り替える場合も、切替前の信号ビットと切替後の信
号ビットが１ビット分だけアクティブレベルが重複する
ように切替え、切り替えが円滑に行われるようにする。

【００９６】また、切替を行った後は、電圧制御遅延回
路２−１−１、データ位相モニタ回路２−１−２及び制
御回路２−１−３からなるループが安定するまでの保護
時間Ｔｐが経過してから、制御回路２−１−３が再びＤ
ＥＬＡＹ信号、ＡＤＶＡＮＣＥ信号をモニタする状態に
復帰し、切替時のＤＥＬＡＹ信号及びＡＤＶＡＮＣＥ信
号が安定していない状態でのクロック位相の可変制御を
実行しないようにしている。

【００９７】図５は、クロック／データ再生回路２−１
の各部タイミングチャートの一例を示すものである。図
５では、最初は、クロック位相選択信号の第２ビットが
Ｈレベルで同期状態となっており、徐々に受信データの
位相が遅れてきた場合の波形を示している。なお、３相
クロックφ１〜φ３の位相差を２／５クロック周期で示
しているが、これは、理解を容易にするためであり、上
述したように、３相クロックφ１〜φ３の位相差を１／
５クロック周期である。

【００９８】受信データが遅れてきたことがデータ位相
モニタ回路２−１−２で検出され、ＤＥＬＡＹ信号がア
クティブレベルになり、制御回路２−１−３でクロック
位相選択信号のアクティブビットを第２ビットから第１
ビットへ切り替えて電圧制御遅延回路２−１−１の３相
クロックφ１〜φ３の位相を１／５クロック周期だけ遅
らせ、３相クロックφ１〜φ３、特に中間相クロックφ
２の位相を受信データの安定位相側へシフトさせている
様子を示している。

【００９９】なお、ＤＥＬＡＹ信号の２回目のアクティ
ブレベルは、モニタ禁止期間Ｔｐにあるので、これによ
っては、制御回路２−１−３は、クロック位相選択信号
のアクティブビットの切替えを実行しない。

【０１００】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態によれば、逓倍ＰＬＬ回
路からのクロックをクロック／データ再生回路が遅延選
択することによって、受信データを安定にラッチできる
クロック位相を５種類の位相から適切に選択することが
でき、しかも、その位相を切り替える場合にクロックに
ノイズを混入させることなく切り替えることができるの
で、安定したクロック／データ再生を行うことができ
る。

【０１０１】また、第１の実施形態によれば、１チャネ
ル当りのクロック／データ再生回路が逓倍ＰＬＬ回路か
ら受信する必要がある信号は、クロック信号と遅延制御
電圧信号の２つだけであり、多チャネル化の場合でも、
これらの信号を各チャネルのクロック／データ再生回路
に分配するだけでよいので、配線領域は非常に小さくで
き、かつ多相クロックを分配する必要がないので、その
場合に発生する多相クロック間の伝送スキユー（伝送時
間のばらつき）の問題がなく、容易に多チャネル化が可
能である。

【０１０２】（Ｂ）第２の実施形態 次に、本発明による電圧制御遅延回路、電圧制御発振
器、クロック／データ再生回路及びクロック／データ再
生装置の第２の実施形態を図面を参照しながら詳述す
る。

【０１０３】図６は、本発明の第２の実施形態の構成を
示す機能ブロック図であり、上述した図１との同一、対
応部分には同一、対応符号を付して示している。

【０１０４】図６において、第２の実施形態は、クロッ
ク／データ再生回路２−１Ａ〜２−ｉＡの内部構成が、
第１の実施形態のクロック／データ再生回路２−１〜２
−ｉのものと異なっている。

【０１０５】第２の実施形態のクロック／データ再生回
路２−ＩＡ（Ｉは１〜ｉ）も、電圧制御遅延回路（ＶＣ
Ｄ）２−ＩＡ−１、データ位相モニタ回路（ＤＰＭ）２
−ＩＡ−２、制御回路２−ＩＡ−３から構成されている
が、電圧制御遅延回路２−ＩＡ−１の詳細構成が、電圧
制御遅延回路２−１Ａ−１について図７に示したよう
に、第１の実施形態のもの（図３参照）と異なってお
り、これに関連して、制御回路２−ＩＡ−３からクロッ
ク位相選択信号だけでなく、５ビット構成の遅延切替信
号が電圧制御遅延回路２−ＩＡ−１に与えられるように
なされている点も、第１の実施形態とは異なっている。

【０１０６】各クロック／データ再生回路２−１Ａ、
…、２−ｉＡの内部構成は同じであり、以下では、代表
してクロック／データ再生回路２−１Ａの内部構成につ
いて説明する。

【０１０７】図７は、この第２の実施形態の電圧制御遅
延回路２−１Ａ−１の詳細構成を示すブロック図であ
り、上述した図３との同一、対応部分には、同一、対応
符号を付して示している。

【０１０８】図７において、この第２の実施形態の電圧
制御遅延回路２−１Ａ−１も、第１の実施形態と同様
に、１４個の電圧制御型遅延ＮＯＲゲート２−１Ａ−１
１１〜２−１Ａ−１１１４を備えている。しかし、この
第２の実施形態においては、これら電圧制御型遅延ＮＯ
Ｒゲート２−１Ａ−１１１〜２−１Ａ−１１１４の接続
系列に入力クロックを選択的に入力させるＡＮＤゲート
として、第１の実施形態とは異なって、電圧制御型遅延
ＡＮＤゲート２−１Ａ−１２１、２−１Ａ−１２２、２
−１Ａ−１２３、２−１Ａ−１２４、２−１Ａ−１２５
を設けている。

【０１０９】各電圧制御型遅延ＡＮＤゲート２−１Ａ−
１２１、…、２−１Ａ−１２５は、例えば、ＦＥＴを利
用したＡＮＤゲート本体（図７では符号省略）と、入力
された電圧信号に応じてＡＮＤゲート本体の動作遅延特
性を可変させる制御用ＦＥＴ（定電流源を構成してい
る；図７では符号省略）とからなる。

【０１１０】ここで、各電圧制御型遅延ＡＮＤゲート２
−１Ａ−１２１、…、２−１Ａ−１２５の動作遅延特性
は、電圧制御型遅延ＮＯＲゲート２−１Ａ−１１１〜２
−１Ａ−１１１４の各動作遅延特性の２倍に設計されて
おり、仮に、同じ遅延制御電圧信号が印加された場合に
は、電圧刷御型遅延ＡＮＤゲートの遅延量は電圧制御型
遅延ＮＯＲゲートの遅延量の２倍になるようになされて
いる。

【０１１１】各電圧制御型遅延ＡＮＤゲート２−１Ａ−
１２１、…、２−１Ａ−１２５の制御用ＦＥＴのゲート
には、対応する遅延切替回路２−１Ａ−１４１、…、２
−１Ａ−１４５から遅延制御電圧信号が印加されるよう
になされている。

【０１１２】バッファアンプ２−１Ａ−１３には、逓倍
ＰＬＬ回路１０が出力した遅延制御電圧信号（周波数制
御電圧信号）が与えられるようになされており、バッフ
ァアンプ２−１Ａ−１３は、これをほぼ利得１で増幅し
て全ての遅延切替回路２−１Ａ−１４１〜２−１Ａ−１
４５に供給するようになされている。このバッファアン
プ２−１Ａ−１３は、電圧制御型遅延ＮＯＲゲート２−
１Ａ−１１１〜２−１Ａ−１１１４の動作に影響を与え
ずに、逓倍ＰＬＬ回路１０が出力した遅延制御電圧信号
（周波数制御電圧信号）を全ての遅延切替回路２−１Ａ
−１４１〜２−１Ａ−１４５に与えるために設けられて
いる。

【０１１３】各遅延切替回路２−１Ａ−１４１、…、２
−１Ａ−１４５にはそれぞれ、制御回路２−１Ａ−３か
ら出力された５ビット構成の遅延切替信号のうちの自己
に割り当てられているビットが与えられるようになされ
ている。

【０１１４】各遅延切替回路２−１Ａ−１４１、…、２
−１Ａ−１４５はそれぞれ、図７に示すように、ソース
が第１の抵抗を介して電源電圧に接続されており、ゲー
トに印加される自己に割り当てられている遅延切替信号
ビットがＬレベルのときにオン動作する第１のスイッチ
ングＦＥＴと、ソースが第２の抵抗を介してバッファア
ンプ２−１Ａ−１３の出力端子に接続されており、ゲー
トに印加される自己に割り当てられている遅延切替信号
ビットがＨレベルのときにオン動作する第２のスイッチ
ングＦＥＴと、第１及び第２のスイッチングＦＥＴのド
レインに一端が共通に接続されており、他端がアースさ
れているコンデンサとから構成されている。このコンデ
ンサは、オン動作している第１又は第２のスイッチング
ＦＥＴに接続されている第１又は第２の抵抗と共に充放
電回路を構成している。そして、第１及び第２のスイッ
チングＦＥＴの共通ドレインが、対応する電圧制御型遅
延ＡＮＤゲート２−１Ａ−１２１、…、２−１Ａ−１２
５の制御用ＦＥＴのゲートに接続されている。

【０１１５】上述した充放電回路の時定数τRCは、遅延
切替信号ビットがＬレベルからＨレベルに変化したと
き、又は、遅延切替信号ビットがＨレベルからＬレベル
に変化したときに、今までの安定した充電電圧が切替に
伴う新たな電圧に安定するまでの時間（過渡応答時間）
が５〜１０クロック周期だけかかる程度に選定されてい
る。例えば、時定数τRCの５倍が５〜１０クロック周期
になるように選定されている。

【０１１６】以上のように、各遅延切替回路２−１Ａ−
１４１、…、２−１Ａ−１４５はそれぞれ、自己に割り
当てられている遅延切替信号ビットがＬレベルのとき
に、対応する電圧制御型遅延ＡＮＤゲート２−１Ａ−１
２１、…、２−１Ａ−１２５の制御用ＦＥＴのゲートに
電源電圧を印加して対応する電圧制御型遅延ＡＮＤゲー
ト２−１Ａ−１２１の遅延量を最短にする。

【０１１７】また、自己に割り当てられている遅延切替
信号ビットがＨレベルのときに、対応する電圧制御型遅
延ＡＮＤゲート２−１Ａ−１２１、…、２−１Ａ−１２
５の制御用ＦＥＴのゲートにバッファアンプ２−１ａ−
１３を介した遅延制御電圧信号を印加して対応する電圧
制御型遅延ＡＮＤゲート２−１Ａ−１２１の遅延量を電
圧制御型遅延ＮＯＲゲートの遅延量の２倍にする。

【０１１８】さらに、各遅延切替回路２−１Ａ−１４
１、…、２−１Ａ−１４５はそれぞれ、自己に割り当て
られている遅延切替信号ビットが切り替わったときに
は、対応する電圧制御型遅延ＡＮＤゲート２−１Ａ−１
２１、…、２−１Ａ−１２５の制御用ＦＥＴのゲートに
印加する電圧を、電源電圧及び遅延制御電圧信号間で５
〜１０クロック周期だけかかって変化させ、電圧制御型
遅延ＡＮＤゲート２−１Ａ−１２１の遅延量を徐々に増
大させ（遅延切替信号ビットのＬレベルからＨレベルの
変化のとき）、又は、電圧制御型遅延ＡＮＤゲート２−
１Ａ−１２１の遅延量を徐々に減少させる（遅延切替信
号ビットのＨレベルからＬレベルの変化のとき）。

【０１１９】データ位相モニタ回路２−１Ａ−２の機能
及び詳細構成は、第１の実施形態と同様であるので、そ
の説明は省略する。

【０１２０】この第２の実施形態の制御回路２−１Ａ−
３は、上述したように、クロック位相選択信号だけでな
く、５ビット構成の遅延切替信号も形成して電圧制御遅
延回路２−１Ａ−１に与えるものである。

【０１２１】制御回路２−１Ａ−３は、基本的には（定
常動作状態では）、クロック位相選択信号の第ｙビット
をＨレベルとしているときには、遅延切替信号の第ｙ＋
１（但し、ｙが５のときは第１）ビットだけをＨレベル
とするものである。

【０１２２】また、制御回路２−１Ａ−３は、データ位
相モニタ回路２−１Ａ−２からアクティブレベル（Ｈレ
ベル）のＤＥＬＡＹ信号が与えられたときには、遅延切
替信号のＨレベルビットを第ｙ＋１ビットから第ｙビッ
ト（但し、ｙ＋１が１のときは第１ビットから第５ビッ
ト）に切替え、その切替時点から時定数τRCの５倍の時
間経過後に、クロック位相選択信号のＨレベルビットを
第ｙビットから第ｙ−１ビット（但し、ｙが１のときは
第１ビットから第５ビット）に切り替えるように制御す
る。

【０１２３】これに対して、制御回路２−１Ａ−３は、
データ位相モニタ回路２−１Ａ−２からアクティブレベ
ル（Ｈレベル）のＡＤＶＡＮＣＥ信号が与えられたとき
には、クロック位相選択信号のＨレベルビットを第ｙビ
ットから第ｙ＋１ビット（但し、ｙが５のときは第５ビ
ットから第１ビット）に切替え、その後直ちに、遅延切
替信号のＨレベルビットを第ｙ＋１ビットから第ｙ＋２
ビット（但し、ｙ＋１が５のときは第５ビットから第１
ビット）に切り替えるように制御する。

【０１２４】なお、この第２の実施形態においても、制
御回路２−１Ａ−３による切替位相（タイミング）は、
入力クロックの逆相で行われ、電圧制御遅延回路２−１
Ａ−１の入力クロックのＨレベルのパルス幅を変動させ
ることなく、電圧制御型遅延ＮＯＲゲート２−１Ａ−１
１１、２−１Ａ−１１３、２−１Ａ−１１５、２−１Ａ
−１１７、２−１Ａ−１１９へ入力することができるよ
うになされている。

【０１２５】また、制御回路２−１Ａ−３は、クロック
位相選択信号を切り替える場合には、切替前の信号ビッ
トと切替後の信号ビットが１ビット分だけアクティブレ
ベルが重複するように切り替える。−方、制御回路２−
１Ａ−３は、遅延切替信号については、切り替える前の
信号ビットと切替後の信号ビットが重複しないように切
り替える。

【０１２６】さらに、制御回路２−１Ａ−３は、両信号
の切替を行った後は、電圧制御遅延回路２−１Ａ−１、
データ位相モニタ回路２−１Ａ−２及び制御回路２−１
Ａ−３からなるループが安定するまでの保護時間Ｔｐを
おいて、再びＤＥＬＡＹ信号、ＡＤＶＡＮＣＥ信号をモ
ニタする状態に戻る。ＡＤＶＡＮＣＥ信号のアクティブ
レベルによっては、クロック位相選択信号を切り替えた
後、直ちに、遅延切替信号を切り替えるが、保護時間Ｔ
ｐは、この場合の切替後の電圧制御型遅延ＡＮＤゲート
への遅延制御電圧信号の過渡応答時間（例えば、時定数
τRC×５）より長くなされている。

【０１２７】以下、この第２の実施形態におけるクロッ
ク／データ再生回路２−１Ａ、…、２−ｉＡの動作を、
代表してクロック／データ再生回路２−１Ａの動作につ
いて説明する。

【０１２８】クロックの位相を切り替えない場合の定常
動作は、第１の実施形態のクロック／データ再生回路２
−１と同じである。すなわち、電圧制御型遅延ＮＯＲゲ
ート２−１Ａ−１１１〜２−１Ａ−１１１４の接続系に
クロックを導入する電圧制御型遅延ＡＮＤゲート以外
は、その出力がＬレベルに固定されているのでその遅延
量の影響を受けず、電圧制御型遅延ＮＯＲゲート２−１
Ａ−１１１〜２−１Ａ−１１１４の接続系にクロックを
導入する電圧制御型遅延ＡＮＤゲートは、遅延量が最小
に設定されているので、第１の実施形態のクロック／デ
ータ再生回路２−１と同様に動作する。従って、これ以
上の説明は省略する。

【０１２９】この第２の実施形態においても、このよう
な定常動作状態において、受信データ１の変化点位相が
進相クロックψ１から遅れると、データ位相モニタ回路
２−１Ａ−２からのＤＥＬＡＹ信号がアクティブレベル
（Ｈレベル）となる。

【０１３０】このとき、制御回路２−１Ａ−３は、電圧
制御遅延回路２−１Ａ−１からの３相クロックψ１〜ψ
３の位相を遅らせるように、遅延切替信号のＨレベルビ
ットを第ｙ＋１ビットから第ｙビット（但し、ｙ＋１が
１のときは第１ビットから第５ビット）に切替え、その
切替終了時点から時定数τRCの５倍の時間経過後に、ク
ロック位相選択信号のＨレベルビットを第ｙビットから
第ｙ−１ビット（但し、ｙが１のときは第１ビットから
第５ビット）に１クロック期間だけ共にＨレベルをとる
ようにして切り替える。そして、制御回路２−１Ａ−３
は、両信号の切替を行った後は、電圧制御遅延回路２−
１Ａ−１、データ位相モニタ回路２−１Ａ−２及び制御
回路２−１Ａ−３からなるループが安定するまでの保護
時間Ｔｐをおいて、再びＤＥＬＡＹ信号、ＡＤＶＡＮＣ
Ｅ信号をモニタする状態に復帰する。

【０１３１】電圧制御遅延回路２−１Ａ−１において
は、遅延切替信号のアクティブビットが第ｙ＋１ビット
から第ｙビットへ切り替わったことで、遅延制御回路２
−１Ａ−１４ｙが電圧制御型遅延ＡＮＤゲート２−１Ａ
−１２ｙへの遅延制御電圧信号を徐々に低下させるの
で、電圧制御型遅延ＡＮＤゲート２−１Ａ−１２ｙのゲ
ート遅延が徐々に増加し、時定数τRCの５倍程度の時間
後には、ほぼ１／５位相（電圧制御型遅延ＮＯＲゲート
を２段分介したと等価な遅延量）の遅延になる。すなわ
ち、その期間で、電圧制御遅延回路２−１Ａ−１からの
３相クロックψ１〜ψ３の位相は、１／５位相だけ徐々
に遅れ、中間相クロックφ２の位相が受信データの安定
位相側へ遷移する。

【０１３２】その後、クロック位相選択信号のアクティ
ブビットが第ｙビットから第ｙ−１ビットへ切り替わ
る。この状態では、入力クロックが電圧制御型遅延ＡＮ
Ｄゲート２−１Ａ−１２ｙを介してこのＡＮＤゲートに
接続されている電圧制御型遅延ＮＯＲゲートに達すると
きの位相と、入力クロックが電圧制御型遅延ＡＮＤゲー
ト２−１Ａ−１２（ｙ−１）から、電圧制御型遅延ＮＯ
Ｒゲート列に導入され、電圧制御型遅延ＡＮＤゲート２
−１Ａ−１２ｙに接続されている電圧制御型遅延ＮＯＲ
ゲートに達するときの位相とはほぼ等しくなる。すなわ
ち、クロック位相選択信号のアクティブビットを第ｙビ
ットから第ｙ−１ビットへ切り替えても出力の３相クロ
ックψ１〜ψ３の位相には大きな変動が生じない。

【０１３３】以上のように、遅延切替信号及びクロック
位相選択信号のアクティブビットを、１だけ若番のもの
へ切替えることにより、３相クロックφ１〜φ３の位相
が所定量だけ遅れるように徐々に遷移し、中間相クロッ
クφ２による受信データのラッチが受信データの安定位
相でできる定常動作状態に復帰する。

【０１３４】図８は、定常動作状態において、ＤＥＬＡ
Ｙ信号がアクティブレベルになって上述したような切替
動作を行っている場合の各部タイミングチャートの一例
を示すものである。

【０１３５】この図８は、最初は、クロック位相選択信
号の第２ビットがＨレベル、遅延切替信号の第３ビット
がＨレベルで同期状態となっており、徐々に受信データ
の位相が遅れてきてＤＥＬＡＹ信号がアクティブレベル
となり、それにより、遅延切替信号のアクティブビット
（Ｈレベルビット）を第３ビットから第２ビットに切り
替え、その後、時間５×τRCだけ経過した後に、クロッ
ク位相選択信号のアクティブビット（Ｈレベルビット）
を第２ビットから第１ビットへ１クロック周期だけ重複
させて切り替えている場合を示している。

【０１３６】また、この第２の実施形態においても、定
常動作状態において、受信データ１の変化点位相が遅相
クロックψ３より進むと、データ位相モニタ回路２−１
Ａ−２からのＡＤＶＡＮＣＥ信号がアクティブレベル
（Ｈレベル）となる。

【０１３７】このとき、制御回路２−１Ａ−３は、電圧
制御遅延回路２−１Ａ−１からの３相クロックψ１〜ψ
３の位相を進めるように、クロック位相選択信号のＨレ
ベルビットを第ｙビットから第ｙ＋１ビット（但し、ｙ
が５のときは第５ビットから第１ビット）に１クロック
分だけＨレベルが重複するように切替え、その後直ち
に、遅延切替信号のＨレベルビットを第ｙ＋１ビットか
ら第ｙ＋２ビット（但し、ｙ＋１が５のときは第５ビッ
トから第１ビット）に切り替える。そして、制御回路２
−１Ａ−３は、両信号の切替を行った後は、時定数τRC
の５倍程度の時間と、さらに、電圧制御遅延回路２−１
Ａ−１、データ位相モニタ回路２−１Ａ−２及び制御回
路２−１Ａ−３からなるループが安定するまでの保護時
間Ｔｐとをおいて、再びＤＥＬＡＹ信号、ＡＤＶＡＮＣ
Ｅ信号をモニタする状態に復帰する。

【０１３８】電圧制御遅延回路２−１Ａ−１において
は、クロック位相選択信号のアクティブビットが第ｙビ
ットから第ｙ＋１ビットへ切り替わったことで、電圧制
御型遅延ＡＮＤゲート２−１Ａ−１２ｙを通って電圧制
御型遅延ＮＯＲゲート列に導入されていたクロックが、
電圧制御型遅延ＡＮＤゲート２−１Ａ−１２（ｙ＋１）
を通って電圧制御型遅延ＮＯＲゲート列に導入されるこ
とになる。

【０１３９】このようにしてクロックを通過させるＡＮ
Ｄゲートが切り替わっても、電圧制御型遅延ＡＮＤゲー
ト２−１Ａ−１２（ｙ＋１）の遅延量が電圧制御型遅延
ＮＯＲゲートの２段分（１／５位相のゲート遅延）に設
定されているので、クロック位相選択信号のアクティブ
ビットの切替だけでは３相クロックψ１〜ψ３の位相は
変化しない。

【０１４０】すなわち、遅延切替信号のアクティブビッ
トが第ｙ＋１ビットから第ｙ＋２ビットへ切り替わった
直後の状態では、電圧制御型遅延ＡＮＤゲート２−１Ａ
−１２（ｙ＋１）は、１／５位相のゲート遅延を持って
いるので、この状態では、入力クロックが電圧制御型遅
延ＡＮＤゲート２−１Ａ−１２ｙから導入され、電圧制
御型遅延ＡＮＤゲート２−１Ａ−１２（ｙ＋１）に接続
されている電圧制御型遅延ＮＯＲゲートに達するときの
位相と、入力クロックが電圧制御型遅延ＡＮＤゲート２
−１Ａ−１２（ｙ＋１）から導入されてそのＡＮＤゲー
トに接続されている電圧制御型遅延ＮＯＲゲートに達す
るときの位相はほぼ等しくなり、クロック位相選択信号
のアクティブビットを切り替えても、電圧制御遅延回路
２−１Ａ−１からの３相クロックψ１〜ψ３の位相には
大きな変動は生じない。

【０１４１】そして、遅延切替信号のアクティブビット
が第ｙ＋１ビットから第ｙ＋２ビットへ切り替わった時
点から、電圧制御型遅延ＡＮＤゲート２−１Ａ−１２
（ｙ＋１）のゲート遅延が１／５位相の遅延から徐々に
減少し、時定数τRCの５倍程度の時間後には、ほぼ０に
なる。すなわち、時定数τRCの５倍程度の時間で、３相
クロックψ１〜ψ３の位相は１／５位相だけ徐々に進
み、中間相クロックφ２の位相が受信データの安定位相
側へ遷移する。

【０１４２】以上のように、遅延切替信号及びクロック
位相選択信号のアクティブビットを、１だけ大きい番号
のものへ切替えることにより、３相クロックφ１〜φ３
の位相が所定量だけ進むように徐々に遷移し、中間相ク
ロックφ２による受信データのラッチが受信データの安
定位相でできる定常動作状態に復帰する。

【０１４３】図９は、定常動作状態において、ＡＤＶＡ
ＮＣＥ信号がアクティブレベルになって上述したような
切替動作を行っている場合の各部タイミングチャートの
一例を示すものである。

【０１４４】この図９は、最初は、クロック位相選択信
号の第２ビットがＨレベル、遅延切替信号の第３ビット
がＨレベルで同期状態となっており、徐々に受信データ
の位相が遅れてきてＡＤＶＡＮＣＥ信号がアクティブレ
ベルとなり、それにより、クロック位相選択信号のアク
ティブビット（Ｈレベルビット）を第２ビットから第３
ビットへ１クロック周期だけ重複させて切り替え、その
後直ちに、遅延切替信号のアクティブビット（Ｈレベル
ビット）を第３ビットから第４ビットに切り替え、その
切替時点から時間５×τRCだけ経過した後に、電圧制御
型遅延ＡＮＤゲート２−１Ａ−１２３のゲート遅延がほ
ぼ０になる場合を示している。

【０１４５】以上のように、第２の実施形態によって
も、逓倍ＰＬＬ回路からのクロックをクロック／データ
再生回路が遅延選択することによって、受信データを安
定にラッチできるクロック位相を５種類の位相から適切
に選択することができ、しかも、その位相を切り替える
場合にクロックにノイズを混入させることなく切り替え
ることができるので、安定したクロック／データ再生を
行うことができる。また、第２の実施形態によっても、
１チャネル当りのクロック／データ再生回路が逓倍ＰＬ
Ｌ回路から受信する必要がある信号は、クロック信号と
遅延制御電圧信号の２つだけであり、多チャネル化の場
合でも、これらの信号を各チャネルのクロック／データ
再生回路に分配するだけでよいので、配線領域は非常に
小さくでき、かつ多相クロックを分配する必要がないの
で、その場合に発生する多相クロック間の伝送スキユー
（伝送時間のばらつき）の問題がなく、容易に多チャネ
ル化が可能である。

【０１４６】これに加えて、第２の実施形態によれば、
電圧制御遅延回路内の遅延回路を構成する電圧制御型遅
延ＮＯＲゲートに入力クロックを選択入力するためのＡ
ＮＤゲートを、電圧制御型遅延ＮＯＲゲートの２倍の遅
延特性をもつ電圧制御型遅延ＡＮＤゲートにし、その電
圧制御型遅延ＡＮＤゲートの遅延量を、遅延切替回路に
よって、ほぼ遅延０と１／５位相の遅延に設定でき、そ
の遅延設定をクロック周期の５〜１０クロック以上の期
間をかけてなめらかに切り替えることができるので、電
圧制御遅延回路の出力クロックの位相がステップ応答で
はなく徐々に変化させることができる。これにより、こ
のクロック／データ再生回路の後段に配置されるディジ
タル回路に要求される速度性能を下げることができ、そ
の回路の回路設計を容易にすることができる。

【０１４７】（Ｃ）第３の実施形態 次に、本発明による電圧制御遅延回路、電圧制御発振
器、クロック／データ再生回路及びクロック／データ再
生装置の第３の実施形態を図面を参照しながら詳述す
る。

【０１４８】図１０は、本発明の第３の実施形態の構成
を示す機能ブロック図であり、上述した図１との同一、
対応部分には同一、対応符号を付して示している。

【０１４９】図１０において、第３の実施形態は、クロ
ック／データ再生回路２−１Ｂ〜２−ｉＢの内部構成
が、第１の実施形態のクロック／データ再生回路２−１
〜２−ｉのものと異なっている。

【０１５０】第３の実施形態のクロック／データ再生回
路２−ＩＢ（Ｉは１〜ｉ）は、直接位相制御型電圧制御
発振器（直接位相制御型−ＶＣＯ；Ｄｉｒｅｃｔ Ｐｈ
ａｓｅ Ｃｏｎｔｒｏｌｌｅｄ ＶＣＯ）２−ＩＢ−
１、データ位相モニタ回路（ＤＰＭ）２−ＩＢ−２、制
御回路２−ＩＢ−３から構成されている。すなわち、第
１の実施形態における電圧制御遅延回路（ＶＣＤ）２−
Ｉ−１に代えて、直接位相制御型電圧制御発振器２−Ｉ
Ｂ−１が第１の実施形態と異なっている。データ位相モ
ニタ回路（ＤＰＭ）２−ＩＢ−２及び制御回路２−ＩＢ
−３は、第１の実施形態のものと同様である。そのた
め、構成説明については、直接位相制御型電圧制御発振
器２−ＩＢ−１についてのみ行う。

【０１５１】各クロック／データ再生回路２−１Ｂ、
…、２−ｉＢの内部構成は同じであり、以下では、代表
してクロック／データ再生回路２−１Ｂの内部構成につ
いて説明する。

【０１５２】図１１は、この第３の実施形態の直接位相
制御型電圧制御発振器２−１Ｂ−１の詳細構成を示すブ
ロック図である。

【０１５３】図１１において、この第３の実施形態の直
接位相制御型電圧制御発振器２−１Ｂ−１は、５個の電
圧制御型遅延ＮＯＲゲート２−１Ｂ−１１１〜２−１Ｂ
−１１５と、５個のＡＮＤゲート２−１Ｂ−１２１〜２
−１Ｂ−１２５とからなる。

【０１５４】各電圧制御型遅延ＮＯＲゲート２−１Ｂ−
１１１、２−１Ｂ−１１２、２−１Ｂ−１１３、２−１
Ｂ−１１４、２−１Ｂ−１１５の一方の入力端子はそれ
ぞれ、ＡＮＤゲート２−１Ｂ−１２１、２−１Ｂ−１２
４、２−１Ｂ−１２２、２−１Ｂ−１２５、２−１Ｂ−
１２３の出力端子に接続されている。各電圧制御型遅延
ＮＯＲゲート２−１Ｂ−１１１、２−１Ｂ−１１２、２
−１Ｂ−１１３、２−１Ｂ−１１４、２−１Ｂ−１１５
の他方の入力端子はそれぞれ、電圧制御型遅延ＮＯＲゲ
ート２−１Ｂ−１１２、２−１Ｂ−１１３、２−１Ｂ−
１１４、２−１Ｂ−１１５、２−１Ｂ−１１１の出力端
子に接続されている。

【０１５５】すなわち、各電圧制御型遅延ＮＯＲゲート
２−１Ｂ−１１１、２−１Ｂ−１１２、２−１Ｂ−１１
３、２−１Ｂ−１１４、２−１Ｂ−１１５は、ＡＮＤゲ
ート２−１Ｂ−１２１、２−１Ｂ−１２４、２−１Ｂ−
１２２、２−１Ｂ−１２５、２−１Ｂ−１２３との接続
を考慮しなければ、リング状に接続されているものであ
り、後述するように、リングオシレータを構成している
ものである。

【０１５６】各電圧制御型遅延ＮＯＲゲート２−１Ｂ−
１１１、…、２−１Ｂ−１１５はそれぞれ、上述した電
圧制御発振器１０４を構成する電圧制御型遅延ＮＯＲゲ
ートと同様なものであり、その制御用ＦＥＴには、逓倍
ＰＬＬ回路１０から出力された周波数制御電圧信号が共
通に与えられており、これにより、動作遅延特性を変化
させるようになされている。

【０１５７】この第３の実施形態においても、制御回路
２−１Ｂ−３からのクロック位相選択信号は５ビットの
信号として与えられるものであり、通常動作において
は、５ビット中のいずれか１ビットのみがＨレベルをと
るものである。

【０１５８】各ＡＮＤゲート２−１Ｂ−１２１、…、２
−１Ｂ−１２５の一方の入力端子には、クロック位相選
択信号を構成する５ビット中の自己に割り当てられてい
るビットの信号が入力され、他方の入力端子には逓倍Ｐ
ＬＬ回路１０から出力されたクロックが入力されてお
り、第１の実施形態のＡＮＤゲート２−１−１２１、
…、２−１−１２５と同様に動作するものである。

【０１５９】電圧制御型遅延ＮＯＲゲート２−１Ｂ−１
１１からのクロックが進相クロックφ１となり、電圧制
御型遅延ＮＯＲゲート２−１Ｂ−１１３からのクロック
が中間相クロックφ２となり、電圧制御型遅延ＮＯＲゲ
ート２−１Ｂ−１１５からのクロックが遅相クロックφ
３となって、データ位相モニタ回路２−１Ｂ−２に与え
られるようになされている。

【０１６０】なお、制御回路２−ＩＢ−３は、第１の実
施形態のものと、完全には同一ではなく、以下の点だけ
が異なっている。すなわち、クロック信号選択信号のア
クティブレベル（Ｈレベル）を切り替える場合に、切替
前後の２個のビットのＨレベルを１クロック周期だけ重
複させることをしない点が、第１の実施形態のものと異
なっている。

【０１６１】各データ／クロック再生回路２−１Ｂ、
…、２−ｉＢは同様の動作を行うので、代表してデータ
／クロック再生回路２−１Ｂの動作の説明を行う。

【０１６２】データ／クロック再生回路２−１Ｂにおい
て、直接位相制御型電圧制御発振器２−１Ｂ−１は、そ
の電圧制御発振器としての回路構成が逓倍ＰＬＬ１０内
の電圧制御発振器１０４と等しいため、印加される周波
数制御電圧信号によって、電圧制御発振器１０４と等し
いあるいは近接した周波数で発振する。

【０１６３】クロック位相制御信号は、定常状態では５
ビットの内の１ビットだけがＨレベルになっている信号
であり、Ｈレベルのクロック位相制御信号ビットが与え
られているＡＮＤゲートだけが開き、入力クロックは、
そのＡＮＤゲートを介して電圧制御型遅延ＮＯＲゲート
のリング状接続系列に入力される。

【０１６４】ここで、入カクロックのＨレベルのパルス
幅は、１／２Ｔ1 （Ｔ1 ＝１／ｆ1）であり、また、電
圧制御型遅延ＮＯＲゲート２−１Ｂ−１１１、２−１Ｂ
−１１２、２−１Ｂ−１１３、２−１Ｂ−１１４、２−
１Ｂ−１１５の合計の遅延時間もほぼ１／２Ｔ1 であ
る。従って、入力クロックのＨレベルパルスが入力され
ると、直接位相制御型電圧制御発振器２−１Ｂ−１を構
成する全ての電圧遅延制御型ＮＯＲゲートの状態が決定
されることになり、入力クロックがＬレベルになった
ら、その状態を初期状態として発振動作を開始する。

【０１６５】このように、直接位相制御型電圧制御発振
器２−１Ｂ−１の発振位相は、入力クロックを、ＡＮＤ
ゲート２−１Ｂ−１２１、２−１Ｂ−１２２、２−１Ｂ
−１２３、２−１Ｂ−１２４、２−１Ｂ−１２５によっ
て、いずれかの電圧制御型遅延ＮＯＲゲート２−１Ｂ−
１１１、２−１Ｂ−１１２、２−１Ｂ−１１３、２−１
Ｂ−１１４、２−１Ｂ−１１５に選択入力することによ
って制御される。また、このようにすることにより、直
接位相制御型電圧制御発振器２−１Ｂ−１の発振周波数
を完全に入力クロックの周波数ｆ1と等しくすることが
できる。

【０１６６】そして、電圧制御型遅延ＮＯＲゲート２−
１−１１１、２−１−１１３、２−１−１１５の出力が
それぞれ、３相クロックφ１〜φ３として出力される。

【０１６７】データ位相モニタ回路２−１Ｂ−２は、第
１の実施形態のデータ位相モニタ回路２−１−２と同じ
動作を行うので、説明を省略する。

【０１６８】制御回路２−１Ｂ−３は、入力クロックの
反転クロックで動作しており、ＤＥＬＥＡＹ信号にアク
ティブレベルが入力されると直接位相制御型電圧制御発
振器２−１Ｂ−１の発振位相を遅らせるように、また、
ＡＤＶＡＮＣＥ信号にアクティブレベルが入力されると
直接位相制御型電圧制御発振器２−１Ｂ−１の発振位相
を進ませるように、クロック位相選択信号のアクティブ
ビットを、第１の実施形態と同様に、ローテーション上
で１だけ大きい順番又は１だけ小さい順番のものに切り
替える。

【０１６９】この切替の位相は、入力クロックの逆相で
行われており、直接位相制御型電圧制御発振器２−１Ｂ
−１の位相制御のための入力クロックのＨレベルのパル
ス幅を変動させることなく電圧制御型遅延ＮＯＲゲート
２−１Ｂ−１１１、２−１Ｂ−１１２、２−１Ｂ−１１
３、２−１Ｂ−１１４、２−１Ｂ−１１５へ入力するこ
とができる。

【０１７０】ここで、第１及び第２の実施形態において
は、クロック位相選択信号のアクティブビットを切り替
える場合に、切替前の信号ビットと切替後の信号ビット
が１クロック周期分だけＨレベルが重複するように切り
替えていたが、第３の実施形態では、発振器である直接
位相制御型電圧制御発振器を用いているため重複させる
必要はない。

【０１７１】制御回路２−１Ｂ−３は、切替を行った後
は、直接位相制御型電圧制御発振器２−１Ｂ−１、デー
タ位相モニタ回路２−１Ｂ−２及び制御回路２−１Ｂ−
３からなるループが安定するまでの保護時間ＴPをおい
て、再びＤＥＬＡＹ信号、ＡＤＶＡＮＣＥ信号をモニタ
する状態に復帰する。

【０１７２】図１２は、定常動作状態において、ＤＥＬ
ＡＹ信号がアクティブレベルになって上述したような切
替動作を行っている場合の各部タイミングチャートの一
例を示すものである。

【０１７３】この図１２は、最初は、クロック位相選択
信号の第２ビットがＨレベルで同期状態となっており、
徐々に受信データの位相が遅れてきた場合の波形を示し
ている。受信データが遅れてきたことをデータ位相モニ
タ回路２−１Ｂ−２で検出し、ＤＥＬＡＹ信号がアクテ
ィブレベルになり、制御回路２−１Ｂ−３でクロック位
相選択信号のアクティブビットを第２ビットから第１ビ
ットへ切り替えて直接位相制御型電圧制御発振器２−１
Ｂ−１の発振位相を遅らせ、中間相クロックφ２の位相
を受信データの安定位相側ヘシフトさせている場合を示
している。

【０１７４】以上のように、第３の実施形態によれば、
逓倍ＰＬＬ回路からのクロックに基づいて、クロック／
データ再生回路が選択発振することによって、受信デー
タを安定にラッチできるクロック位相を５種類の位相か
ら適切に選択することができ、しかも、その位相を切り
替える場合にクロックにノイズを混入させることなく切
り替えることができるので、安定したクロック／データ
再生を行うことができる。また、第３の実施形態によっ
ても、１チャネル当りのクロック／データ再生回路が逓
倍ＰＬＬ回路から受信する必要がある信号は、クロック
信号と周波数制御電圧信号の２つだけであり、多チャネ
ル化の場合でも、これらの信号を各チャネルのクロック
／データ再生回路に分配するだけでよいので、配線領域
は非常に小さくでき、かつ多相クロックを分配する必要
がないので、その場合に発生する多相クロック間の伝送
スキユー（伝送時間のばらつき）の問題がなく、容易に
多チャネル化が可能である。

【０１７５】これに加えて、第３の実施形態によれば、
電圧制御遅延回路を直接位相制御型電圧制御発振器に置
き換えたことで、回路規模を小さくできる。

【０１７６】また、第３の実施形態によれば、クロック
再生のために直接位相制御型電圧制御発振器を使用して
いることによって、逓倍ＰＬＬ回路から分配されるクロ
ックのデューティ比が５０％以下（ここでのパーセント
表示は、１周期に対するＨレベルの割合を示す）になっ
ても、再生クロックは、５０％のデューティ比で出力す
ることができる。

【０１７７】（Ｄ）第４の実施形態 次に、本発明による電圧制御遅延回路、電圧制御発振
器、クロック／データ再生回路及びクロック／データ再
生装置の第４の実施形態を図面を参照しながら詳述す
る。

【０１７８】図１３は、本発明の第４の実施形態の構成
を示す機能ブロック図であり、上述した図１との同一、
対応部分には同一、対応符号を付して示している。

【０１７９】図１３において、第４の実施形態は、クロ
ック／データ再生回路２−１Ｃ〜２−ｉＣの内部構成
が、第１の実施形態のクロック／データ再生回路２−１
〜２−ｉのものと異なっている。

【０１８０】第４の実施形態のクロック／データ再生回
路２−ＩＣ（Ｉは１〜ｉ）は、第３の実施形態のものと
同様に、直接位相制御型電圧制御発振器（ＤＰＯ−ＶＣ
Ｏ）２−ＩＣ−１、データ位相モニタ回路（ＤＰＭ）２
−ＩＣ−２、制御回路２−ＩＣ−３から構成されてい
る。

【０１８１】しかし、直接位相制御型電圧制御発振器２
−ＩＣ−１の詳細構成が、電圧制御遅延回路２−１Ｃ−
１について図１４に示したように、第３の実施形態のも
の（図１１参照）と異なっており、これに関連して、制
御回路２−ＩＣ−３からクロック位相選択信号だけでな
く、５ビット構成の遅延切替信号が直接位相制御型電圧
制御発振器２−ＩＣ−１に与えられるようになされてい
る点も、第３の実施形態とは異なっている。

【０１８２】第４の実施形態と第３の実施形態との関係
は、第２の実施形態と第１の実施形態との関係と同様で
ある。すなわち、再生クロックの位相切替をステップ的
ではなく、徐々に行うようにしたものである。第４の実
施形態は、主として、直接位相制御型電圧制御発振器２
−ＩＣ−１の内部構成が第３の実施形態のものと異なっ
ている。そこで、構成説明は、直接位相制御型電圧制御
発振器２−ＩＣ−１について詳細に行う。

【０１８３】図１４は、第４の実施形態の直接位相制御
型電圧制御発振器２−ＩＣ−１の内部構成を、直接位相
制御型電圧制御発振器２−１Ｃ−１を代表させて示した
ものであり、上述した図１１との同一、対応部分には、
同一、対応符号を付して示している。

【０１８４】第４の実施形態の直接位相制御型電圧制御
発振器２−ＩＣ−１においても、電圧制御型遅延ＮＯＲ
ゲート２−１Ｃ−１１１〜２−１Ｃ−１１５をリング状
に接続したリングオシレータ構成を基本としている。

【０１８５】しかし、そのリングオシレータ構成に入力
クロックを導入するＡＮＤゲートとして、第２の実施形
態と同様な電圧制御型遅延ＡＮＤゲート２−１Ｃ−１２
１〜２−１Ｃ−１２５を適用している。そのため、第２
の実施形態と同様な遅延切替回路２−１Ｃ−１４１〜２
−１Ｃ−１４５と、バッファアンプ２−１Ｃ−１３とが
設けられている。

【０１８６】電圧制御型遅延ＡＮＤゲート２−１Ｃ−１
２１〜２−１Ｃ−１２５、遅延切替回路２−１Ｃ−１４
１〜２−１Ｃ−１４５及びバッファアンプ２−１Ｃ−１
３は、第２の実施形態と同様なものであるので、その詳
細説明は省略する。

【０１８７】なお、各電圧制御型遅延ＡＮＤゲート２−
１Ｃ−１２１、…、２−１Ｃ−１２５の遅延量が、０
と、電圧制御型遅延ＮＯＲゲート２−１Ｃ−１１１〜２
−１Ｃ−１１５の遅延量の２倍の遅延量とで切り替えら
れる点も第２の実施形態と同様である。

【０１８８】第４の実施形態におけるデータ位相モニタ
回路２−１Ｃ−２は第１〜第３の実施形態と同様である
ので、その説明を省略する。また、制御回路２−１Ｃ−
３は、第２の実施形態と同様であるので、その説明を省
略する。なお、制御回路２−１Ｃ−３が、クロック信号
選択信号のアクティブレベル（Ｈレベル）を切り替える
場合に、切替前後の２個のビットのＨレベルを１クロッ
ク周期だけ重複させることをしない点は、第２の実施形
態のものと異なっている。

【０１８９】以下、この第４の実施形態のクロック／デ
ータ再生回路２−１Ｃの動作を説明する。３相クロック
ψ１〜ψ３の位相を切り替えない場合の定常動作は、第
３の実施形態のものと同じであり、その説明は省略す
る。

【０１９０】定常動作状態において、３相クロックψ１
〜ψ３に比して、受信データが遅れて受信データの変化
点位相が進相クロックψ１より遅れると、そのことがデ
ータ位相モニタ回路２−１Ｃ−２によって検出され、Ｄ
ＥＬＡＹ信号がアクティブレベルになる。

【０１９１】このとき、制御回路２−１Ｃ−３は、まず
遅延切替信号のアクティブ（Ｈレベル）ビットを、今ま
での第ｙ＋１ビットから第ｙ（ｙ＋１が１のときは第
５）ビットへ切り替える。そして、制御回路２−１Ｃ−
３は、遅延切替回路の時定数τRCの５倍程度の時間をお
いた後に、クロック位相選択信号を今までの第ｙビット
から第ｙ−１（ｙが１のときは第５）ビットへ切り替え
る。切替を行った後は、直接位相制御型電圧制御発振器
２−１Ｃ−１、データ位相モニタ回路２−１Ｃ−２及び
制御回路２−１Ｃ−３からなるループが安定するまでの
保護時間ＴPをおいて、再びＤＥＬＡＹ信号、ＡＤＶＡ
ＮＣＥ信号をモニタする状態に復帰する。

【０１９２】直接位相制御型電圧制御発振器２−１Ｃ−
１においては、遅延切替信号のアクティブビットが第ｙ
＋１ビットから第ｙビットへ切り替わったことにより、
電圧制御型遅延ＡＮＤゲート２−１Ｃ−１２ｙのゲート
遅延が徐々に増加し、時定数τRCの５倍程度の時間経過
の後には、ほぼ１／５クロック周期の遅延になる。従っ
て、その間にリングオシレータの発振動作によって形成
されて出力される３相クロックψ１〜ψ３の位相も１／
５クロック周期だけ徐々に遅れ、中間相クロックφ２の
位相が受信データの安定位相側へ遷移する。

【０１９３】その後、クロック位相選択信号のアクティ
ブビットが第ｙビットから第ｙ−１ビットへ切り替わる
が、この状態では入力クロックが電圧制御型遅延ＡＮＤ
ゲート２−１Ｃ−１２ｙを介してこのＡＮＤゲートに接
続されている電圧制御型遅延ＮＯＲゲートに達するとき
の位相と、入力クロックが電圧制御型遅延ＡＮＤゲート
２−１Ｃ−１２（ｙ−１）を介して電圧制御型遅延ＮＯ
Ｒゲート列に導入されて２段の電圧制御型遅延ＮＯＲゲ
ートを経由して電圧制御型遅延ＡＮＤゲート２−１Ｃ−
１２ｙに接続されている電圧制御型遅延ＮＯＲゲートに
達するときの位相とはほぼ等しくなるので、クロック位
相選択信号を切り替えても出力の３相クロックψ１〜ψ
３の位相には大きな変動は生じない。

【０１９４】以上のように、遅延切替信号及びクロック
位相選択信号のアクティブビットを、１だけ若番のもの
へ切替えることにより、３相クロックφ１〜φ３の位相
が所定量だけ遅れるように徐々に遷移し、中間相クロッ
クφ２による受信データのラッチが受信データの安定位
相でできる定常動作状態に復帰する。

【０１９５】図１５は、定常動作状態において、ＤＥＬ
ＡＹ信号がアクティブレベルになって上述したような切
替動作を行っている場合の各部タイミングチャートの一
例を示すものである。

【０１９６】この図１５は、最初は、クロック位相選択
信号の第２ビットがＨレベル、遅延切替信号の第３ビッ
トがＨレベルで同期状態となっており、徐々に受信デー
タの位相が遅れてきてＤＥＬＡＹ信号がアクティブレベ
ルとなり、それにより、遅延切替信号のアクティブビッ
ト（Ｈレベルビット）を第３ビットから第２ビットに切
り替え、その後、時間５×τRCだけ経過した後に、クロ
ック位相選択信号のアクティブビット（Ｈレベルビッ
ト）を第２ビットから第１ビットへ切り替えている場合
を示している。

【０１９７】また、この第４の実施形態においても、定
常動作状態において、受信データの変化点位相が遅相ク
ロックψ３より進むと、データ位相モニタ回路２−１Ｃ
−２からのＡＤＶＡＮＣＥ信号がアクティブレベル（Ｈ
レベル）となる。

【０１９８】このとき、制御回路２−１Ｃ−３は、まず
クロック位相選択信号のアクティブビットを第ｙビット
から第ｙ＋１（ｙが５のときは第１）ビットへ切り替
え、その後直ちに、遅延切替信号のアクティブビットを
第ｙ＋１ビットから第ｙ＋２（ｙ＋１が５のときは第
１）ビットヘ切り替える。そして、時定数τRCの５倍程
度の時間と保護時間Ｔpとをおいて、再びＤＥＬＡＹ信
号、ＡＤＶＡＮＣＥ信号をモニタする状態に復帰する。

【０１９９】直接位相制御型電圧制御発振器２−１Ｃ−
１においては、クロック位相選択信号のアクティブビッ
トが第ｙビットから第ｙ＋１ビットへ切り替わったこと
により、電圧制御型遅延ＡＮＤゲート２−１Ｃ−１２ｙ
を通って電圧制御型遅延ＮＯＲゲートのリング状接続系
列に入力されていたクロックが、電圧制御型遅延ＡＮＤ
ゲート２−１Ｃ−１２（ｙ＋１）を通って電圧制御型遅
延ＮＯＲゲートのリング状接続系列に入力されることに
なる。

【０２００】遅延切替信号のアクティブビットが第ｙ＋
１ビットから第ｙ＋２ビットに切り替わった直後の状態
では、電圧制御型遅延ＡＮＤゲート２−１Ｃ−１２（ｙ
＋１）は、１／５クロック周期（電圧制御型遅延ＮＯＲ
ゲートの２段分）のゲート遅延を持っているので、この
状態では、入力クロックが電圧制御型遅延ＡＮＤゲート
２−１Ｃ−１２ｙから電圧制御型遅延ＮＯＲゲートのリ
ング状接続系列に導入されて、電圧制御型遅延ＡＮＤゲ
ート２−１Ｃ−１２（ｙ＋１）に接続されている電圧制
御型遅延ＮＯＲゲートに達するときの位相と、入力クロ
ックが電圧制御型遅延ＡＮＤゲート２−１Ｃ−１２（ｙ
＋１）を伝播してそのＡＮＤゲートに接続されている電
圧制御型遅延ＮＯＲゲートに達するときの位相はほぼ等
しくなる。従って、クロック位相選択信号のアクティブ
ビットを第ｙビットから第ｙ＋１ビットへ切り替えても
出力される３相クロックψ１〜ψ３の位相には大きな変
動は生じない。

【０２０１】その後、電圧制御型遅延ＡＮＤゲート２−
１Ｃ−１２（ｙ＋１）のゲート遅延が１／５クロック周
期の遅延量から徐々に減少し、時定数τRCの５倍程度の
時間後には、ほぼ０になる。よって、その間に出力され
る３相クロックψ１〜ψ３の位相は１／５クロック周期
だけ徐々に進み、中間相クロックφ２の位相が受信デー
タの安定位相側へ遷移する。

【０２０２】以上のように、クロック位相選択信号及び
遅延切替信号のアクティブビットを、１だけ大きいのも
のへ切替えることにより、３相クロックφ１〜φ３の位
相が所定量だけ進むように徐々に遷移し、中間相クロッ
クφ２による受信データのラッチが受信データの安定位
相でできる定常動作状態に復帰する。

【０２０３】図１６は、定常動作状態において、ＡＤＶ
ＡＮＣＥ信号がアクティブレベルになって上述したよう
な切替動作を行っている場合の各部タイミングチャート
の一例を示すものである。

【０２０４】この図１６は、最初は、クロック位相選択
信号の第２ビットがＨレベル、遅延切替信号の第３ビッ
トがＨレベルで同期状態となっており、徐々に受信デー
タの位相が進んできてＡＤＶＡＮＣＥ信号がアクティブ
レベルとなり、それにより、クロック位相選択信号のア
クティブビット（Ｈレベルビット）を第２ビットから第
３ビットへ切り替え、その後直ちに、遅延切替信号のア
クティブビット（Ｈレベルビット）を第３ビットから第
４ビットに切り替え、その切替時点から時間５×τRCだ
け経過した後に、電圧制御型遅延ＡＮＤゲート２−１Ａ
−１２３のゲート遅延がほぼ０になっている場合を示し
ている。

【０２０５】以上のように、第４の実施形態によって
も、安定したクロック／データ再生を行うことができ
る、容易に多チャネル化に応じられる、という効果を奏
することができる。

【０２０６】これに加えて、第２の実施形態との比較で
は、電圧制御遅延回路を直接位相制御型電圧制御発振器
に置き換えたことで、回路規模を小さくできる、逓倍Ｐ
ＬＬ回路から分配されるクロックのデューティ比が５０
％以下になっても、再生クロックは、５０％のデューテ
ィ比で出力することができるという効果を奏する。

【０２０７】また、第３の実施形態との比較では、３相
クロックの位相をステップ応答ではなく徐々に変化させ
ることができ、このクロック／データ再生回路の後段に
配置されるディジタル回路に要求される速度性能を下げ
ることができ、その回路の回路設計を容易にすることが
できるという効果を奏することができる。

【０２０８】（Ｅ）第５の実施形態 次に、本発明による電圧制御遅延回路、電圧制御発振
器、クロック／データ再生回路及びクロック／データ再
生装置の第５の実施形態を図面を参照しながら詳述す
る。

【０２０９】図１７は、本発明の第５の実施形態の構成
を示す機能ブロック図であり、上述した第３の実施形態
に係る図１０との同一、対応部分には同一、対応符号を
付して示している。

【０２１０】第５の実施形態は、図１７及び図１０の比
較から明らかなように、第３の実施形態の構成に歯抜け
クロック生成回路７を設けたものである。

【０２１１】この歯抜けクロック生成回路７は、逓倍Ｐ
ＬＬ回路１０からの出力クロツクを歯抜けクロックにし
てからクロック／データ再生回路２−１Ｂ〜２−ｉＢに
供給するものである。歯抜けクロック生成回路７は、入
力されたクロックのＰサイクル（Ｐは２以上の整数）に
１回だけクロックのＨパルスが立つような歯抜けクロッ
クを生成する。

【０２１２】クロック／データ再生回路２−１Ｂ〜２−
ｉＢにおいて、３相クロックψ１〜ψ３を生成する直接
位相制御型電圧制御発振器２−１Ｂ−１〜２−ｉＢ−１
は、発振動作によって３相クロックψ１〜ψ３を生成す
るものであるので、歯抜けクロックのＨパルスをトリガ
として３相クロックψ１〜ψ３を生成することができ
る。

【０２１３】また、クロック／データ再生回路２−１Ｂ
〜２−ｉＢにおける制御回路２−１Ｂ−３〜２−ｉＢ−
３は、歯抜けクロックの逆相で制御動作を実行するの
で、第３の実施形態に比較して制御動作を実行する比率
が小さくなる。

【０２１４】以上の点を除けば、第５の実施形態の動作
は、第３の実施形態での動作と同様であり、その説明は
省略する。

【０２１５】図１８は、この第５の実施形態の各部タイ
ミングチャートの一例を示したものであり、主として、
クロック／データ再生回路の内部での各部タイミングチ
ャートを示している。この図１８は、逓倍ＰＬＬ回路１
０からの出力クロックの５サイクルに１サイクルだけＨ
パルスが立つ歯抜けクロックを生成し、この歯抜けクロ
ックによってクロック／データ再生回路の内部が動作し
ている場合を示している。この点以外は、上述した図１
２と同様なタイミングチャートであるので、その説明は
省略する。

【０２１６】この第５の実施形態によっても、第３の実
施形態と同様な効果を奏することができる。これに加え
て、逓倍ＰＬＬ回路の出力クロックを歯抜けクロックに
してからクロック／データ再生回路に分配するようにし
たので、クロック／データ再生回路内の制御回路の動作
速度を遅くすることができ、低消費電力化を図ることが
できる。

【０２１７】なお、第３の実施形態と同様に、直接位相
制御型電圧制御発振器２−１Ｃ−１〜２−ｉＣ−１が発
振動作によって３相クロックψ１〜ψ３を生成する第４
の実施形態の構成に、歯抜けクロック生成回路を追加す
るようにしても良いことは勿論である。

【０２１８】（Ｆ）他の実施形態 上記各実施形態においては、クロック／データ再生回路
に与えるクロックを形成する回路が、逓倍ＰＬＬ回路で
あるものを示したが、ＤＬＬ（遅延ロックドループ；Ｄ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いても良
い。なお、特許請求の範囲における用語「位相同期ルー
プ回路」は、ＤＬＬ回路をも含む概念とする。

【０２１９】また、各実施形態において、インバータと
してのみ機能する電圧制御型遅延ＮＯＲゲートは、電圧
制御型遅延インバータゲートに置き換えるようにしても
良い。この場合にも、その遅延量は、置き換えられてい
ない電圧制御型遅延ＮＯＲゲートと同様にすることを要
する。、また、上記第１及び第２の実施形態の電圧制御
遅延回路においては、その可変遅延回路部分や多相クロ
ック形成回路部分を、ＮＯＲゲートタイプの論理ゲート
で構成しているが、ＮＡＮＤゲートタイプを用いるよう
にしても良い。それに伴い、ＡＮＤゲートタイプであっ
たゲート素子は、ＯＲゲートタイプに変更することを要
し、電圧制御遅延回路を制御するクロック位相選択信号
の論理や遅延切替信号の論理を反転することを要し、信
号切替タイミングも逓倍ＰＬＬ回路からのクロックの正
相で行うことを要する。

【０２２０】同様に、第３〜第５の実施形態の直接位相
制御型電圧制御発振器は、そのリングオシレータ器部分
をＮＯＲゲートタイプの論理ゲートで構成しているが、
ＮＡＮＤゲートタイプを用いるようにしても良い。それ
に伴い、ＡＮＤゲートタイプであったゲート素子は、Ｏ
Ｒゲートタイプに変更することを要し、直接位相制御型
電圧制御発振器を制御するクロック位相選択信号の論理
や遅延切替信号の論理を反転することを要し、信号切替
タイミングも逓倍ＰＬＬ回路からのクロックの正相で行
うことを要する。

【０２２１】上記各実施形態においては、３相クロック
を利用して、受信データの進遅を検出するものを示した
が、５相以上の多相クロックを利用して受信データの進
遅を検出するようにしても良く、これに応じて、多相ク
ロックの位相変化も単位変化量だけ移相させるだけでな
く、１回の移相処理で単位変化量の整数倍を変化させる
ようにしても良い。

【０２２２】また、上記の変形例とも関連するが、電圧
制御遅延回路や直接位相制御型電圧制御発振器などのゲ
ート段数を、上記実施形態のものと異なるようにしても
良いことは勿論である。

【０２２３】さらに、直接位相制御型電圧制御発振器に
ついて、差動型電圧制御遅延論理ゲートを用いることに
よって、奇数段ではなく偶数段で構成することも可能で
ある。

【０２２４】

【発明の効果】以上のように、本発明によれば、位相同
期ループ回路からのクロックをクロック／データ再生回
路が遅延選択することによって、又は、クロック／デー
タ再生回路が位相同期ループ回路からのクロックを位相
基準として選択発振することによって、受信データを安
定にラッチできるクロック位相を複数種類の位相から適
切に選択することができ、しかも、その位相を切り替え
る場合にクロックにノイズを混入させることなく切り替
えることができるので、安定したクロック／データ再生
を行うことができる。

【０２２５】また、１チャネル当りのクロック／データ
再生回路が位相同期ループ回路から受信する必要がある
信号は、クロック信号と遅延制御電圧信号（周波数制御
電圧信号）の２つだけであり、多チャネル化の場合で
も、これらの信号を各チャネルのクロック／データ再生
回路に分配するだけでよいので、配線領域は非常に小さ
くでき、かつ各相クロックを分配する必要がないので、
その場合に発生する多相クロック間の伝送スキユー（伝
送時間のばらつき）の問題がなく、容易に多チャネル化
が可能である。

【図面の簡単な説明】

【図１】第１の実施形態の全体構成を示すブロック図で
ある。

【図２】第１の実施形態の逓倍ＰＬＬ回路内の電圧制御
発振器の詳細構成を示すブロック図である。

【図３】第１の実施形態のクロック／データ再生回路内
の電圧制御遅延回路の詳細構成を示すブロック図であ
る。

【図４】第１の実施形態のクロック／データ再生回路内
のデータ位相モニタ回路の詳細構成を示すブロック図で
ある。

【図５】第１の実施形態のクロック／データ再生回路の
各部タイミングチャートである。

【図６】第２の実施形態の全体構成を示すブロック図で
ある。

【図７】第２の実施形態のクロック／データ再生回路内
の電圧制御遅延回路の詳細構成を示すブロック図であ
る。

【図８】第２の実施形態のクロック／データ再生回路の
各部タイミングチャート（１）である。

【図９】第２の実施形態のクロック／データ再生回路の
各部タイミングチャート（２）である。

【図１０】第３の実施形態の全体構成を示すブロック図
である。

【図１１】第３の実施形態のクロック／データ再生回路
内の直接位相制御型電圧制御発振器の詳細構成を示すブ
ロック図である。

【図１２】第３の実施形態のクロック／データ再生回路
の各部タイミングチャートである。

【図１３】第４の実施形態の全体構成を示すブロック図
である。

【図１４】第４の実施形態のクロック／データ再生回路
内の直接位相制御型電圧制御発振器の詳細構成を示すブ
ロック図である。

【図１５】第４の実施形態のクロック／データ再生回路
の各部タイミングチャート（１）である。

【図１６】第４の実施形態のクロック／データ再生回路
の各部タイミングチャート（２）である。

【図１７】第５の実施形態の全体構成を示すブロック図
である。

【図１８】第５の実施形態のクロック／データ再生回路
の各部タイミングチャートである。

【符号の説明】

１０…逓倍ＰＬＬ回路、 １０４…電圧制御発振器、 ２−１〜２−ｉ、２−１Ａ〜２−ｉＡ、２−１Ｂ〜２−
ｉＢ、２−１Ｃ〜２−ｉＣ…クロック／データ再生回
路、 ２−１−１〜２−ｉ−１、２−１Ａ−１〜２−ｉＡ−１
…電圧制御遅延回路、 ２−１Ｂ−１〜２−ｉＢ−１、２−１Ｃ−１〜２−ｉＣ
−１…直接位相制御型電圧制御発振器、 ２−１−２〜２−ｉ−２、２−１Ａ−２〜２−ｉＡ−
２、２−１Ｂ−２〜２−ｉＢ−２、２−１Ｃ−２〜２−
ｉＣ−２…データ位相モニタ回路、 ２−１−３〜２−ｉ−３、２−１Ａ−３〜２−ｉＡ−
３、２−１Ｂ−３〜２−ｉＢ−３、２−１Ｃ−３〜２−
ｉＣ−３…制御回路、 ７…歯抜けクロック生成回路、 １０４１〜１０４５、２−１−１１１〜２−１−１１１
４、２−１Ａ−１１１〜２−１Ａ−１１１４、２−１Ｂ
−１１１〜２−１Ｂ−１１５、２−１Ｃ−１１１〜２−
１Ｃ−１１５…電圧制御型遅延ＮＯＲゲート、 ２−１−１２１〜２−１−１２５、２−１Ｂ−１２１〜
２−１Ｂ−１２５…ＡＮＤゲート、 ２−１Ａ−１２１〜２−１Ａ−１２５、２−１Ｃ−１２
１〜２−１Ｃ−１２５…電圧制御型遅延ＡＮＤゲート、 ２−１Ａ−１４１〜２−１Ａ−１４５、２−１Ｃ−１４
１〜２−１Ｃ−１４５…遅延切替回路。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H03K 3/354 H03L 7/081

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 外部からの遅延制御電圧信号を共通に受
   けてその遅延制御電圧信号に応じた処理遅延量で伝搬処
   理を行う複数の電圧制御型遅延論理ゲートを縦続に接続
   してなる可変遅延手段と、 外部からのクロック位相選択信号に応じて外部からのク
   ロックを通過制御する複数のクロック導入用論理ゲート
   からなるものであって、上記可変遅延手段を構成するＭ
   （Ｍは自然数）個おきの複数の電圧制御型遅延論理ゲー
   トのうちの、外部からの上記クロック位相選択信号に応
   じた位置の電圧制御型遅延論理ゲートに、外部からの上
   記クロック位相選択信号によって通過状態に制御された
   いずれかの上記クロック導入用論理ゲートを介して、外
   部からの上記クロックを入力するセレクタ手段とを有す
   ることを特徴とした電圧制御遅延回路。
2. 【請求項２】 上記遅延制御電圧信号に応じ、上記可変
   遅延手段を構成する各電圧制御型遅延論理ゲートの処理
   遅延量と同じ処理遅延量に制御される複数の電圧制御型
   遅延論理ゲートが縦続に接続されてなり、奇数相でなる
   多相クロックを形成する、上記可変遅延手段の次段に設
   けられた多相クロック形成手段をさらに有することを特
   徴とした請求項１に記載の電圧制御遅延回路。
3. 【請求項３】 請求項２に記載の電圧制御遅延回路と、 上記多相クロック中の中間相クロックを再生クロックと
   して出力すると共に、受信データを上記中間相クロック
   でとらえたデータを再生データとして出力する再生手段
   と、 上記多相クロックと上記受信データとの位相比較を行
   い、その位相差に応じて適宜、遅相指示信号又は進相指
   示信号を出力するデータ位相モニタ手段と、 上記遅相指示信号又は進相指示信号が与えられたとき
   に、上記電圧制御遅延回路に与えるクロック位相選択信
   号の内容を、上記可変遅延手段の遅延量が増大する方向
   に、又は、上記可変遅延手段の遅延量が減少する方向に
   変更すると共に、変更後の所定時間の間は、上記遅相指
   示信号又は進相指示信号が与えられても無効とする制御
   手段とを有することを特徴としたクロック／データ再生
   回路。
4. 【請求項４】 上記制御手段は、上記クロック位相選択
   信号の内容を変更させるときに、今まで外部からのクロ
   ックを通過させる状態にあった上記クロック導入用論理
   ゲートと、これから外部からのクロックを通過させる状
   態になる上記クロック導入用論理ゲートとが少なくとも
   １クロック周期だけ共通に通過状態をとるように制御す
   ることを特徴とする請求項３に記載のクロック／データ
   再生回路。
5. 【請求項５】 外部からの遅延制御電圧信号を共通に受
   けてその遅延制御電圧信号に応じた処理遅延量で伝搬処
   理を行う複数の電圧制御型遅延論理ゲートを縦続に接続
   してなる可変遅延手段と、 外部からのクロック位相選択信号に応じて外部からのク
   ロックを通過制御する複数のクロック導入用論理回路か
   らなるものであって、上記可変遅延手段を構成するＭ
   （Ｍは自然数）個おきの複数の電圧制御型遅延論理ゲー
   トのうちの、外部からの上記クロック位相選択信号に応
   じた位置の電圧制御型遅延論理ゲートに、外部からの上
   記クロック位相選択信号によって通過状態に制御された
   いずれかの上記クロック導入用論理回路を介して、外部
   からの上記クロックを入力するセレクタ手段とを有し、 このセレクタ手段を構成する上記各クロック導入用論理
   回路がそれぞれ、 外部からの上記クロックの通過、非通過を外部からの上
   記クロック位相選択信号に応じて制御できる電圧制御型
   遅延論理ゲートと、 外部から遅延切替信号と上記遅延制御電圧信号とが入力
   され、外部からの上記遅延切替信号に応じ、上記電圧制
   御型遅延論理ゲートの処理遅延量を、最短遅延量と、上
   記可変遅延手段を構成する各電圧制御型遅延論理ゲート
   のその時点の上記遅延制御電圧信号に応じて定まる処理
   遅延量のＭ倍の処理遅延量のいずれかにさせると共に、
   上記電圧制御型遅延論理ゲートの処理遅延量を切り替え
   るときに、その移行を所定時間かけて実行させる遅延切
   替回路とでなることを特徴とした電圧制御遅延回路。
6. 【請求項６】 上記遅延制御電圧信号に応じ、上記可変
   遅延手段を構成する各電圧制御型遅延論理ゲートの処理
   遅延量と同じ処理遅延量に制御される複数の電圧制御型
   遅延論理ゲートが縦続に接続されてなり、奇数相でなる
   多相クロックを形成する、上記可変遅延手段の次段に設
   けられた多相クロック形成手段をさらに有することを特
   徴とした請求項５に記載の電圧制御遅延回路。
7. 【請求項７】 請求項６に記載の電圧制御遅延回路と、 上記多相クロック中の中間相クロックを再生クロックと
   して出力すると共に、受信データを上記中間相クロック
   でとらえたデータを再生データとして出力する再生手段
   と、 上記多相クロックと上記受信データとの位相比較を行
   い、その位相差に応じて適宜、遅相指示信号又は進相指
   示信号を出力するデータ位相モニタ手段と、 上記遅相指示信号又は進相指示信号が与えられたとき
   に、上記電圧制御遅延回路に与える上記クロック位相選
   択信号の内容を、上記可変遅延手段の遅延量が増大する
   方向に、又は、上記可変遅延手段の遅延量が減少する方
   向に変更すると共に、上記電圧制御遅延回路に与える遅
   延切替信号の内容も、上記可変遅延手段の遅延量変更に
   合わせて変更し、これら両信号の変更後の所定時間の間
   は、上記遅相指示信号又は進相指示信号が与えられても
   無効とする制御手段とを有することを特徴としたクロッ
   ク／データ再生回路。
8. 【請求項８】 上記制御手段は、上記遅相指示信号が与
   えられたときには、今まで外部クロックを通過状態にあ
   った上記クロック導入用論理回路の遅延量だけを最短遅
   延から処理遅延量となるように上記遅延切替信号の内容
   を変更し、その後、上記各遅延切替回路の切替時時定数
   の所定倍でなる所定時間だけおいて、今まで外部からの
   クロックを通過させる状態にあった上記クロック導入用
   論理回路と、これから外部からのクロックを通過させる
   状態になる上記クロック導入用論理回路とが少なくとも
   １クロック周期だけ共通に通過状態をとるように上記ク
   ロック位相選択信号の内容を変更し、これに対して、上
   記進相指示信号が与えられたときには、今まで外部から
   のクロックを通過させる状態にあった上記クロック導入
   用論理回路と、これから外部からの上記クロックを通過
   させる状態になる上記クロック導入用論理回路とが少な
   くとも１クロック周期だけ共通に通過状態をとるように
   上記クロック位相選択信号の内容を変更し、その後直ち
   に、外部からのクロックを通過させる状態に切り替えら
   れた上記クロック導入用論理回路の遅延量を処理遅延量
   から最短遅延とするように上記遅延切替信号の内容を変
   更することを特徴とする請求項７に記載のクロック／デ
   ータ再生回路。
9. 【請求項９】 請求項３、４、７、８のうちのいずれか
   一項に記載のクロック／データ再生回路を１又は複数有
   すると共に、 外部からのシステムクロックのＮ（Ｎは自然数）倍の周
   波数を有するクロックを、上記システムクロックをリフ
   ァレンスクロックとして生成するものであって、複数の
   電圧制御型遅延論理ゲートでなるリングオシレータ構成
   の内蔵する電圧制御発振器への周波数制御電圧信号と、
   生成したクロックとを、上記各クロック／データ再生回
   路内の上記電圧制御遅延回路に、外部からの上記クロッ
   ク及び外部からの上記遅延制御電圧信号として出力する
   位相同期ループ回路を有することを特徴としたクロック
   ／データ再生装置。
10. 【請求項１０】 上記電圧制御遅延回路内の上記可変遅
    延手段及び上記セレクタ手段を構成する全ての電圧制御
    型遅延論理ゲートと、上記位相同期ループ回路内の上記
    電圧制御発振器を構成する全ての電圧制御型遅延論理ゲ
    ートとが、同一種類の論理ゲートであることを特徴とし
    た請求項９に記載のクロック／データ再生装置。
11. 【請求項１１】 外部からの周波数制御電圧信号を共通
    に受けてその周波数制御電圧信号に応じた処理遅延量で
    伝搬処理を行う複数の電圧制御型遅延論理ゲートをリン
    グ状に接続してなるリングオシレータ手段と、 外部からのクロック位相選択信号に応じて外部からのク
    ロックあるいは位相制御パルスを通過制御する複数のク
    ロック導入用論理ゲートからなるものであって、外部か
    らの上記クロック位相選択信号に応じた位置の上記電圧
    制御型遅延論理ゲートに、外部からの上記クロック位相
    選択信号によって通過状態に制御されたいずれかの上記
    クロック導入用論理ゲートを介して、外部からの上記ク
    ロックあるいは位相制御パルスを入力するセレクタ手段
    とを有することを特徴とした直接位相制御型電圧制御発
    振器。
12. 【請求項１２】 上記リングオシレータ手段の所定位置
    の奇数（３以上）個の上記電圧制御型遅延論理ゲートの
    出力を多相クロックとして出力する請求項１１に記載の
    直接位相制御型電圧制御発振器と、 上記多相クロック中の中間相クロックを再生クロックと
    して出力すると共に、受信データを上記中間相クロック
    でとらえたデータを再生データとして出力する再生手段
    と、 上記多相クロックと上記受信データとの位相比較を行
    い、その位相差に応じて適宜、遅相指示信号又は進相指
    示信号を出力するデータ位相モニタ手段と、 上記遅相指示信号又は進相指示信号が与えられたとき
    に、上記直接位相制御型電圧制御発振器に与えるクロッ
    ク位相選択信号の内容を、上記リングオシレータ手段か
    らの多相クロックの位相が遅延する方向に、又は、上記
    リングオシレータ手段からの多相クロックの位相が進む
    方向に変更すると共に、変更後の所定時間の間は、上記
    遅相指示信号又は進相指示信号が与えられても無効とす
    る制御手段とを有することを特徴としたクロック／デー
    タ再生回路。
13. 【請求項１３】 外部からの周波数制御電圧信号を共通
    に受けてその周波数制御電圧信号に応じた処理遅延量で
    伝搬処理を行う複数の電圧制御型遅延論理ゲートをリン
    グ状に接続してなるリングオシレータ手段と、 外部からのクロック位相選択信号に応じて外部からのク
    ロックを通過制御する複数のクロック導入用論理回路か
    らなるものであって、外部からの上記クロック位相選択
    信号に応じた位置の上記電圧制御型遅延論理ゲートに、
    外部からの上記クロック位相選択信号によって通過状態
    に制御されたいずれかの上記クロック導入用論理回路を
    介して、外部からの上記クロックを入力するセレクタ手
    段とを有し、 このセレクタ手段を構成する上記各クロック導入用論理
    回路がそれぞれ、 外部からの上記クロックの通過、非通過を外部からの上
    記クロック位相選択信号に応じて制御できる電圧制御型
    遅延論理ゲートと、 外部から遅延切替信号と上記遅延制御電圧信号とが入力
    され、外部からの上記遅延切替信号に応じ、上記電圧制
    御型遅延論理ゲートの処理遅延量を、最短遅延量と、上
    記リングオシレータ手段を構成する各電圧制御型遅延論
    理ゲートのその時点の上記遅延制御電圧信号に応じて定
    まる処理遅延量の所定数倍の処理遅延量のいずれかにさ
    せると共に、上記電圧制御型遅延論理ゲートの処理遅延
    量を切り替えるときに、その移行を所定時間かけて実行
    させる遅延切替回路とでなることを特徴とした直接位相
    制御型電圧制御発振器。
14. 【請求項１４】 上記リングオシレータ手段の所定位置
    の奇数（３以上）個の上記電圧制御型遅延論理ゲートの
    出力を多相クロックとして出力する請求項１３に記載の
    直接位相制御型電圧制御発振器と、 上記多相クロック中の中間相クロックを再生クロックと
    して出力すると共に、受信データを上記中間相クロック
    でとらえたデータを再生データとして出力する再生手段
    と、 上記多相クロックと上記受信データとの位相比較を行
    い、その位相差に応じて適宜、遅相指示信号又は進相指
    示信号を出力するデータ位相モニタ手段と、 上記遅相指示信号又は進相指示信号が与えられたとき
    に、上記直接位相制御型電圧制御発振器に与える上記ク
    ロック位相選択信号の内容を、上記リングオシレータ手
    段からの多相クロックの位相が遅延する方向に、又は、
    上記リングオシレータ手段からの多相クロックの位相が
    進む方向に変更すると共に、上記直接位相制御型電圧制
    御発振器に与える遅延切替信号の内容も、上記リングオ
    シレータ手段からの多相クロックの移相量に合わせて変
    更し、これら両信号の変更後の所定時間の間は、上記遅
    相指示信号又は進相指示信号が与えられても無効とする
    制御手段とを有することを特徴としたクロック／データ
    再生回路。
15. 【請求項１５】 上記制御手段は、上記遅相指示信号が
    与えられたときには、今まで外部クロックの通過状態に
    あった上記クロック導入用論理回路の遅延量だけを最短
    遅延から処理遅延量となるように上記遅延切替信号の内
    容を変更し、その後、上記各遅延切替回路の切替時時定
    数の所定倍でなる所定時間だけおいて、上記クロック位
    相選択信号の内容を、外部からの上記クロックを通過さ
    せる上記クロック導入用論理回路を切り替えるように変
    更し、これに対して、上記進相指示信号が与えられたと
    きには、まず、上記クロック位相選択信号の内容を変更
    して、外部からの上記クロックを通過させる上記クロッ
    ク導入用論理回路を切り替えさせ、その後直ちに、外部
    からのクロックを通過させる状態に切り替えられた上記
    クロック導入用論理回路の遅延量を処理遅延量から最短
    遅延とするように上記遅延切替信号の内容を変更するこ
    とを特徴とする請求項１４に記載のクロック／データ再
    生回路。
16. 【請求項１６】 請求項１２、１４、１５のうちのいず
    れか一項に記載のクロック／データ再生回路を１又は複
    数有すると共に、 外部からのシステムクロックのＮ（Ｎは自然数）倍の周
    波数を有するクロックを、上記システムクロックをリフ
    ァレンスクロックとして生成するものであって、複数の
    電圧制御型遅延論理ゲートでなるリングオシレータ構成
    の内蔵する電圧制御発振器への周波数制御電圧信号と、
    生成したクロックとを、上記各クロック／データ再生回
    路内の上記直接位相制御型電圧制御発振器に、外部から
    の上記クロック及び外部からの上記周波数制御電圧信号
    として出力する位相同期ループ回路を有することを特徴
    としたクロック／データ再生装置。
17. 【請求項１７】 上記直接位相制御型電圧制御発振器内
    の上記リングオシレータ手段を構成する全ての電圧制御
    型遅延論理ゲートと、上記位相同期ループ回路内の上記
    電圧制御発振器を構成する全ての電圧制御型遅延論理ゲ
    ートとが、同一種類の論理ゲートであることを特徴とし
    た請求項１６に記載のクロック／データ再生装置。
18. 【請求項１８】 上記位相同期ループ回路からのクロッ
    クを歯抜けクロックに変換し、位相制御パルスとして上
    記各クロック／データ再生回路に与える歯抜けクロック
    生成手段をさらに有することを特徴とした請求項１６又
    は１７に記載のクロック／データ再生装置。