JP3783072B2 - 基準パルス発生回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、基準パルス発生回路に関し、詳しくは、PLLループによる低電圧駆動の電圧制御発振回路(VCO)により奇数倍のクロックを発生することが容易な基準パルス発生回路に関する。
【0002】
【従来の技術】
従来、パーソナルコンピュータのクロックの発生は、ICに内蔵される形でPLL制御ループに設けられたVCOにより発生することが行われている。
このVCOを有するクロック発生回路の一例を図3に示す。図において、1は、ICの内部に設けられたVCOによるクロック発生回路であって、発振周波数制御回路2と、リング発振器3、1/M分周回路10、位相比較回路11、ローパスフィルタ12、1/N分周回路13等から構成されている。なお、8aは、VCO1の制御電圧端子であり、8bは、そのクロック出力端子である。
ここで、位相比較回路11は、周波数finを持つ入力信号を1/M分周回路10を介して受ける一方、VCO1の出力を1/N分周回路13を介して1/N分周された出力を受けてこれらの信号の位相を比較する。この比較結果に応じた信号がローパスフィルタ12に送出され、ここで積分された電圧値が発振周波数制御回路2に端子8aを介して入力される。
【0003】
この場合のVCO1のクロックの周波数foutは、fout=Nfin/Mとなる。
発振周波数制御回路2は、電圧/電流変換回路であって、入力端子8aの制御電圧に応じた電流値をリング発振器3に供給する。これは、ゲートが接続されたp型のMOSFET4a,4bからなるカレントミラー回路4と、ダイオード接続されたMOSFET4aの下流に設けられたn型のMOSFET4c、そしてMOSFET4bの下流に接続された発振回路3とからなる。なお、MOSFET4a,4bは、そのソース側が電源ラインVDDに接続され、FET4cのソースは接地され、そのゲートに入力端子8aを介して制御電圧信号を受ける。
【0004】
リング発振器3は、MOSFET4bの出力であるドレインから導出された電力受給ラインVpとグランドGND間に接続された3段のインバータからなる。
各インバータは、p型のMOSFETとn型のMOSFETとを積上げ接続したCMOSのインバータ5,6,7であって、これらが3段カスケード接続されてその出力端子8b(最終段インバータ7の出力端子)が入力側の初段インバータ5の入力端子に接続され、これにより発振回路が形成されている。
【0005】
【発明が解決しようとする課題】
このようなクロック発生回路にあっては、発生クロックの周波数を高くすると、クロックの周波数foutがfout=Nfin/Mとなる関係から入力側の分周率Mを小さく採り、一方、PLLループにおける分周率Nを大きくしなければならず、その分、制御電圧の変動が大きくなり、周波数精度が上がらない問題がある。
しかも、VCO自体の発振周波数は、インバータの動作時間に関係するので、素子により決定され、高い周波数出力を得るには限界がある。そのため、シリコン素子ではなく、特別な素子、例えば、ガリウム・砒素等、電子あるいはホールの移動度が高い素子が必要になる。
また、VCOにおいて、高い周波数出力を得ると、直線性が悪い制御領域となるため、周波数精度が低下する。その上、電力消費が大きくなり、電源電圧を高くしなければならず、低電圧駆動が難しくなる。
【0006】
さらに、SRAMを初めとして各種のメモリや論理回路等にあっては、バス等から受けたクロックを多数の同様な回路に分配することが必要になるが、分配対象がパリティなどの関係から奇数になることが多い。そのため受けたクロックを奇数クロックで分配することが必要になるが、このような場合には、偶数クロックに対して特別にクロックを別途生成するようなことが行われる。しかし、このような回路では奇数のクロックを精度よく発生することは難しい。
この発明の目的は、このような従来技術の問題点を解決するものであって、低電圧駆動でも、高い周波数のクロックを容易に得ることができる基準パルス発生回路を提供することにある。
この発明の他の目的は、入力されたクロックに対して奇数倍クロックを発生することが容易な基準パルス発生回路を提供することにある。
【0007】
【課題を解決するための手段】
このような目的を達成するこの発明の基準パルス発生回路の特徴は、インバータを奇数段従属接続して出力を入力に帰還することで発振し、外部からの制御信号に応じて発振周波数が設定される発振回路と、この発振回路を含めたPLLループにより制御信号を発生する制御信号発生回路と、奇数段の各前記インバータに対応してそれぞれ設けられ各インバータごとにその出力とこれの次の段のインバータの出力とを受けてこれら出力の位相差に対応する出力を発生する奇数段と同じ数のNANDゲートと、この同じ数のNANDゲートの出力の負論理入力OR論理の出力を基準パルス出力として発生する負論理入力ORゲートとを備え、各インバータが次に反転動作をするまでの動作時間の総計tにおいてtの奇数分の1のパルス幅のパルスを発生することを特徴とする基準パルス発生回路。
るものである。
【0008】
【発明の実施の形態】
このように、いわゆるリング発振回路でVCOを構成し、その奇数段の前後各2段のインバータ出力を、NAND論理により、それぞれの入出力位相遅れ分の位相差に対応するパルス幅のパルスを基準パルス、いわゆるクロックとして得るようにしているので、VCOの周波数設定は、奇数段分の1の低い周波数でよく、かつ、直線性のよいことろで周波数の設定が可能である。
したがって、周波数精度が向上する。特に、インバータの動作電圧を決定する電力受給ラインをボルテージフォロアの出力にして発振回路を駆動し、ボルテージフォロアの入力に周波数を制御する制御電圧信号を入力するようにすれば、制御電圧と等しい電圧の電力供給を発振回路に与えてその発振周波数を制御することができるので、低い電源電圧の回路であっても、制御電圧信号の電圧は、電源電圧近傍までダイナミックレンジを拡大することができ、高い周波数でVCOの発振周波数を直線性よく設定できる。その分、低電圧電源であっても、発生クロックの周波数を高くできる。
さらに、VCOが発生する基準パルスに対して奇数倍のパルスに逓倍できることから、SRAM等に対して奇数倍のクロックを分配する奇数倍クロック分配回路に適した回路を実現できる。
【0009】
【実施例】
図1は、この発明の基準パルス発生回路を適用した一実施例の回路図、図2は、クロック発生動作のタイミングチャートである。なお、図3と同様な構成要素は同一の符号で示し、説明を割愛する。
図1のVCO20と図3のそれとの第1の相違点は、VCOの各インバータ5,6,7の出力とそれぞれの次段の出力とをそれぞれNANDゲート26,27,28に送出し、NANDゲート26,27,28の各出力を不論理入力ORゲート29で受けてクロック出力端子30に送出している点にある。なお、これらゲート回路は、インバータ5,6,7よりも動作速度が速い動作をする論理回路である。 さらに、この実施例では、第2の相違点として発振周波数制御回路2が発振周波数制御回路21に置き換えれれていることである。
【0010】
まず、クロック発生動作から説明すると、ここでは、NANDゲート26,27,28と不論理入力ORゲート29の入力が負論理有意の出力/入力になっていることからNANDゲート26,27,28は、出力対してはAND動作をし、不論理入力ORゲート29は、OR動作になる。その結果、各段の出力位相のずれ分に対応するパルス幅のパルスがクロックパルスとして出力端子30に得られる。
すなわち、VCO20の出力波形のパルス幅tとし、インバータ5の出力波形t1を図2(a)のとすれば、VCO20の各インバータ6の出力波形t2は、その位相が出力波形t1に対してt/3だけ遅れかつ反転した図(b)の波形になる。そして、VCO20の各インバータ7の出力波形t3は、出力波形t2に対してt/3だけ遅れかつ反転した図(c)の波形になる。
【0011】
そこで、NANDゲート26の出力は(d)のようになり、NANDゲート27の出力は(e)のようになる。また、NANDゲート28の出力は(f)のようになり、それぞれ出力位相差分t/3に対応する狭いパルス幅のパルスO1,O2,O3になる。各インバータが次に反転動作をするまでの動作時間の総計がt(デューティ比50%のときの各出力のパルス幅に相当)であるのでそれぞれの位相差は、t/3になる。
その結果、不論理入力ORゲート29は、これらは(d),(e),(f)を論理和し、かつこれらの反転のパルスを発生する。その結果、図(g)のようなパルスがクロックfoutとして出力端子30に出力される。
これにより、最初のVCO20の発振パルスに対して3倍(インバータの従属接続段数に対応する奇数個)のパルスを得ることができ、VCO20のクロックの周波数を3逓倍することができる。
【0012】
一般に、リング発振器は、インバータを奇数個接続して構成されるので、3倍に限らず、奇数倍に周波数を逓倍することが可能である。
しかも、この場合、クロック周波数の精度は、VCOの元の周波数が従来と同じ状態にあるので、元のVCOの周波数精度に対応させることができる。さらに、VCOが発生するクロックに対してインバータの段数に対応する奇数倍のクロックに逓倍できることから、SRAM等に対して奇数倍のクロックを分配する奇数倍クロック分配回路に適した回路になる。
【0013】
次に、発振周波数制御回路21について説明すると、発振周波数制御回路21は、いわゆるCMOS形態のボルテージフォロアであって、カレントミラー負荷のMOSFETの差動アンプ22と、この差動アンプの出力を受ける次段アンプ23とからなり、次段アンプ23の出力端子23bがリング発振器3の電力受給ラインVpに接続されている。
差動アンプ22は、差動動作をする一対のn型のMOSFETQ1,Q2と、これの上流に設けられたカレントミラー負荷のp型のMOSFETQ3,Q4、そして、その下流に設けられた定電流源24とからなり、この定電流回路24を介してMOSFETQ1,Q2の共通に接続されたソース側がグランドGNDに接続されている。また、負荷であるFETQ3,Q4のソースは、電源ラインVDDに接続されている。
【0014】
ここで、外部から周波数を制御する制御電圧信号の入力は、FETQ1のゲートに接続された入力端子23aになっていて、FETQ2のゲートは、出力端子23bに接続されて帰還が行われる。
次段アンプ23は、電源ラインVDD側にソースが接続されたp型のMOSFETQ5と、これのドレインに接続され、下流に設けれた定電流源25とからなり、定電流源25の他方の端子がグランドGNDに接続されている。そして、FETQ5のドレインは、出力端子23bに接続され、そのゲートは、FETQ2のドレインに接続されている。
【0015】
このような構成のVCO20にあっては、発振周波数制御回路21の出力側が入力側に帰還されているので、出力電圧が入力制御電圧と等しくなり、電力受給ラインVpに発生する電流値が制御電圧値に対応した電流値になって、リング発振器3に電力供給がなされ、その周波数が制御される。このようなことからリング発振器3の発振周波数が電源電圧の変動を受け難い。また、入力端子23aに加えられる入力制御電圧信号は、グランドレベルから電源ラインVDDの電圧−Vsat(FETQ5のソース−ドレイン間のON時における飽和電圧)の範囲まで採ることができ、そのダイナミックレンジが大きく採れる。したがって、電源電圧が低い場合でも、従来よりも高い周波数で発振させることが可能である。
【0016】
以上説明してきたが、実施例では、3段の例を挙げているが、VCOの構成は、奇数段のインバータであればよいので、5段あるいは奇数のN段のインバータにより、VCOの発振周波数に対して5倍あるいはN倍のクロックを得ることができる。
まが、実施例では、インバータの動作電圧を決定する電力受給ラインをボルテージフォロアの出力にして発振回路を駆動し、ボルテージフォロアの入力に周波数を制御する制御電圧信号を入力することにより、制御電圧と等しい電圧の電力供給を発振回路に与えてその発振周波数を制御するようにしている。しかし、必ずしもこのような周波数制御の回路構成にこの発明は限定されるものではない。なぜならば、各インバータの出力をNAND論理で取り出し、負論理入力OR論理を採ることで、元のVCOのクロック周波数の精度で奇数倍のクロック周波数の出力が得られるからである。
また、この発明の基準パルス発生回路は、実施例のようなCMOSのインバータ構成を主体とする回路の限定されるものではない。また、実施例では、1段のCMOSで1段のインバータを構成しているが、奇数段のCMOSのインバータの従属接続を1単位として1段のインバータを構成してもよいことはもちろんである。
【0017】
【発明の効果】
以上説明してきたが、この発明にあっては、いわゆるリング発振回路でVCOを構成し、その奇数段の前後各2段のインバータのそれぞれの入出力位相遅れ分に対応するパルス幅のパルスを基準パルス、いわゆるクロックとして得るようにしているので、VCOの周波数設定は、奇数段分の1の低い周波数でよく、かつ、直線性のよいことろで周波数の設定が可能である。
その結果、周波数精度が向上する。特に、インバータの動作電圧を決定する電力受給ラインをボルテージフォロアの出力にして発振回路を駆動し、ボルテージフォロアの入力に周波数を制御する制御電圧信号を入力するようにすれば、制御電圧と等しい電圧の電力供給を発振回路に与えてその発振周波数を制御することができるので、低い電源電圧の回路であっても、制御電圧信号の電圧は、電源電圧近傍までダイナミックレンジを拡大することができ、高い周波数でVCOの発振周波数を直線性よく設定できる。
【図面の簡単な説明】
【図1】図1は、この発明の基準パルス発生回路を適用した一実施例の回路図である。
【図2】図2は、そのクロック発生動作のタイミングチャートである。
【図3】図3は、従来のIC化されたVCOの回路図である。
【符号の説明】
1,20…VCO、2,21…発振周波数制御回路、
3…リング発振器、4…カレントミラー回路、
5,6,7…インバータ、8a…入力端子、
8b…出力端子、10…1/M分周回路、
11…位相比較回路、12…ローパスフィルタ、
13…1/N分周回路、22…差動アンプ、23…次段アンプ、
24,25…定電流源。
Claims (3)
- インバータを奇数段従属接続して出力を入力に帰還することで発振し、外部からの制御信号に応じて発振周波数が設定される発振回路と、この発振回路を含めたPLLループにより前記制御信号を発生する制御信号発生回路と、前記奇数段の各前記インバータに対応してそれぞれ設けられ各インバータごとにその出力とこれの次の段の前記インバータの出力とを受けてこれら出力の位相差に対応する出力を発生する前記奇数段と同じ数のNANDゲートと、この同じ数のNANDゲートの出力の負論理入力OR論理の出力を基準パルス出力として発生する負論理入力ORゲートとを備え、
各前記インバータが次に反転動作をするまでの動作時間の総計tにおいてtの奇数分の1のパルス幅のパルスを発生することを特徴とする基準パルス発生回路。 - 各前記インバータは共通の電力受給ラインに接続され、前記制御信号は制御電圧信号であり、この制御電圧信号を受けてこれに応じて前記電力受給ラインにその出力を介して電力を供給し前記発振回路の発振周波数を制御するボルテージフォロアをさらに備え、前記制御信号発生回路は、前記発振回路の出力を分周する分周回路と、この分周回路の出力と外部からの信号との位相を比較する位相比較回路とこの位相比較回路の出力を受けて前記制御電圧信号を発生するローパスフィルタとからなる請求項1記載の基準パルス発生回路。
- 前記分周回路は、1/N分周回路(ただしNは2以上の整数)であり、前記外部からの信号は、1/M分周回路(ただしMは2以上の整数)を介して前記位相比較回路に供給され、前記外部からの信号が持つ周波数のN/Mの周波数に対して奇数倍のパルスを前記基準パルス出力として生成する請求項2記載の基準パルス発生回路。
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