JPH1013395A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル回路のみで構成して半導体集積回路
への応用を容易とし、かつ同期確立までの時間を短くし
て高速動作に寄与する。 【解決手段】 外部クロック信号と内部クロック信号と
の同期をはかるための位相同期回路において、外部クロ
ック信号の周期Ｔと同等の遅延量を有する第１及び第２
の遅延線４，８と、外部クロック信号を一定時間ｄだけ
遅延させて第１の遅延線４に出力する遅延回路３と、外
部クロック信号をパルス化するパルス発生回路５と、パ
ルス発生回路５で発生されたパルス信号に応じて、第１
の遅延線４から第２の遅延線８にクロック信号を転送す
る転送回路７とを備え、第２の遅延線８からクロック信
号を取り出すことにより、外部クロック信号から２Ｔの
遅延を受けた内部クロック信号を作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路の内部ク
ロック信号の位相を、基準となる外部クロック信号の位
相と一致させるための位相同期回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路の動作速度は飛躍
的に高速化しているが、動作の高速化に伴い、内部回路
を駆動する内部クロック信号と外部クロック信号との僅
かな位相のずれによっても回路が誤動作してしまうとい
った問題が生じる。このような問題は、集積回路内部に
位相同期回路を設けることにより解決される。

【０００３】図１２は、従来より位相同期回路として用
いられているフェーズ・ロックド・ループ回路の構成を
示すブロック図である。図１３は、その動作を示す波形
図である。

【０００４】電圧制御発振器１２５から出力される内部
クロック信号（ＣＬＫint ）は、位相比較器１２２に入
力される。位相比較器１２２では、外部クロック信号
（ＣＬＫext ）と内部クロック信号（ＣＬＫint ）との
位相を比較し、外部クロック信号に対して内部クロック
信号の位相が遅れている場合にはアップ信号１２７を、
進んでいる場合にはダウン信号１２８を発生する。この
場合、比較した位相差に応じてアップ信号１２７及びダ
ウン信号１２８のパルス幅が変化する。

【０００５】図１３の例では、０≦ｔ≦ｔlockでは外部
クロック信号に対して内部クロック信号が遅れているた
めアップ信号１２７が発生し、時間と共にパルス幅が減
少する。また、ダウン信号１２８は発生しない。

【０００６】位相比較器１２２からのアップ信号１２７
又はダウン信号１２８は、チャージポンプ回路１２３に
入力される。チャージポンプ回路１２３は、入力される
信号がアップ信号１２７の場合には正、ダウン信号１２
８の場合には負、のパルス幅に応じた電荷をローパスフ
ィルタ回路１２４へ供給する働きを持つ。ローパスフィ
ルタ回路１２４は抵抗及び容量により構成され、チャー
ジポンプ回路１２３から供給される電荷を積分して電圧
情報に変換する。図１３の例では、チャージが供給され
制御電圧が上昇する。

【０００７】ローパスフィルタ回路１２４の出力する制
御電圧は電圧制御発振器１２５に入力される。電圧制御
発振器１２５は制御電圧に応じて、制御電圧が高いほど
発振周波数が高くなるように設計されている。従って図
１３の例のように、外部クロック信号に対して内部クロ
ック信号の位相が遅れている場合には、電圧制御発振器
１２５の発振周波数が高くなり、内部クロック信号の位
相が進む。内部クロック信号の位相が進んでいる場合に
は、電圧制御発振器１２５の発振周波数が低くなり、内
部クロック信号の位相は遅れる。

【０００８】従来のフェーズ・ロックド・ループ回路で
は安定な動作を行うために、１回のサイクルで変化する
制御電圧を小さくする必要がある。従って、内部クロッ
ク信号が外部クロック信号に同期するまで数百サイクル
が必要であり、同期するまでには長い時間がかかる。

【０００９】

【発明が解決しようとする課題】このように、従来のフ
ェーズ・ロックド・ループ回路では、アナログ回路を含
むためにデジタル回路のみで構成される集積回路内に形
成するのが困難であり、しかも同期確立までに時間がか
かるために、高速動作に向かないという問題があった。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、デジタル回路のみで構
成して半導体集積回路への応用を容易とすることがで
き、かつ同期確立までの時間を短くして高速動作に寄与
し得る位相同期回路を提供することにある。

【００１１】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、外部クロック信
号と内部クロック信号との同期をはかるための位相同期
回路において、基準となるクロック信号（外部クロック
信号）の周期と同等又はそれ以上の遅延量を有する少な
くとも２本の遅延線と、前記クロック信号を所定時間だ
け遅延させて一方の遅延線に出力する遅延回路と、前記
クロック信号をパルス化するパルス発生回路と、このパ
ルス発生回路で発生されたパルス信号に応じて、前記ク
ロック信号を一方の遅延線から他方の遅延線に転送する
転送回路とを具備してなることを特徴とする。

【００１２】ここで、本発明の望ましい実施態様として
次のものがあげられる。 (1) 転送回路は、一方の遅延線の電圧状態を他方の遅延
線に反転した形で転送すること。 (2) 他方の遅延線からクロック信号を取り出して、これ
を内部クロック信号として用いること。 (3) 外部クロック信号が、立上がりを基準としてパルス
幅が周期の２分の１（デューティーサイクル５０％）で
あり、内部クロック信号もデューティーサイクル５０％
であること。

【００１３】また本発明は、外部クロック信号と内部ク
ロック信号との同期をはかるための位相同期回路におい
て、外部クロック信号をパルス化するパルス発生回路
と、このパルス発生回路で発生されたパルス信号を所定
時間だけ遅延させる遅延回路と、外部クロック信号の周
期と同等又はそれ以上の遅延量を有し、遅延回路で遅延
されたパルス信号を入力する第１の遅延線と、パルス発
生回路で発生されたパルス信号に応じて、第１の遅延線
におけるパルス信号の遅延量を記憶する記憶回路と、外
部クロック信号の周期と同等又はそれ以上の遅延量を有
し、外部クロック信号を入力する第２の遅延線と、記憶
回路の記憶情報に応じて第２の遅延線からクロック信号
を取り出すスイッチ回路と具備してなることを特徴とす
る。 （作用）本発明によれば、パルス発生回路により生成さ
れるパルス信号を利用して遅延線の遅延量を調整するこ
とにより、外部クロック信号と同期した内部クロック信
号を得ることができる。そしてこの場合、アナログ回路
を含まずデジタル回路のみで構成できるため、集積回路
内に形成するのが容易である。また、従来のフェーズ・
ロックド・ループ回路とは異なり、同期確立までが短時
間で済むため高速動作に有利である。

【００１４】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１実施形態）図１は、本発明の第１の実施形態に係
わる位相同期回路を示すブロック図である。図中の１は
入力端子、２は入力バッファ回路、３は遅延回路、４は
第１の遅延線、５はパルス発生回路、６はバッファ回
路、７は転送回路、８は第２の遅延線、９はドライバ回
路、１０は出力端子を示している。

【００１５】図２は、本実施形態における動作波形図で
ある。以下、この動作波形に従って各回路の動作を説明
する。まず、図２（ａ）に示すようなデューティーサイ
クル５０％の外部クロック信号（ＣＬＫext ）が、入力
端子１に入力される。

【００１６】外部クロック信号は、入力バッファ回路２
に入力されて波形整形され、さらに増幅される。このと
き、外部クロック信号は入力バッファ回路２により、図
２（ｂ）に示すようにｔ１の遅延を受ける。

【００１７】入力バッファ回路２の出力は遅延回路３に
入力される。この遅延回路３は、ｔｄ＝ｔ１＋２×ｔ２
＋２×ｔ３＋ｔ４の遅延を発生するように設計されてい
る。ここで、ｔ１は入力バッファ回路２での遅延量、ｔ
２はパルス発生回路５での遅延量、ｔ３はバッファ回路
６での遅延量、ｔ４はドライバ回路９での遅延量であ
る。

【００１８】遅延回路３の出力信号は図２（ｃ）に示す
ように、入力バッファ回路２の出力よりさらにｔｄだけ
遅延を受け、第１の遅延線４に入力される。遅延線４は
遅延素子を直列に接続したものであり、遅延線全体での
遅延時間が、外部クロック信号の周期と同等或いはそれ
以上となるように、遅延素子を多段接続したものであ
る。遅延線４を構成する各遅延素子の出力は、次段の遅
延素子に入力されると共に、転送回路７に入力される。

【００１９】一方、入力バッファ回路２の出力は、遅延
回路３に入力されると同時にパルス発生回路５にも入力
される。パルス発生回路５は、例えば図３のような構造
をしている。図中の３２はＮＡＮＤ回路、３３，３４は
インバータ回路、３５はパルス幅調整用遅延回路を示し
ている。この回路５では、外部クロック信号と同じ周期
で、外部クロック周期の半分よりもパルス幅が小さく
（デューティーサイクル５０％以下）、遅延線４の遅延
素子１段当たりの遅延時間と同等なパルス幅のパルス信
号が生成される。

【００２０】パルス発生回路５の入力クロック信号が立
ち上がってから、パルス信号が生成されるまでの遅延を
ｔ２とすると、図２（ｄ）に示すように、入力バッファ
回路２の出力クロックの立上がりに対しｔ２だけ遅延を
受けた、外部クロック信号と同周期のパルス信号が発生
される。そして、このパルス信号はバッファ回路６によ
って増幅され、転送回路７に入力される。このとき、パ
ルス信号は図２（ｅ）に示すように、バッファ回路６に
よりｔ３の遅延を受ける。

【００２１】転送回路７にパルス信号が入力されると、
第１の遅延線４の電圧状態が、第２の遅延線８に反転し
た形で転送される。１つ目のパルス信号のときは遅延線
４にクロックが入力されていないため、転送回路７の出
力はハイのままであるが、２つ目以降のパルス信号では
１つ前のサイクルで遅延線４に入力されたクロックが遅
延線８に転送される。従って図２（ｆ）に示すように、
転送回路７の出力のタイミングは遅延回路３の出力のタ
イミングより、Ｔ−ｔ１−ｔ２−ｔ３−ｔ４だけ遅延を
受ける。ここで、Ｔはクロック周期である。

【００２２】遅延線８は遅延線４と同じ遅延素子で構成
され、遅延素子１段当たりの遅延量が、遅延線４の遅延
素子１段当たりの遅延量と等しくなるようにしてある。
また、遅延線８は遅延線４を折り返した構造をしてい
る。

【００２３】従って、図２（ｇ）に示すように、転送回
路７から遅延線８に入力されたクロック信号は、遅延線
４での遅延量Ｔ−ｔ１−ｔ２−ｔ３−ｔ４と同じ量の遅
延を受けて遅延線８を抜け、ドライバ回路９に供給され
る。

【００２４】ドライバ回路９は、集積回路内の各回路に
内部クロック信号を供給するための増幅回路である。こ
のドライバ回路９により、図２（ｈ）に示すようにクロ
ック信号はｔ４の遅延を受け、出力端子１０へと出力さ
れる。

【００２５】以上のようにして、外部クロック信号（Ｃ
ＬＫext ）はトータルで２Ｔの遅延を受けて出力端子１
０から内部クロック信号（ＣＬＫint ）として出力され
るので、出力された内部クロック信号は外部クロック信
号に同期したものとなる。

【００２６】次に、各ブロックの回路構成についてさら
に説明しておく。遅延回路３は、例えば図４のように入
力バッファ回路２、パルス発生回路５、バッファ回路
６、ドライバ回路９の構成部品と等しいもので構成する
ことで、正確に遅延の量がｔ１＋２×ｔ２＋２×ｔ３＋
ｔ４となるようにする。

【００２７】遅延線４は例えば図５に示すように、ＮＡ
ＮＤ回路５６とインバータ回路５７を直列に接続した遅
延素子５４からなり、この遅延素子５４を直列に多段接
続した構造である。

【００２８】遅延線４を構成するＮＡＮＤ回路５６の入
力の一つは、図５に示すように転送回路７の出力と接続
してもよい。この場合、転送回路７から遅延線８にクロ
ックの転送が終了した後、遅延線４のクロック信号をク
リアするように作用する。

【００２９】転送回路７は、例えば図５のように多数の
２入力ＮＡＮＤ回路５８で構成され、各ＮＡＮＤ回路５
８の一方の入力は、遅延線４の各遅延素子５４の出力に
接続され、他方の入力は全てのＮＡＮＤ回路５８に対し
て共通にバッファ回路６の出力端子に接続される。

【００３０】遅延線８は例えば図５に示すように、ＮＡ
ＮＤ回路５６とインバータ回路５７を直列に接続した遅
延素子５５からなり、この遅延素子５５を直列に多段接
続した構造である。遅延線８を構成するＮＡＮＤ回路５
６の入力の１つは転送回路７の出力と接続される。

【００３１】また、遅延線８の各遅延素子５５の出力
に、ダミーのＮＡＮＤ回路５９を接続しておくことで容
量を調整し、遅延線４を構成する遅延素子５４の遅延量
と、遅延線８を構成する遅延素子５５の遅延量を正確に
等しくなるようにする。

【００３２】このように本実施形態によれば、外部クロ
ック信号に同期した内部クロック信号を得るための回路
構成（２〜９）を全てデジタル回路で実現することがで
き、集積回路内に形成するのが容易である。しかも、パ
ルス発生回路５により生成されるパルス信号を利用して
遅延線４，８の遅延量を調整することにより、外部クロ
ック信号から２Ｔの遅延を受けるのみで、外部クロック
信号と同期した内部クロック信号を得ることができる。
このため、従来のフェーズ・ロックド・ループ回路とは
異なり、同期確立までが短時間で済むため高速動作に有
利である。

【００３３】なお、本実施形態ではパルス発生回路５を
用いてデューテーサイクル５０％以下のパルス信号を形
成しているが、これは、図２（ｃ）の出力と（ｅ）の出
力とをオーバーラップさせず、遅延線４，８の遅延を有
効に利用するためである。 （第２実施形態）図６は、本発明の第２の実施形態に係
わる位相同期回路を示すブロック図である。図中の６１
は入力端子、６２は入力バッファ回路、６３はパルス発
生回路、６４はバッファ回路、６５は遅延回路、６６は
第１の遅延線、６７は記憶回路、６８はスイッチ回路、
６９は第２の遅延線、７０はドライバ回路、７１は出力
端子を示している。

【００３４】図７に、本実施形態における動作波形を示
す。以下、図７の動作波形に従って各回路の動作を説明
する。まず、図７（ａ）に示すようなデューティーサイ
クル５０％の外部クロック信号（ＣＬＫext ）が、入力
端子６１に入力される。

【００３５】外部クロック信号は、入力バッファ回路６
２に入力されて波形整形され、さらに増幅される。この
とき、外部クロック信号は入力バッファ回路６２によ
り、図７（ｂ）に示すようにｔ21の遅延を受ける。

【００３６】入力バッファ回路６２の出力はパルス発生
回路６３に入力される。パルス発生回路６３は、例えば
前記図５のような構造をしている。この回路では、外部
クロック信号と同周期で、外部クロック周期の半分より
もパルス幅が小さく（デューティーサイクル５０％以
下）、遅延線６６の遅延素子１段当たりの遅延時間と同
等なパルス幅のパルス信号が生成される。

【００３７】パルス発生回路６３の入力クロック信号が
立ち上がってから、パルス信号が生成されるまでの遅延
をｔ２２とすると、図７（ｃ）に示すように、入力バッ
ファ回路６２の出力クロック信号の立上がりに対しｔ22
だけ遅延を受けた、外部クロック信号と同周期のパルス
信号が発生される。

【００３８】パルス発生回路６３により生成されたパル
ス信号はバッファ回路６４によって増幅され、遅延回路
６５に入力される。このとき、図７（ｄ）に示すよう
に、パルス発生器６３から出力されたパルス信号はバッ
ファ回路６４によりｔ２３の遅延を受ける。

【００３９】遅延回路６５はｔｄ＝ｔ21＋ｔ24の遅延量
となるように設定する。ここで、ｔ21は入力バッファ回
路６２での遅延、ｔ24はドライバ回路７０での遅延であ
る。具体的には、図８に示すように入力バッファ回路６
２、ドライバ回路７０と同じもので遅延回路６５を構成
することで正確に遅延量がｔ21＋ｔ24になるようにす
る。

【００４０】図７（ｅ）に示すように、遅延回路６５の
出力は結果的に図７（ａ）に示す外部クロック信号の立
上がりに対して２×ｔ２１＋ｔ２２＋ｔ２３＋ｔ２４の
遅延を受けたパルス信号となる。

【００４１】遅延回路６５の出力は、遅延線６６に入力
される。遅延線６６は遅延素子を直列に接続したもので
あり、遅延線全体での遅延時間が、外部クロック信号の
周期と同等、或いはそれ以上となるように多段接続した
ものである。

【００４２】例えば遅延線６６は図９に示すように、イ
ンバータ回路９１を２段直列に接続した遅延素子９２か
らなり、この遅延素子９２を直列に多段接続した構造を
している。遅延線６６を構成する各遅延素子の出力は、
次段の遅延素子に入力されると共に、記憶素子６７に入
力される。

【００４３】一方、外部クロック信号の立上がりに対し
てｔ21＋ｔ22＋ｔ23だけ遅れたバッファ回路６４の出力
するパルス信号は、遅延回路６５に入力されると共に記
憶回路６７に入力される。

【００４４】記憶回路６７は図１０に示すように、例え
ば多数のＤ型フリップ・フロップ回路１０１により構成
され、遅延線６６の各遅延素子の出力に対して一つのＤ
型フリップ・フロップ回路１０１が接続される。また、
バッファ回路６４の出力端子は全てのフリップ・フロッ
プ回路１０１に共通に接続される。

【００４５】記憶回路６７はバッファ回路６４の出力す
るパルス信号が入力するたび毎に遅延線６６の各遅延素
子段の電圧情報、従ってクロック信号が遅延線６６をど
こまで伝搬したのかを各フリップ・フロップ回路に記憶
する。１つ目のパルス信号のときは遅延線６６にクロッ
クが入力されていないため、記憶回路６７の出力はロー
のままであるが、２つ目以降のパルス信号では、１つ前
のサイクルで遅延線６６に入力されたクロックが記憶回
路６７に記憶される。

【００４６】従って、図７（ｆ）に示すように、外部ク
ロック信号の周期をＴ２とすると、遅延回路６５の出力
するパルス信号が遅延線６６でＴ２−ｔ21−ｔ24の遅延
を受けた時点での遅延路６６の電圧情報を記憶する。

【００４７】記憶回路６７の出力はスイッチ回路６８に
入力される。遅延線６９は、図９に示す遅延線６６と同
じ構造をしており、各遅延素子の出力はスイッチ回路６
８に接続される。

【００４８】スイッチ回路６８は、最も簡単には例えば
図１１に示すようにｎＭＯＳトランジスタ１１１により
構成され、記憶回路６７の各フリップ・フロップ回路１
０１の出力が各トランジスタ１１１のゲート端子に接続
されている。また、各トランジスタ１１１のソース端子
は遅延線６９の各遅延素子の出力に接続されており、全
てのトランジスタのドレイン端子はドライバ回路７０の
入力端子に共通に接続されている。従って、記憶回路６
７の記憶情報により、遅延線６９でパルス信号が受ける
遅延量が遅延線６９で受ける遅延量と等しくなるポイン
トのトランジスタがＯＮとなり、ドライバ回路７０へと
接続する。

【００４９】一方、入力端子６１から入力された外部ク
ロック信号はバッファ回路６２でｔ21の遅延を受け出力
された後、パルス発生回路６３に入力されると共に遅延
線６９にも入力され、図７（ｇ）に示すように遅延線６
９で前述のようにＴ２−ｔ21−ｔ24の遅延を受けたとこ
ろで、ドライバ回路７０に出力される。

【００５０】ドライバ回路７０は、集積回路内の各回路
に内部クロック信号を供給するための増幅回路である。
このドライバ回路により、図７（ｈ）に示すようにスイ
ッチ回路６８の出力するクロック信号はｔ４の遅延を受
け、出力端子７１へと出力される。

【００５１】以上のようにして、入力端子６１から入力
された外部クロック信号はトータルでＴ２の遅延を受け
て出力端子７１から出力される。従って、出力端子７１
から出力された内部クロック信号は外部クロック信号に
同期したものとなる。このようにして、デューティーサ
イクル５０％の外部クロック信号（ＣＬＫext ）に同期
して、デューティーサイクル５０％の内部クロック信号
（ＣＬＫint ）を得ることができる。

【００５２】また、記憶回路６７により、遅延線６９の
遅延量の情報を記憶しておくことにより、外部クロック
の入力を停止した場合でも、再び外部クロック信号が入
力されたときに、速やかに外部クロック信号に同期した
内部クロック信号を得ることができる。

【００５３】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では遅延線を２本用いた
が、これに限らずより多くの遅延線を用いることもでき
る。例えば、粗調整用と微調整用で２本ずつ、計４本の
遅延線を用いることも可能である。また、パルス発生回
路，遅延回路，遅延線，及び転送回路等の具体的回路構
成は、仕様に応じて適宜変更可能である。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。

【００５４】

【発明の効果】以上説明したように本発明によれば、デ
ジタル回路のみで同期回路を形成することができるの
で、半導体集積回路への応用が容易になり、また従来の
フェーズ・ロックド・ループ回路のように出力クロッを
フィードバックする必要がないので、極短時間で同期確
立できる。そして、クロック信号をパルス発生回路によ
りパルス信号に変換し、前記パルス信号を利用して遅延
線の遅延量を調整することにより、デューティーサイク
ル５０％の外部クロック入力に同期した、デューティー
サイクル５０％の内部クロック出力が得られる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる位相同期回路を示すブ
ロック図。

【図２】第１の実施形態の動作を説明するための動作波
形図。

【図３】第１の実施形態におけるパルス発生回路の具体
的構成を示す回路図。

【図４】第１の実施形態における遅延回路の具体的構成
を示す回路図。

【図５】第１の実施形態における遅延線及び転送回路の
具体的構成を示す回路図。

【図６】第２の実施形態に係わる位相同期回路を示すブ
ロック図。

【図７】第２の実施形態の動作を説明するための動作波
形図。

【図８】第２の実施形態における遅延回路の具体的構成
を示す回路図。

【図９】第２の実施形態における遅延線の具体的構成を
示す回路図。

【図１０】第２の実施形態における記憶回路の具体的構
成を示す回路図。

【図１１】第２の実施形態におけるスイッチ回路の具体
的構成を示す回路図。

【図１２】従来のフェーズ・ロックド・ループ回路の構
成を示すブロック図。

【図１３】従来のフェーズ・ロックド・ループ回路の動
作を示す波形図。

【符号の説明】

１，６１…入力端子 ２，６２…入力バッファ回路 ３，６５…遅延回路 ４，６６…第１の遅延線 ５，６３…パルス発生回路 ６，６４…バッファ回路 ７…転送回路 ８，６９…第２の遅延線 ９，７０…ドライバ回路 １０，７１…出力端子 ３２，５６，５８，５９…ＮＡＮＤ回路 ３３，３４，５７，９１…インバータ回路 ３５…パルス幅調整用遅延回路 ５４，５５，９２…遅延素子 ６７…記憶回路 ６８…スイッチ回路 １０１…Ｄ型フリップ・フロップ回路 １１１…ｎＭＯＳトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準となるクロック信号の周期と同等又は
   それ以上の遅延量を有する少なくとも２本の遅延線と、
   前記クロック信号を所定時間だけ遅延させて一方の遅延
   線に出力する遅延回路と、前記クロック信号をパルス化
   するパルス発生回路と、このパルス発生回路で発生され
   たパルス信号に応じて、前記クロック信号を一方の遅延
   線から他方の遅延線に転送する転送回路とを具備してな
   ることを特徴とする位相同期回路。