JPH04217115A - 少くとも１つのクロック位相出力と基準クロックの間の位相関係を変えるための集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路、とくに金属
−酸化物−半導体（ＭＯＳ）回路の論理の順序づけのた
めに要求されるクロック位相を発生する分野に関するも
のである。

【０００２】

【従来の技術】ＭＯＳ集積回路において論理を順序づけ
るためのクロック位相を供給することが、集積回路にと
っては全く一般的なことである。それらのクロック位相
は、順次論理において記憶素子として機能する、縁部ト
リガされるフリップフロップのマスタ段とスレイブ段を
順次使用可能にするために用いられる。それらのクロッ
ク位相はコンピュータ装置のメモリアレイと算術論理装
置を使用可能にするためにも用いられる。クロック位相
を供給する最も一般的は方法は外部基準クロックの周波
数を２で除すことである。外部基準クロックは一連のパ
ルス波形を有する。パルス波形は全体として長方形であ
り、等しい時間間隔で隔てられる。２で除した後の結果
信号のデューティサイクルは、外部基準クロックのデュ
ーティサイクルとは無関係に、５０％である。デューテ
ィサイクルというのはパルス波形の平均パルス幅と周期
との比を指す。２で除す方法は外部基準クロックのデュ
ーティサイクルのどのような変化もなくす。デューティ
サイクルの変化というのは、外部基準クロックの理想化
した波形と、そのクロックの実際の波形とのデューティ
サイクルの差を指す。

【０００３】基準クロックの周波数を、集積回路のため
のクロック位相出力の集積回路と同じにすること、また
はそれより低くすることが求められるとすると面倒なこ
とが起こる。したがって、外部基準クロックにおけるデ
ューティサイクルの変化の影響を克服するために、基準
クロックを２で除すことはもはや可能でない。基準クロ
ック２、またはその他の偶数を乗じ、それから結果とし
て得られたクロック位相を２のある倍数で除すために、
フェーズロックループ（ＰＬＬ）を用いることによって
、基準クロックのデューティサイクルの変化の影響を克
服することが普通である。

【０００４】クロック位相出力を発生する２により除す
方法によって、基準クロックとクロック位相出力の間に
スキューが生じさせられる。スキューというのは基準ク
ロックとクロック位相出力の間の位相差を指す。このス
キューはＰＬＬ法により生じさせられるスキューよりも
はるかに変えることができないが、それでも大きい。更
に、２で除す方法は１つのデューティサイクル値５０％
に限られる。

【０００５】ＰＬＬをＭＯＳ法で実現すると事が一層面
倒になる。一方、ＰＬＬはプロセスパラメータと動作条
件に対して非常に敏感である。他方、ＭＯＳ技術は広い
範囲の処理パラメータおよび動作条件にわたって動作す
ることを求められる。基準クロックとクロック位相出力
との間の位相差はＰＬＬパラメータの関数である。した
がって、ＭＯＳにおいては、位相差は本質的に予測でき
ない。しかし、集積回路の動作においてはスキューが非
常に重要なパラメータである。

【０００６】スキューが大きくなると、集積回路への入
力信号の保持時間要求が悪くなり、集積回路からの出力
信号の遅延時間が長くなる。保持時間というのは、入力
信号またはデータをクロック位相により正しくサンプリ
ングするために、入力信号またはデータを存在させ、か
つ安定にせねばならない最も短い時間を指す。遅延時間
は、クロック位相によりトリガされたフリップフロップ
から、集積回路の出力ポートまで出力信号が伝わるため
に要する時間を指す。そうすると、ＰＬＬにおけるよう
に、スキューを制御できないとすると、集積回路の大量
生産により要求される一貫性をもって、保持時間の仕様
と遅延時間の仕様に適合するように集積回路を設計する
ことが不可能である。

【０００７】

【発明が解決しようとする課題】したがって、本発明の
目的は、クロック位相出力の周波数に等しいか、それよ
りも低い周波数を有する基準クロックから、ＰＬＬの必
要なしに、クロック位相を発生することである。本発明
の別の目的は、クロック位相における処理パラメータ、
温度、電源電圧、または負荷容量とは無関係に、基準ク
ロックとクロック位相出力の間のスキューを小さい明確
な量まで減少させることである。

【０００８】本発明の別の目的は、５０％以外の任意の
値のデューティサイクルを持つクロック位相出力を発生
することである。デューティサイクルは、同期遅延線に
より設定された分解能以内の任意の値へ設定できる。

【０００９】本発明の更に別の目的は、任意のクロック
サイクル中のクロック位相を、任意の数のクロックサイ
クルに対して伸ばして、集積回路のデバッギングを容易
にすることである。選択された時点においてクロック位
相出力を伸ばすことにより、集積回路中の重要な論理経
路を識別できる。たとえば、ある特定の論理経路が高い
周波数において障害を生じたことが疑われ、どのクロッ
ク周期内でその経路が使用可能であることが判明してい
るとする。その場合には、疑わしい経路が使用可能であ
るそれらのクロック周期においてのみクロック位相を伸
ばすことにより、特定の経路の障害を検査できる。

【００１０】

【課題を解決するための手段】金属−酸化物−半導体（
ＭＯＳ）集積回路において論理を順序づけるために、集
積回路装置が少くとも２つのクロック位相出力を発生す
る。基準クロック信号が入力としてクロックバッファを
介してシーケンス制御装置に供給される。順序制御装置
は、２つのクロック位相出力を生ずる波形合成装置へも
結合される。もっとも、出力の数は設計上の選択の問題
である。波形合成器からの２つのクロック位相出力はス
キュー制御器へ戻される。波形合成器からの第２のクロ
ック位相出力は第１のクロック位相出力に対して相補的
である。

【００１１】デスキュー制御器が、第１のクロック位相
出力の立下り縁部と基準クロックの立上り縁部の間のス
キューを測定し、第１のクロック位相出力の立下り縁部
が指定されたサンプリングウィンドゥ内に位置させられ
るように、制御信号を発生して波形合成器へ供給する。 デスキュー制御器はシフタへも結合される。シフタは、
デジタル・時間領域変換器（ＤＴＣ）への入力パターン
をシフトすることにより、２つのクロック位相出力を基
準クロックに関して自動的にデスキューする。

【００１２】デスキュー制御器内の、シフタへ結合され
ている、サンプリングウィンドゥ回路は、処理パラメー
タ、温度、電源電圧、または出力クロック位相出力に対
する負荷容量とは無関係に、基準クロックとクロック位
相出力との間のスキューを、小さい明確な量へ減少させ
る。このようにして、本発明は、クロック位相出力の周
波数と同じか、それよりも低い周波数を有する基準クロ
ックから、複数のクロック位相出力を、ＰＬＬを必要と
することなしに発生する。最後に、シフタへ結合されて
、デスキュー制御器内の有限状態マシンの制御の下にあ
るパターン発生器が、３つの入力信号のうちの１つをシ
フタへ供給する。１つの入力信号においては、クロック
を伸ばす目的で任意の数のクロックサイクルに対してク
ロック位相出力が２倍にされる。別の入力信号において
は、クロック位相出力のデューティサイクルが５０％以
外の任意の値へ変えられる。本発明はＣＭＯＳプロセス
を用いてクロック位相も伸ばし、そのクロック位相のデ
ューティサイクルを変える。

【００１３】この明細書においては、ＭＯＳ集積回路の
論理を順序づけるために、波形合成技術により内部クロ
ック位相を発生するための集積回路について説明する。 本発明を完全に理解できるようにするために、以下の説
明においては、特定の回路のような特定の事項の詳細に
ついて数多く述べてある。しかし、そのような特定の詳
細事項なしに本発明を実施できることが当業者には明き
らかであろう。その他の場合には、本発明を不必要に詳
しく説明して本発明をあいまいにしないようにするため
に、周知の回路は説明しない。ここで説明する好適な実
施例においては、本発明は金属−酸化物−半導体（ＭＯ
Ｓ）集積回路の部分として実現される。本発明の集積回
路は、多くの周知のＭＯＳプロセス、または相補金属−
酸化物−半導体（ＣＭＯＳ）プロセスのいずれかを用い
て製造できる。

【００１４】

【実施例】ＭＯＳ集積回路において論理を順序づける際
にクロック位相を供給する最も一般的な方法は、外部基
準クロックの周波数を２で割ることである。図１は従来
の２分の１分周回路、図２は図１に示す回路の入力波形
および出力波形のタイミング図とを示す。２分の１分周
回路１１はＤ形フリップフロップを含み、そのフリップ
フロップ回路のＤ入力端子がそれ自身のＱバーへ結合さ
れる。ホロウィッツ・ピー（Ｈｏｒｏｗｉｔｚ・Ｐ）お
よびヒル・ダブリュ（Ｈｉｌｌ・ｗ）　著「電子工学（
Ｔｈｅ　Ａｒｔ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃｓ　）（
ケンブリッジ大学プレス（Ｃａｍｂｒｉｄｇｅ　Ｕｎｉ
ｖｅｒｓｉｔｙ　Ｐｒｅｓｓ）１９８０年刊）３４５至
乃３４６ページ参照。

【００１５】外部基準クロック、ＣＬＫＩＮ１３、が入
力信号を２分の１分周回路１１へ供給する。ＣＬＫＩＮ
の波形は一連のパルス波形を含む。それらのパルス波形
は長方形が好ましく、等しい時間をおいて隔てられる。 実際には、外部基準波形は理想的なパルス波形とはほん
の少し異なる。この違いはデューティサイクルの変化と
呼ばれる。デューティサイクルは平均パルス幅とパルス
幅の周期との比を指す。デューティサイクルの変化が、
図２に、実際の外部基準波形１３に理想化された波形を
重畳することにより示されている。２分の１分周回路１
１を用いてＣＬＫＩＮ１３を２で除すことにより、デュ
ーティサイクルの変化をなくすことができる。２分の１
分周回路１１は出力信号ＣＬＫＯＵＴ１５を生ずる。予
測されるように、ＣＬＫＯＵＴ１５の波形は５０％のデ
ューティサイクルを有し、デューティサイクルの変化は
ない。しかし、２分の１分周法クロック位相出力と基準
クロック位相の間にスキューを生ずる。したがって、ス
キューは、図１および図２においては、クロック位相出
力１５と基準クロック位相１３の間の立上り縁部との間
の位相差として示されている。

【００１６】基準クロックの周波数を、集積回路のクロ
ック位相の周波数に等しく、またはそれより低くするこ
とを求められると事は面倒になる。したがって、外部基
準クロック中のデューティサイクルの変化の影響を克服
するためには、外部基準クロックを２で除すことはもは
や可能でない。その代りに、基準周波数に２、またはそ
の他の偶数を乗じ、それから結果の周波数をある２の倍
数で除すためにアナログフェーズロックループ（ＰＬＬ
）が用いられる。前掲書「電子工学」参照。

【００１７】デューティサイクルの変化をなくすための
ＰＬＬをＭＯＳプロセスまたはＣＭＯＳプロセスで実現
する場合には、デューティサイクルの変化をなくすため
にＰＬＬを用いることは困難である。これとは対照的に
、広い範囲の処理および動作条件において、ＭＯＳ集積
回路は動作することを求められる。２分の１分周法にお
けるスキューは、基準クロックとクロック位相出力の間
に介在する論理ゲートの数に依存するが、ＰＬＬにおけ
る基準クロックとクロック位相出力の間のスキューは処
理パラメータおよび動作条件の関数である。ＭＯＳ集積
回路は広い範囲の処理条件および動作条件で動作するか
ら、ＰＬＬにおけるスキューは一般に予測不能である。

【００１８】しかし、集積回路の動作においてはスキュ
ーは非常に重要なパラメータである。スキューが大きく
なると、集積回路への入力信号の保持時間要求が悪化し
、集積回路からの出力信号の遅延時間が長くなる。ＰＬ
Ｌの場合におけるようにスキューを制御できないとする
と、集積回路の大量生産により要求される一貫性をもっ
て、保持時間についての仕様と遅延時間についての仕様
に適合するように集積回路を設計することは不可能であ
る。

【００１９】図３は、ＭＯＳ集積回路の論理を順序づけ
るための複数のクロック位相を発生するＣＭＯＳクロッ
ク位相合成器１０の好適な実施例を示すブロック図であ
る。クロックバッファ１４が基準クロック信号１２を入
力として受け、クロックバッファ１４のバッファされた
出力が順序制御器１６と、デスキュー制御器１８と、波
形合成器１９とへ結合される。波形合成器１９は、同期
遅延線（ＳＤＬ）２０含む。このＳＤＬは少くとも２つ
のデジタル−時間領域変換器（ＤＴＣ）２２と２４へ結
合される。ＤＴＣ２２と２４はパターンレジスタ３０か
らも入力を受ける。パターンレジスタ３４が波形をシフ
タ３２を介してパターンレジスタ３０へ供給する。少く
とも２つのクロック位相出力ＰＨＩ１　　３６とＰＨＩ
２　　３８が少くとも２つのクロック位相バッファ２６
と２８から出る。それらのバッファはＤＴＣ２２，２４
から出力信号をそれぞれ受ける。クロック位相出力ＰＨ
Ｉ１３６とＰＨＩ２　　３８はＭＯＳ集積回路中の論理
を順序づけるために用いられる。クロック位相出力３６
と３８の周波数は基準クロック信号の周波数に等しいか
、それより高い。

【００２０】本発明に使用するために、ＤＴＣ２２，２
４とパターンレジスタ３０を含んでいる波形合成器１９
の好適な実施例が、１９８９年１２月１日に出願された
未決の米国特許出願ＮＯ．０７／４４４，６７０、「デ
ジタル波形を合成する方法および装置（ＭＥＴＨＯＤ　
　ＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　ＦＯＲＳＹＮＴＨ
ＥＳＩＺＩＮＧ　　ＤＩＧＩＴＡＬ　　ＷＡＶＥＦＯＲ
ＭＳ）」に記載されている。更に、本発明に使用するＳ
ＤＬ２０の好適な例が、１９８９年１１月１３日に出願
された未決の米国特許出願ＮＯ．　０７／４３４，４０
８、「直角クロック位相を生ずる同期遅延線（ＳＹＮＣ
ＨＲＯＮＯＵＳ　　ＤＥＬＡＹ　　ＬＩＮＥ　　ＷＩＴ
Ｈ　　ＱＵＡＤＲＡＴＵＲＥ　　ＣＬＯＣＫ　　ＰＨＡ
ＳＥＳ）」に記載されている。

【００２１】上記米国特許出願０７／４３４，４０８に
おけるＳＤＬは８個のタップ、ＴＡＰ　　０：７を示す
が、この好適な実施例のための１６個のタップ、ＣＰ　
　０：１５を生ずるには、８つの電圧制御遅延（ＶＣＤ
）段を付加することを必要とするだけであることを当業
者は理解すべきである。同期遅延線を利用する従来の技
術が１９８９年１１月１３日に出願された未決の米国特
許出願ＮＯ．０７／４３４，３４０、「自動リセット同
期遅延線（ＳＹＮＣＨＲＯＮＯＵＳＤＥＬＡＹ　　ＬＩ
ＮＥ　　ＷＩＴＨ　　ＡＵＴＯＭＡＴＩＣ　　ＲＥＳＥ
Ｔ）」と、米国特許出願第４，４９６，８６１号、およ
びアイイーイーイー・ジャーナル・オブ・ソリッド・ス
テート・サーキッツ（ＩＥＥＥ　　Ｊｏｕｒｎａｌ　ｏ
ｆＳｏｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ）　ＳＣ
−２０巻、１９８５年１２月、１２６５至乃１２７１ペ
ージ所載の「新しい精密ＭＯＳ同期遅延線（Ａ　　Ｎｏ
ｖｅｌ　　Ｐｒｅｃｉｓｉｏｎ　　ＭＯＳ　　Ｓｙｎｃ
ｈｒｏｎｏｕｓ　Ｄｅｌａｙ　Ｌｉｎｅ）」にも記載さ
れている。

【００２２】バッファされた基準クロックは、この好適
な実施例においては、次の２つのモードのうちのいずれ
かで動作できる。１．内部周波数の２倍で動作するＭＯ
Ｓレベル。２．内部周波数で動作するＴＴＬレベル。ク
ロックバッファ１４の両方のモードにおいて、クロック
位相出力３６と３８は基準クロックのデューティサイク
ルのレベルまたは電圧レベルによりほとんど影響されな
い。

【００２３】図４はクロックバッファ１４の電気回路図
である。クロックバッファ１４はＴＴＬ−ＣＭＯＳ入力
バッファと、クロック位相合成器１０のクロック論理を
駆動するためのドライバとで構成される。図に示す入力
バッファは相補自己バイアス差動増幅器（ＣＳＤＡ）を
基にしている。ＣＳＤＡは、１９８８年６月１６日に出
願された未決の米国特許出願ＮＯ．　０７／２０７，６
６８、「自己バイアス高利得差動増幅器（ＳＥＬＦーＢ
ＩＡＳＥＤ，ＨＩＧＨ−ＧＡＩＮ　　ＤＩＦＦＥＲＥＮ
ＴＩＡＬ　　ＡＭＰＬＩＦＩＥＲ）」に詳しく記載され
ている。このバッファは公称条件の下では１．４ボルト
の公称しきい値を有する。処理温度と電圧が極端である
条件の下においては、しきい値電圧は０．８〜２．０Ｖ
のＴＴＬ範囲内である。クロックバッファ１４は基準ク
ロック１２から入力信号を受ける。クロックバッファ１
４はバッファされた基準クロック信号４６を順序制御器
１６と、デスキュー制御器１８と、ＳＤＬ２０と、パタ
ーンレジスタ３０と、パターン発生器３４とへ供給する
。

【００２４】図５は、本発明の好適な実施例で用いられ
る順序制御器１６の回路図である。この順序制御器１６
は少くとも１つのＬ形フリップフロップ４５と、複数の
Ｄ形フリップフロップ４７を有する。フリップフロップ
４５と４７へ外部リセット線ＲＥＳＥＴ４８が結合され
る。順序制御器１６内の全てのフリップフロップのクロ
ック入力端子は、図３と図４に示すようにクロックバッ
ファ１４からのクロック出力端子である、バッファされ
たクロック線ＣＬＫＢ４６へ結合される。

【００２５】サンプルされた線５０が順序制御器１６中
のフリップフロップ４５へ結合されて情報を供給する。 その情報を基にして回路は２つのクロックモードのうち
の１つで動作する。順序制御器１６は、クロック位相合
成器１０の論理を順序づけるため、およびＳＤＬ２０を
トリガするためにいくつかの大域信号を供給する。順序
制御器１６により、前記したようにクロック位相出力に
影響を及ぼすことなしに、２つのモード（ＭＯＳまたは
ＴＴＬ）のいずれかで、バッファされた基準クロック４
６を動作させることもできる。

【００２６】クロック位相合成器１０の論理は単相縁部
トリガフリップフロップおよびレベルトリガされたラッ
チを基にする。順序制御器１６はＲＥＳＥＴ４８の立下
り縁部でＳＥＬＣＰＵ５０をサンプルする。ＲＥＳＥＴ
４８の立下り縁部に続くＣＬＫＢ４６の立上り縁部がＳ
ＥＬＣＰＵ５０を同期して保持する。ＲＥＳＥＴ４８が
高レベルである限り、ＳＥＬＣＰＵ５０は全てのクロッ
クにおいて使用不能にされる。ＲＥＳＥＴ４８が低レベ
ルになると、ＳＥＬＣＰＵ５０のサンプリングが不能に
され、前のクロックでサンプルされたＳＥＬＣＰＵのど
のような値も最後の値である。ＳＥＬＣＰＵ５０のサン
プルされた値はＳＥＬＰＨＩＱ５５であって、ＳＤＬ２
０と、デスキュー制御器１８と、パターン発生器３４と
へ結合される。

【００２７】ＳＥＬＰＨＩＱ５５は、ＣＬＫＢ４６が２
つのクロックモード（ＭＯＳまたはＴＴＬ）のどのモー
ドにあるかを、クロック位相合成器１０の制御論理へ知
らせるスタチック信号である。ＣＬＫＢ４６がＴＴＬモ
ードにあるとすると、ＳＥＬＰＨＩＱ５５がクロックの
半分の遅延をレベルトリガされるラッチとして実現させ
る。ＣＬＫＢ４６がＭＯＳモードにあると、クロックの
半分の遅延は縁部トリガされるフリップフロップとして
実現される。ＳＥＬＰＨＩＱ５５はデスキュー制御器１
８のサンプリングウィンドゥ回路７８中の基準クロック
１２を、ＣＬＫＢ４６がＴＴＬモードにある時にＴＴＬ
入力バッファ８８へ切換え、ＣＬＫＢ４６がＭＯＳモー
ドにある時にＭＯＳ入力バッファへ切換える。

【００２８】図３と図５を再び参照して、ＣＬＫＢ４６
がＴＴＬモードにある時は、順序制御器１６の残りの出
力信号はトグルしない。しかし、ＣＬＫＢ４６がＭＯＳ
モードにある時は、順序制御器１６の残りの各出力信号
はトグルして、次のような機能を実行する。ＴＯＧＥＮ
５２がＳＤＬ２０へ結合され、ＳＤＬ２０のトグル速度
を半分にするために用いられる。したがって、ＣＬＫＢ
４６がＭＯＳモードにある時は、ＴＯＧＥＮ５２はＳＤ
Ｌの実効クロック周波数を外部基準クロック１２の周波
数の半分にする。ＴＯＧＮＥ５２がＳＤＬの周波数を半
分にするのと全く同様に、ＳＥＱＥＮ５４はデスキュー
制御器１８と、ＳＤＬ２０と、パターン発生器３４とに
含まれているＬ形フリップフロップのクロッキング周波
数を半分にする。他方、ＳＹＮＣ５３がＳＤＬ２０へ結
合されてＳＤＬ２０を一時的に凍結し、ＲＥＳＥＴ４８
の立下り縁部にＳＤＬを同期させる。

【００２９】最後に、サンプルおよびホールド可能化信
号ＳＨＥＮ５６がＳＤＬ２０内のサンプルおよびホール
ド回路６６へ結合される。ＳＤＬ２０がＲＥＳＥＴ４８
信号の立下り信号に同期させられた時に、ＳＨＥＮ５６
信号はサンプルおよびホールド回路６６を常に一時的に
使用不能にする。他の場合には、ＳＤＬ制御信号ＣＴＲ
Ｌ６８を同期中に乱すことができ、かつクロック位相出
力３６と３８を一時に歪ませる。

【００３０】図３において、順序制御器１６からの信号
とクロックバッファ１４からの信号が入力を波形合成器
１９へ供給する。波形合成器１９は前記未決の米国特許
出願ＮＯ．　０７／４４４，６７０に詳しく開示されて
いる。その米国特許出願においては、波形合成器はＳＤ
Ｌと、ＤＴＣと、パターンレジスタと、任意選択のシフ
タと、パターン発生器とを有する。波形合成器は基準ク
ロック信号からデジタル波形を生ずる。本発明のここで
説明する実施例においては、付加ＤＴＣが設けられる。 更に、クロック位相出力３６と３８を供給するために、
少くとも２つのクロック位相バッファ２６と２８が設け
られる。同期がとられないＰＨＩ１中にＲＥＳＥＴ４８
信号が低レベルになる場合の、順序制御器１６の出力信
号のタイミング図が図６に示されている。同期がとられ
るＰＨＩ２中にＲＥＳＥＴ４８信号が低レベルになる場
合の、順序制御器１６の出力信号のタイミング図が図７
に示されている。クロック位相合成器１０が、ＳＤＬ２
０が定常状態にない時にも、リセットの立下り縁部に同
期する。

【００３１】図８は、本発明のここで説明している好適
な実施例において波形合成器に用いられる同期遅延線（
ＳＬＤ）のブロック図である。ＳＤＬ２０は、本願出願
人が所有する米国特許第４，４９６，８６１号と、前記
未決の米国特許出願　ＮＯ．０７／４３４，４０８とに
詳しく記載されている。位相発生器６０は順序制御器１
６へ結合され、それから入力信号５８を受ける。位相発
生器６０は電圧制御遅延線６２と保持回路６６へも結合
されて、ＳＤＬ２０の動作を制御するＳＤＬクロック位
相を供給する。電圧制御遅延線６２は位相発生器６０か
ら入力信号を受け、遅延タップ６４ＣＰ　　０：１５の
信号を生ずる。

【００３２】電圧制御遅延線６２は１６の遅延段を有す
る。各段はＳＤＬ出力６４、ＣＰ０：１５の１つを出力
する。一連のナンド／インバータ対がＳＤＬ出力をサン
プルし、ＳＤＬがそれの基本動作モードにない時にＳＤ
Ｌリセットを生ずる。リセット回路の動作が前記未決の
米国特許出願　ＮＯ．０７／４３４，３４０に詳しく記
載されている。サンプルホールド回路６６が電圧制御遅
延線６２と位相発生器６０へ結合されて、電圧制御遅延
線の出力を１つおきのクロックでサンプルする。サンプ
ルされた電圧は切り換えられるコンデンサにより減衰さ
せられて、スタチックアナログ電圧であるＳＤＬ制御信
号ＣＴＲＬ６８を発生する。そのＳＤＬ制御信号はデス
キュー制御器１８により使用される。

【００３３】図９は、本発明のここで説明している好適
な実施例で用いられるデジタル−時間領域変換器（ＤＴ
Ｃ）の回路図である。これと同じＤＴＣが前記未決の米
国特許出願　ＮＯ．０７／４４４，６７０に詳しく記載
されている。ＤＴＣ２２と２４は電圧制御遅延線６２へ
結合されて、遅延タップ６４　　ＣＰ　　０：１５を入
力として受ける。それと同時に、ＤＴＣ２２と２４はパ
ターンレジスタ３０へ結合され、相補波形（ＷＡＶＥ　
　０：１５）と反転（ＷＡＶＥ　　０：１５）を入力と
してそれぞれ受ける。ＤＴＣ２２と２４は出力クロック
位相バッファ２６、２８へ結合され、ダイナミック波形
ＰＨＩ１ＰとＰＨＩ２Ｐをそれぞれ合成する。ＤＴＣ２
２と２４はＣＰ　　０：１５とＷＡＶＥ　　０：１５を
ダイナミック波形へ変換する。ＣＰ１５は基準クロック
１２の立ち上がり縁部に整列させられ、第２のパターン
内の最初のビットをトリガし、以後のビットがＣＰ０：
１５によりトリガされる。

【００３４】このことから、ＤＴＣ２２と２４にビット
パターンを正しい順序で出力させるためには、ビットパ
ターンを１ビットだけ回転させねばならないことがわか
る。クロック周期のスタート時に切り換えられるクロッ
ク位相波形を供給するためには、クロック位相に対する
ビットパターンをその回転させられた態様で記憶される
。本発明は、奇数３または５を含めた任意の数のクロッ
ク位相を出力する性能を有することを当業者は理解すべ
きである。付加数のクロック位相を生ずるためには、同
数のＤＴＣとクロック位相バッファを単に加える。これ
とは対照的に、従来の技術はただ１つ、２つ、または４
つのクロック位相を生ずる。

【００３５】図１０は、本発明のここで説明する好適な
実施例で用いられるクロック位相合成器１０のパターン
レジスタ３０の回路図である。また、パターンレジスタ
３０が前記未決の米国特許　ＮＯ．０７／４４４，６７
０に詳しく開示されている。パターンレジスタ３０はシ
フタ３２へ結合されて、信号ＳＨＦＴ０：１５をそれか
ら受ける。パターンレジスタ３０はＤＴＣ２２と２４へ
も結合されて、それらへ相補波形パターン（ＷＡＶＥ　
　０：１５）と反転（ＷＡＶＥ　　０：１５）をそれぞ
れ供給する。パターンレジスタ３０はパターンレジスタ
の３つのフィールドＦＩＥＬＤ１，ＦＩＥＬＤ２，ＦＩ
ＥＬＤ３を有する。したがって、パターンレジスタ３０
は変化する深さのマスタフリップフロップ段およびスレ
イブフリップフロップ段で実現される。ＦＩＥＬＤ１は
図１１に示すように１つのマスタフリップフロップ段と
して実現される。

【００３６】ＷＡＶＥ　　０：３が１／２クロックだけ
遅延させられて、最初のＳＬＤフィールド中の最初のタ
ップ（すなわち、ＣＰ　　０）が高くなる前に有効にな
り、最初のＳＤＬフィールド中の最後のタップ（すなわ
ち、ＣＰ　　３）が高くなるまで有効なままである。Ｆ
ＩＥＬＤ２はマスタ−スレイブ対として実現される。図
１２参照。最後に、ＦＩＥＬＤ３はマスタ−スレイブ−
マスタの３つ組として実現される。したがって、ＷＡＶ
Ｅ　　１２：１５が１．５クロックだけ遅らされ、第３
のＳＤＬフィールドの最初のタップ（すなわち、ＣＰ　
　１２）は高くなり、第３のＳＤＬフィールドの最後の
タップ（すなわち、ＣＰ　　１５）が高くなるまで有効
なままである。図１３を参照。ＦＩＥＬＤ１と、ＦＩＥ
ＬＤ２と、ＦＩＥＬＤ３との間の境界は設計上の選択の
問題であるから、ここで与える必要はない。

【００３７】図１４は本発明の波形合成器１９に用いら
れるシフタ３２の回路図である。シフタ３２は複数の２
入力マルチプレクサ７３を有する。シフタ３２への入力
はデスキュー制御器１８からの制御信号７１と、パター
ン発生器３４からのパターンビットＩＮＬ　　７０、Ｉ
ＮＨ　　７２、ＳＩＮ　　７４とである。シフタ３２の
出力、ＳＨＦＴ　　０：１５、がパターンレジスタ３０
へ結合される。本発明のここで説明している実施例にお
いては、１４個の２入力マルチプレクサがある。初めの
７つの２入力マルチプレクサの入力端子はパターンビッ
トＩＮＬ　　７０とＩＮＨ７２へそれぞれ結合される。

【００３８】制御信号７１、ＣＴＲＬ　　０：６、が初
めの７つの２入力マルチプレクサへ順次結合される。初
めの７つの２入力マルチプレクサからの出力がシフタの
出力、ＳＨＦＴ　　０：６、を供給する。パターンビッ
トＩＮＨ　　７２が桁送りにより出された出力ＳＨＦＴ
　　７である。残りの７つの２入力マルチプレクサの入
力端子はパターンビットＩＮＨ　　７２とＳＩＮ　　７
４へ結合される。同様に、信号線ＣＴＲＬ　　０：６が
残りの７つの２入力マルチプレクサへ順次結合される。 残りの７つの２入力マルチプレクサからの出力はシフタ
の出力ＳＨＦＴ　　８：１４である。最後に、パターン
ビットＳＩＮ　　７４は最後の桁送り出力ビットＳＨＦ
Ｔ１５を供給する。

【００３９】基準クロック１２とクロック位相３６、３
８との間の位相関係を変えるために、シフタ３２はパタ
ーンレジスタ３０へのパターン入力を桁送りするために
用いられる。クロック位相合成器１０全体を通じての種
々のゲート遅れの結果として、ＤＴＣ２２と２４からの
クロック位相出力は基準クロック１２の立上り縁部に対
して遅らされる、すなわち、波形が基準クロック１２に
関してスキューされる。たとえば図２のタイミング図を
参照されたい。

【００４０】デスキュー制御器１８へ結合されているシ
フタ３２は、基準クロック１２に対して波形をデスキュ
ーするために用いられる。ＤＴＣへのパターン入力を左
へ桁送りすることにより、波形の出力遅延が短くされる
。桁送り量が正しいと出力クロック位相波形を基準クロ
ックに対して完全に、またはほぼ完全にデスキューでき
る。このようにして、基準クロックの周波数に等しいか
、それより高い周波数を有する複数のクロック位相を基
準クロックから発生する。

【００４１】シフタ３２へのパターン入力は２つまたは
３つの同一のビット列を含むから、それらのパターンを
それにより圧縮して、汎用シフタに対して必要である１
６個の別々の入力ビットではなくて、各ビット列ごとに
１つの入力ビットで、合計３つの入力ビットだけを有す
るようにシフタ３２を簡単にする。再び図１４を参照し
て、シフタ３２への３つのパターンビット入力はパター
ン発生器３４からの出力信号であって、ＩＮＬ　　７０
、ＩＮＨ　　７２、ＳＩＮ　　７４と名づけられる。シ
フト制御信号７１はデスキュー制御器１８からの出力で
あって、ＣＴＲＬ　　０：６と名づけられる。シフト３
２からのシフトされたパターンビットはパターンレジス
タ３０へ入力として供給される。クロック位相出力３８
に対する３つのクロック位相パターンを実現するＩＮＬ
　　７０、ＩＮＨ　　７２、ＳＩＮ７４の値は種々の入
力パターンに対して下記の通りである。

【００４２】 　　　　パターン　　　　　　　ＩＮＬ　ＩＮＨ　　Ｓ
ＩＮ　　　　　　摘　　　　　　　　　　　　　　　　
要１１１１１１１００００００００１　　　　１　　　
　　　０　　　　　　１　　　　正常サイクル１１１１
１１１１１１１１１１１０　　　　１　　　　　　１　
　　　　　０　　　　伸張サイクルの第１のクロック０
０００００００００００００００　　　　０　　　　　
　０　　　　　　１　　　　伸張サイクルの第２のクロ
ック

【００４３】 　　シフト制御信号７１は下記のように左シフトを制御
する。 ＣＴＲＬ０　　　ＣＴＲＬ１　　　ＣＴＲＬ２　　　Ｃ
ＴＲＬ３　　　ＣＴＲＬ４　　　ＣＴＲＬ５　　　ＣＴ
ＲＬ６　　　左シフト量　　０　　　　　　０　　　　
　　０　　　　　　０　　　　　　０　　　　　　０　
　　　　　０　　　　　　０　　０　　　　　　０　　
　　　　０　　　　　　０　　　　　　０　　　　　　
０　　　　　　１　　　　　　１　　０　　　　　　０
　　　　　　０　　　　　　０　　　　　　０　　　　
　　１　　　　　　１　　　　　　２　　０　　　　　
　０　　　　　　０　　　　　　０　　　　　　１　　
　　　　１　　　　　　１　　　　　　３　　０　　　
　　　０　　　　　　０　　　　　　１　　　　　　１
　　　　　　１　　　　　　１　　　　　　４　　０　
　　　　　０　　　　　　１　　　　　　１　　　　　
　１　　　　　　１　　　　　　１　　　　　　５　　
０　　　　　　１　　　　　　１　　　　　　１　　　
　　　１　　　　　　１　　　　　　１　　　　　　６
　　１　　　　　　１　　　　　　１　　　　　　１　
　　　　　１　　　　　　１　　　　　　１　　　　　
　７

【００４４】最小シフト量は零であり、最大シフト量は
７ＴＰ／１６である。ここに、ＴＰはＤＴＣの１６個の
タップの１つのタップである。シフト量を７ＴＰ／１６
より大きくするとシフタが不必要に複雑になる。シフト
量７ＴＰ／１６は、低速条件（ＴＴＴ、温度＝１２０度
、ＶＣＣ＝４．０Ｖ）の下でのＭＯＳモードにおける最
高外部周波数８０ＭＨｚ（内部周波数４０ＭＨｚ）にお
いても、十分であることが判明している。この場合には
求められるシフト量は最大である。それらの条件の下に
おいては、シフト量６が観察された。これは、シフタの
全シフト性能が最悪の低速条件の下においても必要とさ
れなかったことを意味する。

【００４５】基準クロックの周波数に等しいか、それよ
り高い周波数を有する複数のクロック位相を基準クロッ
クから発生するばかりでなく、本発明はクロック位相の
デューティサイクルを５０％以外の値へも変化させる。 従来の技術ではクロック位相出力のデューティサイクル
は５０％という１つの値に限られる。本発明の下におい
ては、クロック位相出力のデューティサイクルを任意の
値へ変えることができる。これはシフタ３２からの出力
を変えることにより行われる。ここで説明している実施
例においては、出力、ＳＨＦＴ　　０：１５、の１と０
の比は１：１である。シフタの出力の１と０の比を変え
ることにより、５０％以外のデューティサイクルが得ら
れる。そうすると、本発明のために基準タイミングを供
給するために用いられるＳＤＬによりセットされる分解
能以内の任意の値にクロック位相のデューティサイクル
をセットできることがわかる。

【００４６】更に、クロック位相出力のために２つ以上
のシフタを用いることにより、各クロック位相出力は異
なるデューティサイクルと、他のクロック位相出力に対
する位相関係とを有することができる。任意の範囲のデ
ューティサイクルと位相関係は、本発明へ基準タイミン
グを供給するために用いられるＳＤＬによってセットさ
れた分解能以内であるべきことを理解すべきである。

【００４７】パターン発生器３４は３種類のパターンの
うちの１つをクロック位相波形合成のために供給する。 ３つのパターンビットＩＮＬ、ＩＮＨ、ＳＩＮへ圧縮さ
れる３つのパターンについては前の節において述べた。 本発明に対して適当なパターン発生器の種々の実施例が
、前記未決の米国特許出願　ＮＯ．０７／４４４，６７
０に詳しく記載されいる。たとえば、「ハードワイヤさ
れた」パターン発生器を使用できる。あるいは、ＲＯＭ
／ＲＡＭアレイがパターン発生器として機能できる。上
記パターン発生器は本発明を決して限定するものではな
いことを当業者は理解すべきである。更に、パターン発
生器の出力のために用いられるビットの数は設計上の選
択の問題であるから、ここでは与えない。

【００４８】パターン発生器３４の３つのパターンＩＮ
Ｌ、ＩＮＨ、ＳＩＮは、デスキュー制御器１８内の有限
状態マシンＦＳＭ７６の制御の下に発生される。パター
ン発生器３４はＳＥＬＣＰＵ５０とＳＥＬＰＨＩＱ５５
へ結合され、それら２つの信号を入力として受ける。図
３を参照されたい。説明のために、ＳＥＬＣＰＵとＳＥ
ＬＰＨＩＱの組み合わされた状態ＳＥＬＣＰＵ＋ＳＥＬ
ＰＨＩＱ、はＳＴＲＥＮに等しいように選択される。パ
ターン発生器３４はＳＩＮ線を介してＦＳＭへも結合さ
れる。ＦＳＭ７６はＣＬＫＢ４６とＳＥＱＥＮ５４へも
結合される。ＦＳＭ７６は、集積回路をデバッグするた
めに重要である伸張制御機能を行う。伸張制御器が起動
させられると、クロック位相出力の幅が「伸ばされ」て
２倍にされる。クロック位相の幅の１つの倍増が「伸張
サイクル」として定義される。伸張サイクルは任意の時
刻に個々に、または一連の有限の長さで開始できる。

【００４９】伸張サイクルは、ＣＬＫＢがＴＴＬ（１Ｘ
）モードにある時は伸張サイクルの開始前にＳＥＬＣＰ
Ｕ５０を１クロック周期の開始前に低くパルシングし、
ＣＬＫＢがＭＯＳ（２Ｘ）モードにある時は伸張サイク
ルの開始前にＳＥＬＣＰＵ５０を２クロック周期だけ高
くパルシングすることによって開始できる。ＪＴＬ（１
Ｘ）モードとＭＯＳ（２Ｘ）モードのいずれかにおける
伸張サイクルのタイミング図が図１５に示されている。 クロック伸張サイクルを起動させるためのＦＳＭの状態
遷移図を図１６に示す。

【００５０】各遷移矢印により、遷移をトリガする条件
と、図１４にシフタ３２により示されているように次の
クロックにおける３つのパターンビットＩＮＬ＊ＩＮＨ
＊ＳＩＮ出力の値とが現れる。各状態を表す円内に状態
変数ＹＸが現れる。Ｘ、Ｙ、ＩＮＬ、ＩＮＨ　およびＳ
ＩＮの間に次のような簡単な関係、ＩＮＬ＝Ｙ＃、ＩＮ
Ｈ＝Ｘ、ＳＩＮ＝Ｘ＃、ＳＴＲＥＮ＝ＳＥＬＣＰＵ＋Ｓ
ＥＬＰＨＩＱ、が存在するように状態コードが選択され
た。ＳＴＲＥＮは周知のブル演算＋の和ビットである。 ＳＥＬＣＰＵとＳＥＬＰＨＩＱは先に詳しく述べた入力
ビットである。前の説明において定めらた、パターンビ
ットＩＮＬ、ＩＮＨ、ＳＩＮと、他の入力信号ＳＥＬＣ
ＰＵ，ＳＥＬＰＨＩＱ，ＳＥＱＥＮとの定義を、本発明
の動作を説明するために定めたことに注目すべきである
。更に、ＩＮＬ、ＩＮＨ、ＳＩＮの定義は任意に設定さ
れ、他の周知の回路で用いられる他の信号に必ずしも対
応しないことに注目されたい。

【００５１】非伸張サイクルにおいては、伸張制御器は
ＩＮＬ　　ＩＮＨ　　ＳＩＮ＝１０１（これは　　１１
１１１１１００００００００１　　の圧縮されたもので
ある）の正常なパターンを供給する。伸張サイクルにお
いては、パターン１１０（１１１１１１１１１１１１１
１１０　　の圧縮されたものである）がサイクルの最初
のクロックで発生され、パターン００１（００００００
０００００００００１　　の圧縮されたものである）が
第２のクロックで発生される。１つの伸張サイクルだけ
が開始されたとすると、次のパターンは１０１である。 これは正常なパターンである。しかし、別の伸張サイク
ルが最初のサイクルに連続して開始されたとすると、パ
ターン１１０が出力となる。したがって、１つ上から、
希望する多くの伸張サイクルを開始できる。

【００５２】上記のクロック位相伸張によって任意の集
積回路をすなおなやり方でデバッグできる。任意の数の
クロックサイクルに対する任意のクロックサイクル内の
周期内で、クロック位相出力を伸張機構により２倍すな
わち伸張できる。したがって、集積回路内の論理経路が
伝播時間の不足で障害を起こしたと疑われたとすると、
疑わしい論理経路が活動状態にあることが知られている
クロック周期（たとえば高周波）において伸張機能を起
動させることにより、その障害を検査できる。

【００５３】図１７は本発明のここで説明している好適
な実施例で用いられるデスキュー制御器１８のブロック
図である。デスキュー制御器１８はＦＳＭ７６と、サン
プルウインドウ回路７８と、アンドゲート８０と、アッ
プ／ダウンカウンタ８２と、デコーダ８４とを有する。 ＦＳＭ７６はアンドゲート８０を介してアップ／ダウン
カウンタ８２へ結合される。ＦＳＭ７６は入力信号をＣ
ＬＫＢ４６、ＳＥＱＥＮ５４、ＳＩＮ７４から受ける。 ＣＬＫＢはバッファされたクロック信号をクロックバッ
ファ１４から供給する。ＳＥＱＥＮ５４は順序づけ制御
器１６からの出力信号であって、サンプリングウインド
ウ回路７８内のフリップフロップのクロック周波数を半
分にする。

【００５４】ＳＩＮ７４はパターン発生器３４からの出
力信号であって、クロック位相出力ＰＨＩ１　　３６が
高−低遷移を行う時の早期標識である。正常な（非伸張
）サイクルにおいては、ＳＩＮは常に高いからＰＨＩ１
はあらゆるクロックのスタート時に高−低遷移を行う。 伸張サイクルにおいては、ＳＩＮは各クロックにおいて
トグルするから、ＰＨＩ１は１つおきのクロックにおい
て高−低遷移を行う。ＦＳＭ７６からの２つの出力の１
つ、ＵＰＤＡＴＥ７７がアンドゲート８０へ接続される
。ＦＳＭ７６からの他の出力、ＳＭＰ２　　７９がサン
プリングウインドウ回路７８の入力端子へ接続される。 ＳＭＰ２は第２のＰＨＩ１のサンプリングを可能にする
。第２のＰＨＩ１のサンプリングの出力が１０であれば
、アップ／ダウンカウンタ８２は増加も減少もしない（
下記の図１９についての説明を参照されたい）。伸張サ
イクルにおいてデスキューが行われた時のＦＳＭの状態
遷移図を図２０に示す。

【００５５】図１８は、本発明のここで説明している好
適な実施例で用いられるサンプリングウインドウ７８の
回路図である。基準クロック１２が、少なくとも２つの
並列入力バッファ、ＴＴＬレベルバッファ８８とＭＯＳ
レベルバッファ９０、を介してマルチプレクサ９１へ結
合される。ＴＴＬレベルバッファ８８は、通常は１．４
ボルトである論理しきい値を有し、ＭＯＳレベルバッフ
ァ９０は通常は１．９ボルトである論理しきい値を有す
る。それらのバッファはともに自己参照ＣＳＤＡである
。ＳＥＬＰＨＩＱ信号５５は順序制御器１６からの出力
信号の１つであり、クロックモード（ＴＴＬまたはＭＯ
Ｓ）に応じてそれら２つの入力バッファのうちの１つを
選択する。基準クロック１２から第１のサンプリングフ
リップフロップ９６，９８のクロック入力端子までの経
路にインバータ列９２とＳＤＬ遅延段９４が挿入される
。

【００５６】同様に、クロック位相出力３６が複数のイ
ンバータを介して第１のサンプリングフリップフロップ
９６，９８のＤ入力端子へ結合される。それらの遅延を
個々に調節することにより、クロックパラメータに対す
るサンプリングウインドウの感度が最低にされる。基準
クロック１２からの経路における遅れを単一のマスク修
正により調整することにより、サンプリングウインドウ
を左または右へ桁送りできる。遅延時間がおのおの約１
．２ナノ秒であるインバータ対を付加または除去するこ
とにより、ＭＥＴＡＬ−１マスクだけを修正することに
よって粗調整を行うことができる。それらのインバータ
対は経路に既に挿入されているもので利用できる。イン
バータ列内の各インバータの負荷容量の大きさを修正す
ることにより精密調整を行うことができる。精密調整は
ポリシリコンマスクで行うことができる。

【００５７】デスキュー制御器１８は負デジタル帰還に
よりデスキューを行う。基準クロック１２の立上り縁部
に対するクロック位相出力３６の立下り縁部の位置は、
サンプリングウインドウ回路７８によりサンプルされる
。このサンプリングウインドウ回路はクロック位相出力
３６を、基準クロック１２の立上り縁部と、その後の期
間ＴＰ／１６との２つの点においてサンプルする。サン
プルの４つの結果が可能である。図１９におけるＰＨＩ
１のタイミング図を参照されたい。

【００５８】サンプリングの結果に応じて、左シフト量
が増大され、減少され、または不変のままにされる。１
だけカウントすること、１だけカウントダウンすること
、またはカウントしないことを指令される３ビットアッ
プ／ダウンカウンタ８２により、シフト量は増大または
減少させられる。アップ／ダウンカウンタ８２の出力は
デコーダ８２により復号されて、シフタ３２に対するＣ
ＴＲＬ０：６になる。クロック位相出力３６と同一の回
路を用いてクロック位相出力は実現されるから、クロッ
ク位相出力３８はクロック位相出力３６に対して一定の
時間関係を有する。したがって、クロック位相出力３６
がデスキューされるとクロック位相出力３８は自動的に
デスキューされる。

【００５９】クロックの立上り縁部の後の期間ＴＰ／１
６におけるサンプリング点は特殊な遅延クロックを用い
て得ることができる。この遅延クロックは、ＣＴＲＬ４
０の制御の下に、ＳＤＬの１つの遅延手段を用いて基準
クロック１２を遅延させることにより発生される。それ
は、ＳＤＬの端から端までの遅延を制御するＳＤＬ２０
により発生されるスタチックアナログ遅延／制御電圧で
ある。

【００６０】ウインドウサンプリング動作は縁部トリガ
されるフリップフロップを用いて行われる。サンプリン
グフリップフロップが準安定状態に入る僅かな機会があ
る。その準安定状態の発生がデスキュー制御回路１８の
正常な動作を乱すことを阻止するために、完全クロック
周期、すなわち、ＴＰがサンプリングフリップフロップ
９６，９８へ供給されることにより、準安定状態を解消
する。デスキュー制御器１８の効果はデジタル帰還の閉
ループ安定性に依存する。閉ループ安定性を保証するた
めに、クロック位相出力３６のサンプリングを、以前の
サンプリングの結果としての訂正がクロック位相出力３
６中に現れる最初のクロックまで少なくとも遅らさねば
ならない。デスキュー制御器１８において実現される実
際のサンプリング期間は４クロック分の長さである。こ
の期間は閉ループ安定性を保証し、重要でない回路設計
を行えるようにするためには十分に長いが、クロック位
相出力３６中の誤りをスキューするための良い応答性を
確保するためには十分に短い。

【００６１】ウインドウサンプリング回路７８の一部と
して正レベルトリガされるラッチ１０４が設けられる。 このラッチ１０４は、図１０Ｂに示すＳＥＱＥＮ５４信
号との間に起こり得る競争の問題を阻止するために用い
られる。第１および第２のサンプリング段のＬ形フリッ
プフロップ９６，１００，１０２が順序制御器１６から
ＳＥＱＥＮ信号５４を受ける。ＳＤＬ遅延段９４からの
遅延されたクロックによりクロックされるＬ形フリップ
フロップ９８は、ＳＥＱＥＮ信号との間に競争条件を持
つことができる。

【００６２】短いスパイクすなわち「グリッチ」が生じ
た時に競争条件が起こる。その理由は、正レベルトリガ
されるフリップフロップの出力が低レベルになる機会を
持つまで、そのフリップフロップの最後のナンドゲート
が不使用状態にされないからである。従って、非常に速
い条件の下においては、遅延クロックがスイッチされる
前にＳＥＱＥＮ信号をスイッチできる。正レベルトリガ
ラッチ１０４がこの問題を解決する。非常に速い条件の
下においても遅延クロックより先にＳＥＱＥＮ信号がス
イッチしないように、そのラッチ１０４はＳＥＱＥＮ５
４信号をクロック周期（公称）の約１／２だけ遅らせる
。

【００６３】以上、本発明を図１乃至図２０を参照して
とくに説明し、集積回路を特に重点をおいたが、図は説
明のためだけであって、本発明を限定するものであると
解すべきではない。また、コンピュータ装置の論理を順
序づけるためにクロック位相の発生を求められるような
応用であれば、どのようなものにも本発明の方法と装置
を利用できることが明らかである。

【図面の簡単な説明】

【図１】従来の２分の１分周器の回路図である。

【図２】図１の回路における入力信号と出力信号のタイ
ミング図である。

【図３】本発明の好適な実施例を示すブロック図である
。

【図４】本発明の実施例で使用するクロック入力バッフ
ァの回路図である。

【図５】本発明の実施例で用いられる順序制御器の回路
図である。

【図６】不活動状態へのリセットへの同期が求められな
い時の順序制御信号のタイミング図である。

【図７】不活動状態へのリセットへの同期が求められる
時の順序制御器信号のタイミング図である。

【図８】本発明の好適な実施例における波形合成器で用
いられる同期遅延線（ＳＤＬ）のブロック図である。

【図９】本発明の実施例において波形合成器で用いられ
るデジタル−時間領域変換器（ＤＴＣ）の回路図である
。

【図１０】本発明の実施例で用いられる波形合成器にお
けるパターンレジスタの回路図である。

【図１１】本発明の実施例において波形パターンレジス
タの一部として用いられるマスタフリップフロップの回
路図である。

【図１２】本発明の実施例において波形パターンレジス
タで用いられるマスタ−スレイブフリップフロップの回
路図である。

【図１３】本発明の実施例において波形パターンレジス
タで用いられるマスタ−スレイブ−マスタ３つ組の回路
図である。

【図１４】本発明の実施例において波形合成器で用いら
れるシフタの回路図である。

【図１５】本発明の実施例においてパターン発生器によ
り供給されるクロック伸張関数のタイミング図である。

【図１６】本発明におけるクロック伸張サイクルを起動
させるためのＦＳＭの状態遷移図である。

【図１７】本発明の実施例で用いられるデスキュー制御
器のブロック図である。

【図１８】サンプリングウインドウ回路によりサンプル
される出力クロック位相の４つの可能性を示すタイミン
グ図である。

【図１９】本発明の実施例でデスキュー制御器の部分と
して用いられるサンプリングウインドウ回路の回路図で
ある。

【図２０】本発明における伸張サイクルでデスキューが
行われた時のＦＳＭの状態遷移図である。

【符号の説明】

１４　　クロックバッファ１６　　順序制御器１８　　
デスキュー制御器１９　　波形合成器２０　　同期遅延
線２２，２４　　デジタル−時間領域変換器２６，２８
　　バッファ３０　　パターンレジスタ３２　　シフタ
３４　　パターン発生器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　パターン発生器へ結合されるパターン
   レジスタへ結合されて、クロック位相出力を出力する少
   くとも２つのデジタル−時間領域変換器（ＤＴＣ）へ結
   合され、前記クロック位相出力の分解能に対応するＮ個
   のタップを生ずる同期遅延線（ＳＤＬ）を含むデジタル
   波形合成器により発生される少くとも１つの前記クロッ
   ク位相出力と基準クロックの間の位相関係を変えるため
   の集積回路において、前記基準クロックから複数の周波
   数を受けるためにクロックバッファを介して前記基準ク
   ロックへ結合され、かつ、前記デジタル波形合成器をト
   リガするための複数の大域信号を発生するために前記Ｓ
   ＤＬへ結合され、更に、複数のクロック位相波形を合成
   するために前記パターン発生器へ結合されるシーケンス
   制御器と、前記基準クロックに対する前記クロック位相
   出力の遅延を最小にするために前記パターンレジスタへ
   結合され、前記複数のクロック位相波形を表す複数のパ
   ターンビットを受けるために前記パターン発生器へ結合
   される少くとも１つのシフタと、前記クロック位相出力
   と前記基準クロックの間のスキューを決定するために前
   記クロック位相出力と前記基準クロックへ結合され、か
   つ、前記クロック位相出力と前記基準クロックの間のス
   キューを最小にするための複数の制御信号を発生するた
   めに前記シフタへ結合され、更に、任意の集積回路の論
   理経路のデバッギングにおいて前記クロック位相出力の
   クロックサイクルを延長するために、前記パターン発生
   器と前記シーケンス制御器へ結合されるデスキュー制御
   器と、を備える、少くとも１つのクロック位相出力と基
   準クロックの間の位相関係を変えるための集積回路。