KR20020018660A - 주파수-체배 지연 동기 루프 - Google Patents

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Abstract

본 발명은 다수개의 주기 정합 지연 소자(101)의 각각으로부터 클록 탭 출력을 생성하기 위하여 기준 클록(102)의 한끝에서 수용하는 지연 선로를 포함하는 주파수 체배기 회로(100)에 관한 것이다; 즉, 출력 클록 주기가 입력 출력 주기보다 작은 각 쌍들로부터 출력 클록 펄스의 상승 및 하강 에지를 생성하기 위해 탭 출력 쌍에 반응하는 클록 조합 회로(TOG)에 관한 것이다. 상기 지연 선로는 지연 소자(101)의 주기를 동기시키기 위해 지연 동기 루프에 포함될 수 있다. 다수개의 조합 회로 셀(TOG)이 제공되며, 각각의 셀은 정해진 수의 지연 스테이지 탭 출력 각각에 연결된 입력을 갖고, 각 셀은 상보형 출력을 제공한다. 선택기(106)는 하나의 조합 셀의 한쌍의 상보형 출력의 하나로부터 출력을 선택하기 위해, 위상 검파기(112)로부터 선택 제어 신호에 반응한다.

Description

주파수-체배 지연 동기 루프{FREQUENCY-MULTIPLYING DELAY LOCKED LOOP}
집적 회로 및 멀티-칩 모듈과 같은 비교적 많은 자립형 전자 서브시스템에서, 내부 클록은 동작을 동기시키는데 사용된다. 종종 내부 클록 주파수는 외부 인터페이스 클록 주파수보다 더 높되, 상기 외부 인터페이스 클록은 서브시스템으로부터 및 서브시스템으로 전송 데이터와 제어 정보를 동기시키는데 사용된다. 인터페이스의 낮은 잠재 기능을 효과적으로 하기 위해, 내부 클록과 더 낮은 외부 인터페이스 클록 사이에 규정된 위상 및 주파수 관계를 설정할 필요가 있다. 예로써, 통상의 요구사항은 내부 클록 신호가 외부 클록의 정확히 2배의 주파수를 갖는 것이다. 심지어 더 엄격한 제한은 인터페이스 클록의 상승 에지가 내부 클록의 매초 상승 에지에 정렬시키도록 요구하는 것이다.
상기 인터페이스 클록이 서브시스템의 범위를 넘어 생성될 때, 규정된 위상 및 주파수 관계를 동시에 만족시키면서 서브시스템 내에서 더 높은 주파수 내부 클록 신호를 동기시킬 필요가 있다. 또한, 내부 클록이 인터페이스 클록 주파수 및/또는 위상에서의 변화를 추적할 필요가 있다.
더 낮은 인터페이스 클록에 기반한 적절한 내부 클록의 합성은 종종 서브시스템 내에서 위상 동기 루프 또는 PLL 회로를 사용함으로써 달성된다. 많은 PLL 실행이 현장에서 사용되고 있다. 일반적으로, PLL 구성에서 외부 인터페이스 클록은 내부 클록 신호를 생성하는 PLL로 기준 클록 입력을 제공한다. 내부 클록 신호(또는 지연된 버젼)의 적절하게 분할된 다운 버젼은 국부 피드백으로써 PLL로 제공된다. 상기와 같은 구성의 대표적인 예는 발명자 영(Young) 등에 의한 미국 특허 제 5,412,349호의 "마이크로프로세서를 위한 5 내지 110 MHz 범위를 지닌 PLL 클록 발진기", IEEE JSSC Vol. 27, No. 11, 1992년 11월, 1599-1606 페이지에 개시된다. 그 안에서 기술된 PLL 기반 클록 발진기는 위상 주파수 검파기, 충전 펌프, 루프 필터, 및 50% 의무 주기를 갖는 내부 클록이 생성되는 전압 제어 발진기(VCO)를 포함한다. 상기 VCO는 외부 클록 주파수의 2배로 동작하고, 2분할 회로는 마이크로프로세서 내에서 내부적으로 사용되는 50% 의무 주기 내부 클록을 정확하게 생성하는데 사용된다. PLL 클록 생성 구성의 또 다른 예는 발명자 코네리(Conary) 등에 의한 미국 특허 5,634,117에 나타난다. 이러한 문헌에서, 마이크로프로세서는 시스템 버스 속도 또는 가변의 다수개의 버스 속도로 동작한다고 개시된다. 특히, 마이크로프로세서 코어는 마이크로프로세서 내에서 동작을 제어하기 위한 클록 신호를 생성하는 PLL을 적용함으로써 어드레스/데이터 버스의 동일 또는 두배의 주파수로 동작한다.
전술된 두개의 문헌에서, 외부 인터페이스 클록은 연속적인 자주(自走) 클록이고, 일반적으로 서브시스템의 어딘가에서 수정 발진기와 함께 생성되어 마이크로프로세서, 메모리, 및 다른 소자로 루트된다. 그리고나서, PLL-기반 클록 생성 시스템은 내부 클록을 생성하는데 사용된다. 그러나, 인터페이스 클록이 간헐적(즉, 연속적이지 않음)이고, 인터페이스 클록이 빨리 재발할 때 인터페이스 클록과 내부 클록 사이에 규정된 위상 및 주파수가 재저장될 필요가 있다면, 일반적으로 PLL-기반 클록 생성 시스템은 부적당하다. 또한, 내부 클록이 인터페이스 기준 클록에서 높은 주파수 위상 지터(jitter)를 정확하게 추적할 필요가 있다면, PLL은 부적당하다.
특히, 아날로그 PLL은 오늘날 주요 디지털 메모리 설계 환경에서 다수의 일반적인 결점을 갖고 있다. 우선, PLL은 그들의 dc 바이어스 전류에 대한 요구 때문에 디지털 소자보다 실질적으로 더 많은 전력을 소비하는 아날로그 소자를 적용한다. 둘째로, 고밀도 메모리 제품에서 전력 소비를 줄이기 위해 전원 공급 전압을 감소시키는 최근 경향은 PLL의 아날로그 소자에 대한 상대적으로 높은 전원 공급 전압에 대한 요구와 대치하게 된다. 셋째로, PLL에 대한 동기 조건을 달성하기 위해 요구되는 시간 길이가 상대적으로 크며, 이는 지터를 최소화하기 위한 큰 폐쇄 루프 시간 상수에 대한 필요 때문이다. 일반적으로, 메모리, 마이크로프로세서, 및 ASIC과 같은 디지털 시스템에서, PLL의 이러한 형태는 주로 디지털 설계에서 불필요한 아날로그 설계의 문제를 드러내며, 따라서 최근에는 피하고 있다.
클록 데이터 동기에 대한 선택적인 대안은 지연 동기 루프(DLL)의 사용을 통해 달성될 수 있다. 전형적인 DLL 회로는 아날로그 PLL에 대한 디지털 대안으로써 산업에 존재한다. 일반적으로 이러한 회로는 디지털 지연 소자로 구성된 탭 디지털지연 선로로 이루어진다. 테이프 출력(taped outputs)은 내부 회로를 제공하기 위해 적절한 위상 지연의 입력 클록을 선택하도록 사용된 몇몇 다중 회로로 입력된다. 또한, 상기 내부 클록은 위상 검파기로 피드백되고, 이는 PLL에서의 위상 검파기의 기능과 유사하다. 이러한 구조의 예는 발명자 포스(Foss) 등에 의한 모사이드 테크놀로지 인코포레이티드사의 미국 특허 제5,796,673에 개시된다. 선택적인 DLL 구조는 아부시에도(Abousiedo)가 발명한 또 다른 모사이드 테크놀로지 인코포레이티드사의 미국 특허 제5,777,501에 개시된다. 이러한 구조는 지연 선로가 그 총 지연 길이의 약 반으로 겹친 곳에서 폴디드 지연 선로 실행을 하고, 병렬 연결은 하나의 경로로 진행하는 지연 선로 부분과 또 다른 경로로 되돌아가는 부분 사이에서 제공된다. 상기 병렬 연결은 시프트 레지스터에 의해 제어되며, 상기 시프트 레지스터는 내부 배열을 위해 규정된 클록을 제공하기 위한 정확한 탭 위치를 선택한다.
가장 최근에, 고속의 메모리 인터페이스 회로는 더욱 더 향상된 DLL-기반 내부 클록 생성 구성을 갖는다. 특히, 상이한 충전 펌프와 위상 시프터를 적용한 높은 대역폭 메모리 인터페이스 제품이 발명자 리(Lee) 등에 의한 미국 특허 제5,614,855에 개시되어 있다. 비록 상당히 견고하다 하더라도, 이러한 접근은 아날로그 솔루션이며, 이는 상이한 충전 펌프, 의무 주기 보정 증폭기, 및 위상 믹서와 같은 복소 아날로그 소자를 적용하고 있고, 그 결과로서, 전술된 바와 같이 디지털 영역에서 아날로그 회로를 실시하는 동일한 일반적인 단점을 갖게 된다. 높은 대역폭 메모리 인터페이스 회로에서의 사용을 위한 DLL의 향상된 디지털 실시는 발명자 질링함(Gillingham) 등에 의한 "디지털로 교정된 DLL을 지닌 800Mbyte/sec 72Mbit SLDRAM", ISSCC 1999년 2월,에 개시되어 있다.
이러한 회로에서, 지연 동기 루프는 5ns의 기준 클록에 동기되고 32개의 동일하게 지정된 출력을 제공한다. 온도 또는 전압 변화가 DLL을 하나의 지연 소자로부터 또 다른 것으로 옮기게 하는 동안, 고정된 지연 소자를 지닌 단순한 DLL을 사용하는 것은 지터로 된다. 이러한 문제는 32 스테이지(stages)가 항상 5ns 지연을 생성하도록 각 유닛 지연 스테이지의 지연을 제어함으로써 회복된다. 도 1에 도시된 7 bit 전류 출력 DAC는 지연 스테이지를 위해 기준 전류를 제공한다. 상기 DAC는 프로세스, 온도, 및 전압 변화 전체에 걸쳐 비용 및 지연 해결을 제공하기 위해 비선형 전송 기능을 갖는다. 동작 회로는 다음으로써 설명될 수 있다: 초기 준비 동작 동안, 기준 클록에 맞춘 32 스테이지 지연 선로로부터 단일 탭이 선택된다. 이것은 가상의 제로 도 탭(virtual zero degrees tap)을 규명한다. 통상적으로 몇개의 스테이지는 입력 버퍼 및 클록 분배에서 지연에 대한 보상을 위해 지연에서 리드로써 사용될 수 있다. 초기 준비 동작에서, 지연에서의 이러한 리드에 대한 전류 제어는 중간 범위로 설정되며, 이는 온도 또는 전압 요동과 같은 동작이 발생하는 동안, 지연에서의 리드가 기준 클록과 함께 위상에서 가상 제로 도 탭을 유지하도록 조정되도록 하기 위함이다. 따라서, 상기 32 스테이지 지연은 기준 클록의 하나의 완전한 주기로 실행되고, 외부 클록에 관련된 일정한 위상으로 유지된다.
일반적으로, 최상의 DLL-기반 내부 클록 생성 구성은 위상 지터를 정확하게 추적할 수 있고, 위상을 빨리 회복할 수 있지만, 인터페이스 클록 주파수와 동일한내부 클록 주파수를 생성하도록 제한된다.
따라서, 실제 현장에서는 저 전력, 높은 대역폭 적용 디지털 지연 동기 루프 실시에 대한 요구가 있으며, 일단 간헐적인 인터페이스 클록이 재발하면, 위상 지터를 정확하게 추적할 수 있고 위상을 빨기 회복할 수 있으며, 또한, 다수개의 인터페이스 또는 외부 클록인 내부 클록을 생성할 수 있다.
본 발명은 기준 클록 신호로부터 고속의 클록을 생성하기 위한 클록 생성 회로 분야에 관한 것이되, 특히 지연 동기 루프(DLL)와 결합된 회로에 관한 것이다.
본 발명의 바람직한 실시예의 이러한 특징은 첨부된 도면에 나타난 참조번호와 함께 다음 상세 설명을 통해 더 명백해질 것이며:
도 1(a)는 종래 기술에 따라 지연 선로 스테이지를 통해 지연을 제어하기 위한 디지털로 부호화된 제어 회로를 사용하는 전형적인 DLL의 구성 블록도이고,
도 1(b)는 도 1(a)에 도시된 DLL의 기준 입력 클록과 (N-1)번째 탭 출력의 클록 주기를 도시한 타이밍도이며,
도 2(a)는 본 발명의 제1실시예의 블록도이고,
도 2(b)는 도 2(a)의 실시예에서 사용된 하나의 2-입력 셀의 도면이며,
도 3은 도 2(a)의 실시예의 동작을 도시한 타이밍도이고,
도 4(a)는 본 발명의 제2실시예의 블록도이며,
도 4(b)는 도 4(a)의 실시예에서 사용된 하나의 4-입력 셀의 도면이며,
도 4(c)는 도 4(b)에 도시된 4-입력 셀의 상세도이고,
도 5는 도 4(a)의 실시예의 동작을 도시한 타이밍도이며,
도 6은 도 4(a)에 도시된 본 발명의 제2실시예를 적용한 전체 DLL-기반 클록 생성 구성의 블록도이다.
본 발명은:
(a) 기준 클록의 한쪽 끝에서 수용하고 다수개의 주기 정합 지연 소자 각각으로부터 클록 탭 출력을 생성하기 위한 지연 선로;
(b) 탭 출력 쌍의 각각으로부터 출력 클록 계층의 상승 및 하강 에지를 생성하기 위해 탭 출력 쌍에 반응하는 클록 조합 회로를 포함하되, 상기 출력 클록 주기는 상기 입력 클록 주기보다 작은 주파수 체배기(遞倍器) 회로를 제공한다.
본 발명은 2개의 변형된 발명이 있다. 첫번째는 의무 주기 보정(Duty Cycle Correction)이 없는 주파수 2배 DLL이고, 반면에 두번째는 의무 주기 보정(Duty Cycle Correction)을 갖는 주파수 2배 DLL이다. 상기 두가지 변형은 TOG 셀의 특정한 실시 및 이러한 셀의 N-스테이지 주기 정합 DLL에 대한 연결 방법에 있어서 차이를 갖는다.
도 1(a)와 관련하여, "디지털로 교정된 DLL을 지닌 800Mbyte/sec 72 Mbit SLDRAM"란 표제가 붙은 전술한 문서에서 논의된 바와 같은 전형적인 지연 동기 루프(DLL)가 기술되어 있고, 이는 N-스테이지 주기 정합 DLL(9)로 구성되며, 각각의 0-N 탭 위치 출력(10)은 TCP의 TCP/N 부분을 나타내되, 여기서 즉 TCP는 기준 입력 클록 주기이다. 이러한 DLL은 연속적으로 연결된 N 동일 지연 스테이지에 기반하고,최종 지연 스테이지 출력 TAP[N-1]은 이러한 최종 지연 스테이지 출력을 기준 입력 클록(11)과 비교하는 위상 검파기(13)로 입력시킨다. 상기 위상 검파기(13)는 상기 TAP[N-1] 출력이 기준 입력 클록(11)를 리드할지 지연할지를 지시하는 2개의 제어 신호 LEAD 및 LAG를 출력하고, 그들을 지연 제어 블록(12)으로 입력함으로써 사용한다. 각 지연 소자를 통한 편파 지연은 전류 또는 전압, 또는 선택적으로 디지털로 인코드된 값과 같은 아날로그 양에 기반하여 지연 제어 블록(12)에 의해 생성된 제어 신호를 사용함으로써 조절할 수 있다. 그런 전류 또는 전압 아날로그 기술은 잘 알려져 있다. 최종 지연 스테이지 TAP[N-1]로부터 출력의 상승 에지와 제1스테이지에 공급하는 기준 입력 클록 사이의 위상차가 가능한 가장 작도록 모든 N 스테이지의 지연은 위상 검파기와 함께 지연 제어 블록에 의해 동일하게 설정된다. 초기 DLL 동기 포착(도시되어 있진 않지만 본 분야에 잘 알려져 있슴) 이후 정지 스테이지에 도달할 때, 각각의 N 지연 스테이지, tPD[스테이지]를 통한 전파 지연은 TCP/N에 매우 근접하다. 지연 제어 블록 및 위상 검파기 행위의 결과로써, TAP[N-1] 출력과 TAP[0] 출력 사이의 지연은 입력 기준 클록과 거의 동일한 클록 주기이고, 도 1(b)에 도시되어 있다.
본 발명의 제1실시예에 따른 주파수-2배 DLL은 도 2(a)에 도시된다. N-스테이지 주기-정합 DLL(4로 분할될 수 있는 N을 지님)은 (N-1) 출력 TAP[N-1]를 제공하는데 사용되며, 여기서 각 지연 스테이지(20)는 하나의 TAP[i] 출력을 제공한다. 제1의 N/2 지연 스테이지 출력은 도 2(a)에 도시된 바와 같이 N/4 2-입력 탭 출력발진기 또는 "TOG" 셀에 연결된다. 의사 부하(擬似 負荷)(25)는 TPD단일성을 유지하기 위해 상위의 N/2 출력에 연결된다.
특히, 2-입력 TOG 셀에 대한 I(동상 또는 0 도) 및 Q(직교 또는 90 도) 입력은 지연 소자 N/4 스테이지에 개별적으로 연결된다. 예를 들어, N=32 라면, TOG 셀(21)은 입력 TAP[0] 및 TAP[8]을 수용하고, TOG 셀(22)은 입력 TAP[1] 및 TAP[9]를 수용하며, 또한 TOG 셀(23)은 입력 TAP[7] 및 TAP[15] 등을 수용한다. 2개의 출력 참(T)과 상보(C)는 각각의 TOG 셀에 의해 생성된다; 예를 들면, 전술된 다음의 소자 번호, 즉 TOG 셀(21)에 대한 출력 PHI[0]과 PHI[N/4], TOG 셀(22)에 대한 출력 PHI[1]과 PHI[N/4+1], 및 TOG 셀(23)에 대한 출력 PHI[N/4-1] 및 PHI[N/2-1] 등이 있다. 상기 N/4 TOG 셀의 PHI[i] 출력은 360/(N/2) 도로 개별적으로 놓여지고, 내부적으로 생성된 클록 신호의 주파수가 기준 입력 클록의 2배인 N/2 개별 위상을 의미한다. 이러한 위상 출력은 하기 상세한 설명에서와 같이 규정된 내부적으로 생성된 클록을 내부 회로로 제공하는데 사용된다.
도 2(b)는 도 2(a)에 사용된 하나의 2 입력 TOG 셀(23)을 도시한다. 상기 TOG 셀은 도 3의 타이밍도에 도시된 바와 같이, I의 상승 및 하강 에지에서 세트(set)(위상 출력 내에서)되고, Q의 상승 및 하강 에지에서 리셋(reset)(직교 출력)되는 상보 출력을 지닌 SR 플립플롭(26)으로 구성된다.
도 2(a) 및 도 2(b)에서 도시된 실시예의 동작은 도 3과 관련하여 도시된다. DLL-가능 신호(미도시)에 응하여, 기준 입력 클록의 상승 에지, 클록 에지 A에 대하여 주파수-2배 출력 클록의 생성이 일어난다. 탭 i에 대한 I(동상 또는 0 도) 탭 위치는 상승 에지 A에 응하여 클록 에지 B 에서 상승을 일으킨다. TAP[i]와 관련된 TOG 셀 내에서, I 입력은 TOG 셀에서 SR 플립플롭을 설정하기 위한 세트 신호 SI를 생성한다; 이것은 상승 에지 C를 발생시킨다. TOG 셀의 T 출력은 상승 에지 D로 시작하는 클록 신호 PHI[i]를 출력하고, 이는 기준 입력 클록 주파수의 2배이다. 동일하게 관련된 TOG 셀의 C 출력은 PHI[i]와 동일한 주파수를 갖는 T 출력 PHI[i+N/4]의 논리 상보를 출력한다.
또한, 기준 클록이 TAP[i+N/4]를 통해 지연 TAP[i]를 통해 지나간 후, 이러한 출력이 구동되기 때문에, 상승 에지 B로부터 Q 출력 TAP[i+N/4]이 발생된다. 상승 에지 B-C-D에 대한 전술된 바와 같은 유사한 과정이 상승 에지 E-F-G로 뒤이어 일어나고, 상승 에지 B에 의해 트리거된다. 도시된 바와 같이, 과정 B-C-D 및 E-F-G 모두는 경로에서 지연 소자의 고정 수에 근거한 내부적으로 고정된 지연을 갖고(지연 소자 사이의 온도 및 프로세스에서 변화를 포함함), 두 경로는 기준 입력 클록의 상승 에지 A에 의해 발생된다. 따라서, 일단 클록 에지 A가 상승하면, 2개의 B-C-D 및 E-F-G 과정은 독립적으로 전파된다.
다음에, 기준 입력 클록의 하강 에지, 에지 H에 대하여, 유사한 과정이 추진된다. 하강 에지 H는 I-J-K 뿐만 아니라 L-M-N의 하강 에지를 트리거한다. 다시한번 강조하자면, 일단 기준 입력 클록의 하강 에지 H가 발생되면, 과정 I-J-K 및 L-M-N은 독립적으로 전파된다. 그러나, 기준 입력 클록의 의무 주기가 50%가 아니라면, 즉 상승 에지 A 및 하강 에지 H 사이의 지속 기간이 하강 에지 H 및 수반되는상승 에지 Z 사이의 지연과 동일하지 않다면, 그때 연관된 과정은 왜곡될 것이고, 결과 출력 클록 T 및 C는 50%의 의무 주기를 갖지 않을 것이다. 예를 들어, A와 H 사이의 지속 기간이 H와 Z 사이보다 더 크지 않다면, 출력 클록 T의 상승 에지 D 및 하강 에지 G 사이에는 일치하는 확장된 지연이 있을 것이고, 상승 에지 K와 하강 에지 N 사이에는 축소된 지연이 있을 것이다. 따라서, 50% 내외의 입력 클록 의무 주기에서의 임의의 변화가 짝수와 홀수 펄스 사이에서 및 홀수와 짝수 펄스 사이에서의 주파수 2배 출력 클록 주기에서 비-균등를 야기하기 때문에, 전술된 실시는 의무 싸이클 교정없이 고려될 것이다.
도 4(a)는 의무 주기 보정을 적용한 주파수 2배 DLL 발명의 선택적인 실시예를 도시한다. 도 3(a)와 관련되어 기술된 제1실시예와 유사하게, N-스테이지 주기-정합 DLL(4로 분할될 수 있는 N을 지님)은 (N-1) 출력 TAP[N-1]을 제공하는데 사용되며, 여기서 각 지연 스테이지(30)는 하나의 TAP[i] 출력을 제공한다. 그러나 이러한 선택적인 실시예에서, N/4-1 TOG 셀은 단지 2 대신에 4 입력/셀을 갖는다. 특히, 모든 N 지연 스테이지의 출력은 N/4 TOG 셀에 연결된다. 각 TOG 셀에 대한 0도, 90도, 180도, 및 270도 입력은 N/4 스테이지에 의해 연속적으로 분할된 지연 소자의 출력에 연결된다. 예를 들어, TOG 셀(0)은 그것의 0도 입력에서 TAP[0], 그것의 90도 입력에서 TAP[N/4], 그것의 180도 입력에서 TAP[2N/4], 및 그것의 270도 입력에서 TAP[3N/4]를 수용한다. N/4 TOG 셀(31, 32, ...33) PHI[0]...PHI[N/2-1]의 참(T) 및 상보(C) 출력은 그 주파수가 기준 입력 클록의 2배인 생성된 클록 신호의 720/N도로 자리잡은 N/2 개별 위상을 의미한다.
도 4(b)는 4-입력 TOG 셀을 도시하며, 이는 2개의 세트 신호 S1과 S2, 2개의 리셋 신호 R1과 R2, 및 2개의 상보 출력 T와 C를 지닌 SR 플립플롭을 포함하되, 상기 상보 출력 T와 C는 0도(S1)와 180도(S2) 입력의 상승 에지에서 세트이고 90도(R1)와 270도(R2) 입력의 상승 에지에서 리셋이다.
도 4(c)는 도 4(a)의 실시예에서 사용된 TOG 셀 중 하나의 상세한 회로 구성도이다. 상기 TOG 셀은 상승 에지 펄스 발진기(40)을 통해 세트/리셋 NAND 게이트(41, 42)로 0_도, 90_도, 180_도, 및 270_도 입력을 수용한다. 상기 NAND 게이트(41, 42)의 출력은 각각의 인버터(45, 46) 뿐만 아니라 각각의 패스 게이트(43, 44)의 SPULS 및 RPULS 입력으로 결합된다. 상기 패스 게이트(43, 44)는 VSS에 연결된 그들의 PMOS 게이트 및 VDD에 연결된 그들의 NMOS 게이트와 함께 단단하게 배선된다. 상기 패스 게이트(43, 44)의 출력, RNG 및 SNG 각각은 NMOS 트랜지스터(47, 48)에 연결되고, 이는 각각 VSS와 노드점 IN 및 IP 사이에서 소스-투-드레인(source-to-drain)에 연결된다. 이러한 2개의 노드점 IN 및 IP는 상호 결합된 인버터(49, 50)에 의해 결합되고, 또한 인버터(53, 54) 각각을 통해 출력 T 및 C 로 연결된다. 또한, 노드점 IN과 IP로 연결된 것은 VDD와 노드점 IN 및 IP 사이에서 소스-투-드레인으로 연결된 풀업(pull-up) PMOS 트랜지스터(51, 52)이고, 그들의 게이트는 인버터(45, 46)를 통해 각각 NAND 게이트(41, 42)의 출력에 의해 공급된다.
전송 게이트(43)의 목적은 RNG 및 SPG 선로상에 더 근접하게 정합시키기 위해 인버터(45)의 지연을 보상하도록 지연을 추가하는 것이다. 유사하게, 전송 게이트(44)의 목적은 SNG 및 RPG 선로상에 더 근접하게 정합시키기 위해 인버터(46)의 지연을 보상하도록 지연을 추가하는 것이다.
4-입력 TOG 셀의 동작은 생성된 신호의 타이밍을 도시한 도 5 뿐만 아니라 도 4(c)에 언급되어 있다. 내부 클록 생성 과정이 시작되기 전에, 상승 에지 검파기 내에서 적어도 하나의 NAND 게이트의 입력이 논리 로(logic low)이기 때문에, NAND 게이트(41, 42)에 대한 모든 입력은 논리 하이(logic high)이다. 기준 클록 신호의 상승 에지 A에 대하여, 0도 TAP[I] 신호는 상승 에지 B로 나타나고, 이는 NAND 게이트(41)로 입력되기 위해 논리 로 출력을 차례로 생성하는 상승 에지 펄스 발진기(40)로 입력된다. 이러한 NAND 게이트(41)로의 논리 로 출력은 논리 하이 신호를 NAND 게이트(41)의 밖으로 출력하도록 하고, 도 5에서 S1 세트 펄스 신호 C를 의미한다. NAND 게이트(41)로부터 출력된 S1펄스는 패스 게이트(43)을 통해 지나가고 NMOS(48)로 돌며, 차례로 노드점 IN 에서 VSS로 끌어 당긴다. 상호 결합된 인버터(49, 50)의 유지 동작에 의해, 노드점 IP 및 IN상의 논리 하이 및 논리 로는 각각 인버터(53, 54)를 통해 출력(T, C)으로 연결되며, 상기 인버터는 도 5에서 상승 에지(D1) 및 하강 에지(D2)로써 지시된다.
N/4+i를 통해 스테이지i에 의한 지연 이후, 90도 탭 출력 TAP[N/4+i]는 상승 에지 B에 대응하는 상승 에지 E를 갖게된다. 상승 에지 E는 NAND 게이트(42)에 제공된 논리 로 출력을 실질적으로 생성하는 상승 에지 펄스 발진기(40)의 90_도 입력으로써 입력되며, 상기 NAND 게이트(42)는 도 5에서 상승 에지 F를 지닌 리셋 펄스 R1을 생성한다. S1 경로와 유사하게, NAND 게이트(42)의 R1 펄스 출력은 패스게이트(44)를 통해 게이트(47)로 지나가고, 노드점 IP를 VSS로 끌어 당긴다. 상호 결합된 인버터(49, 50)의 유지 동작에 의해, 출력 T 및 C 는 인버터(53, 54)를 통해 각각 논리 로 및 하이로 야기되며, 각각 하강 에지 G1 및 상승 에지 G2로써 도 5에 도시된다. 지금까지 T 및 C 출력의 생성은 도 3에 도시된 구성과 매우 유사하며, 즉 일단 상승 에지 A가 발생되면, A-B-C-D1/D2 및 A-B-E-F-G1/G2 과정은 독립적으로 일어난다. 도 2(a)와 도 3에 도시된 제1실시예 및 도 4(a)와 도 5에 도시된 제2실시예 사이의 차이는 출력 클록 신호 T 및 C 주기의 제2반을 생성한다. 도 3과 같지 않게, 출력 T 및 C의 주기의 제2반이 기준 입력 클록의 하강 에지, 에지 H에 의해 발생하고, 도 5에 도시된 이러한 제2실시예에서 과정 I-J-K 및 L-M-N를 전파하는 기준 클록의 하강 에지, 에지 H는 과정 I-J-K 및 L-M-N의 생성을 유지하지 않는다. 이것은 상기 과정 I-J-K가 고정된 내부 지연 이후, 상승 에지 E에 응하여 발생되기 때문으로, 즉 180도 탭 출력은 90도 탭 출력에 응하여 발생된다. 유사하게, 상기 과정 L-M-N은 전술된 바와 같이, 상승 에지 E에 대응하여 생성된 상승 에지 I에 대응하여 생성된다. 결과로서, 전체 과정 A-B-C-D와 A-B-E-F-G와 A-B-E-I-J-K와 A-B-E-I-L-M-N 또는 특히, A-N은 기준 입력 클록의 하강 에지 H가 발생할 때 독립적으로 일어난다. 따라서, 상기 기준 입력 클록의 의무 주기는 TOG 셀의 T와 C 출력 상에 50% 의무 주기를 획득하기 위해 50%가 되지 않아야 한다. 따라서, 입력 클록의 의무 주기에서의 임의의 변화가 주파수 2배 출력 클록의 의무 주기 또는 펄스 스페이싱에 영향을 주지 않기 때문에, 이러한 제2실시예는 의무 주기를 보정한다.
본 발명의 전술된 두 실시예에 대하여, TOG 셀의 전파 지연 특성은 주파수 2배 출력 클록 파형의 품질에 중요하다. TOG 셀 입력을 유입하는 액티브 에지와 내부 SR 플립플롭의 세팅 또는 리셋팅 사이의 지연이 2 또는 4 입력에 가능한 한 가깝게 있는 것은 중요하다. 또한, TOG 셀의 참과 상보 출력이 가능한 한 유사한 타이밍과 스위칭 특성을 갖는 것은 중요하다. 도 4(c)에 도시된 상보는 이러한 규정된 타이밍 관련 특성 모두를 지닌다.
기준 입력 클록과 주파수 2배 내부 클록 사이의 위상 관계가 중요한 제품에 대하여, 주파수 2배 DLL로부터 N/2 출력 클록 위상은 N/2의 입력에서 1 멀티플렉서로 유도 할 수 있다. 위상 검파기와 MUX 제어 로직을 추가함으로써, N/2 클록 위상 출력으로부터 적당한 클록 위상을 선택할 수 있다. 메모리 인터페이스 ASIC에서의 사용을 위한 의무 주기 보정 발명을 지닌 주파수 2배 DLL의 제2실시예를 포함하는 전체 클록 생성 구성이 참조 수 100 또는 지연 소자 101에 의해 도 6에 나타난다. 이러한 실시에서, N=64 스테이지와 입력 기준 클록(102)은 명목상으로 100MHz(TCP=10.0 ns)이다. 재해석은 지연 소자(101)의 수에 좌우될 수 있다. 상기 DLL은 720/64 또는 11.25도 떨어져 안착된 각 위상 출력을 지닌 50% 의무 주기 200MHz 클록의 32 위상(104)을 생성한다. 32-입력 멀티플렉서(106)는 클록 버퍼(108) 및 ASIC 내에서의 분배 트리(110)를 구동시키기 위해 32-1 위상을 선택한다. 분배 클록(110)은 DLL로 피드백하고, 그 위상은 위상 검파기(112)를 사용하여 100MHz 기준 입력 클록(112)에 비교된다. MUX 제어 블록(114)은 위상 검파기(112)의 출력을 사용하며, 이는 분배 클록(110)의 매초 상승 에지에 입력 기준 클록(102)의 상승 에지를 가능한 한 가깝게 정렬시키는 세팅을 선택하도록 32-1 멀티플렉서를 제어하기 위함이다.
내부 클록의 주파수가 2보다 더 큰 다수개의 입력 기준 클록 주파수를 생성하도록 본 발명을 확장하는 것이 가능하다는 것을 주목해야 한다. 의무 주기 보정을 지닌 클록 3배 DLL은 도 4(c)에 도시된 4개의 입력 TOG 셀에 2개 이상의 입력을 더하고, DLL 지연 소자 출력 N/6 스테이지에 6개의 입력을 연결함으로써 획득될 수 있다. 따라서, 탭 입력은 0도, 60도, 120도, 180도, 240도, 및 300도에 의해 오프셋 될 것이다. 유사하게, 상기 기구는 클록 4배 DLL로 확장될 수 있고, 상기 DLL은 8개의 입력 TOG 셀을 사용한 의무 주기 보정 및 DLL 지연 소자 N/8 스테이지, 즉 입력이 45도인 연결을 갖는다. 또한, 4보다 더 높은 요소에 의한 클록 증가는 팬인(fan-in) TOG 셀의 신중한 설계로 실시될 수 있다.
{그 밖의 응용}
주파수 2배 DLL은 현재 PLL을 적용하는 많은 제품 형태에 사용될 수 있다. 이것은 데이터 통신 인터페이스 회로, 메모리 시스템 인터페이스 회로, 마이크로프로세서 온-칩(on-chip) 클록 생성, 및 컴퓨터 시스템 칩셋 클록 생성을 포함한다.
또한, 본 발명의 많은 가능한 실시예가 위상 동기 루프보다 아날로그 및 믹스된 신호 회로에서 실질적으로 요구되고 있기 때문에, 향상된 저 전압을 요하는 높은 집적도의 "시스템-온-어-칩(system-on-a-chip)" 제품, 짧은 게이트 길이 반도체 공정에 더 적당하다.
본 발명의 사상과 범주를 벗어나지 않는 다양한 변경 및 변형이 이루어질 수있음을 당업자는 명백하게 알 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위에 속하는 본 발명의 변형, 변경 및 그 균등물 포함한다.

Claims (6)

  1. (a) 기준 클록 신호의 한쪽 끝에서 수용하고 다수개의 주기 정합 지연 소자의 각각으로부터 클록 탭 출력을 생성하기 위한 지연 선로;
    (b) 탭 출력 쌍의 각각으로부터 출력 클록 펄스의 상승 및 하강 에지를 생성하기 위해 탭 출력 쌍에 반응하는 클록 조합 회로를 포함하되, 상기 출력 클록 주기는 상기 입력 클록 주기보다 작은 것을 특징으로 하는 주파수 체배기 회로.
  2. 제1항에 있어서, 각각 출력 클록 펄스를 생성되는 다수개의 조합 회로를 포함하는 것을 특징으로 하는 주파수 체배기 회로.
  3. 제2항에 있어서, 상기 각 조합 회로는 제1 및 제2상보 출력을 생성하는 것을 특징으로 하는 주파수 체배기 회로.
  4. (a) 다수개의 연속적으로 연결된 지연 스테이지를 갖고 각 지연 스테이지는 지연 스테이지 탭 출력을 제공하는 지연 선로;
    (b) 각 셀이 지정 수의 지연 스테이지 탭 출력에 각각 연결된 입력을 갖고, 각 조합 셀이 제1 및 제2상보 출력을 제공하며, 각 셀의 출력이 상기 지정 수의 지연 스테이지에 의해 때가 되면 분할되는 다수개의 조합 회로 셀;
    (c) 상기 출력 클록 신호를 생성하기 위해, 하나의 조합 셀의 한 쌍의 상보출력의 하나로부터 출력을 선택하기 위해 선택 제어 신호에 반응하는 셀렉터;
    (d) 기준 입력 클록 신호 및 상기 출력 클록 신호를 동기시키는 최적의 상보 출력을 선택하기 위한 상기 셀렉터를 제어하기 위하여 상기 출력 클록 신호 및 상기 기준 입력 클록 신호에 반응하는 위상 검파기를 포함하는 것을 특징으로 하는 기준 입력 클록 신호에 대응하여 출력 클록 신호를 생성하기 위한 지연 동기 루프.
  5. 제4항에 있어서, N/4 조합 회로 셀에 N 탭 출력을 제공하는 N 연속적으로 연결된 지연 스테이지를 포함하고, N/4 조합 셀은 주파수가 기준 입력 클록의 2배인 출력 클록 신호의 N/2 균일하게 나누어진 위상을 제공하는 것을 특징으로 하는 지연 동기 루프.
  6. 제4항에 있어서, 각 조합 회로 셀은 상기 출력 클록의 상승 펄스를 발생시키기 위해 상기 입력 클록 펄스의 상승 에지에 반응하고, 상기 펄스를 클리어하기 위해 상기 입력 펄스의 지연 버젼에 반응하며, 제2출력 펄스의 상승 에지를 발생시키기 위해 상기 입력 클록 펄스의 하강 에지에 반응하고, 상기 제2출력 펄스를 클리어 하기 위해 상기 입력 하강 에지의 지연 버젼에 반응하는 것을 특징으로 하는 지연 동기 루프.
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