KR101212724B1 - 클럭발생회로 및 그를 이용한 지연고정루프 - Google Patents

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Abstract

클럭발생회로는 복수의 지연제어신호 중 자신에 할당된 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부와, 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 위상 비교부와, 위상 비교부의 비교결과를 토대로 복수의 지연제어신호를 생성하는 지연 제어부를 포함한다.

Description

클럭발생회로 및 그를 이용한 지연고정루프{CLOCK GENERATION CIRCUIT AND DELAY LOCKED LOOP USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 클럭발생회로 및 지연고정루프를 구성하는 기술에 관한 것이다.
반도체 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.
한편, 반도체 장치로 입력되는 외부 클럭신호는 반도체 장치 내부에서 지연되므로 지연된 클럭신호를 이용하여 데이터를 출력할 경우, 출력되는 데이터가 외부 클럭신호와 동기되지 않는 문제점이 발생한다. 따라서 반도체 장치는 지연고정루프(Delay Locked Loop, DLL), 위상고정루프(Phase Locked Loop, PLL) 등을 이용하여 외부 클럭신호와 내부 클럭신호와의 타이밍 차이를 보상한다.
한편, 고속동작을 위해 외부 클럭신호의 주파수가 점점 빨라지게 되면서, 원하는 위상을 가진 내부 클럭신호를 생성하는 것이 점점 힘들어지고 있다.
본 발명은 다양한 위상을 갖는 클럭신호를 생성하는 클럭발생회로를 제공한다.
또한, 본 발명은 고주파수의 외부 클럭신호를 이용하여 안정적인 DLL 클럭신호를 생성하는 지연고정루프를 제공한다.
본 발명의 일 실시예에 따르면, 복수의 지연제어신호 중 자신에 할당된 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부; 상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 위상 비교부; 및 상기 위상 비교부의 비교결과를 토대로 상기 복수의 지연제어신호를 생성하는 지연 제어부를 포함하는 클럭발생회로가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 공통 지연제어신호의 전압레벨에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부; 상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 위상 비교부; 및 상기 위상 비교부의 비교결과에 따라 전압레벨이 조절되는 상기 공통 지연제어신호를 출력하는 공통 지연 제어부를 포함하며, 상기 복수의 가변 지연부는 상기 공통 지연제어신호의 전압레벨의 변화에 대응하여 서로 다른 가변 지연량을 갖는 것을 특징으로 하는 클럭발생회로가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 복수의 지연제어신호 중 자신에 할당된 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부; 상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호의 위상과 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 제1 위상 비교부; 상기 제1 위상 비교부의 비교결과를 토대로 상기 복수의 지연제어신호를 생성하는 지연 제어부; 상기 입력 클럭신호와 피드백 클럭신호의 위상을 비교하여 위상검출신호를 출력하는 제2 위상 비교부; 상기 위상검출신호의 제어에 따라 클럭선택신호 및 위상믹싱신호를 출력하는 위상 제어부; 상기 복수의 지연 클럭신호 중 상기 클럭선택신호에 의해 선택된 제1 및 제2 지연 클럭신호를 출력하는 선택부; 상기 위상믹싱신호의 제어에 따라 상기 선택부에서 출력되는 상기 제1 및 제2 지연 클럭신호의 위상을 믹싱하여 출력 클럭신호를 출력하는 위상 믹싱부; 및 상기 출력 클럭신호를 클럭 전달경로의 모델 지연량 만큼 지연시켜 상기 피드백 클럭신호를 출력하는 지연 모델부를 포함하는 지연고정루프가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 공통 지연제어신호의 전압레벨에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부; 상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 제1 위상 비교부; 상기 제1 위상 비교부의 비교결과에 따라 전압레벨이 조절되는 상기 공통 지연제어신호를 출력하는 공통 지연 제어부; 상기 입력 클럭신호와 피드백 클럭신호의 위상을 비교하여 위상검출신호를 출력하는 제2 위상 비교부; 상기 위상검출신호의 제어에 따라 클럭선택신호 및 위상믹싱신호를 출력하는 위상 제어부; 상기 복수의 지연 클럭신호 중 상기 클럭선택신호에 의해 선택된 제1 및 제2 지연 클럭신호를 출력하는 선택부; 상기 위상믹싱신호의 제어에 따라 상기 선택부에서 출력되는 상기 제1 및 제2 지연 클럭신호의 위상을 믹싱하여 출력 클럭신호를 출력하는 위상 믹싱부; 및 상기 출력 클럭신호를 클럭 전달경로의 모델 지연량 만큼 지연시켜 상기 피드백 클럭신호를 출력하는 지연 모델부를 포함하며, 상기 복수의 가변 지연부는 상기 공통 지연제어신호의 전압레벨의 변화에 대응하여 서로 다른 가변 지연량을 갖는 것을 특징으로 하는 지연고정루프가 제공된다.
도 1은 본 발명은 제1 실시예에 따른 지연고정루프의 구성도이다.
도 2는 도 1의 지연고정루프의 동작을 나타낸 타이밍 다이어그램이다.
도 3은 본 발명의 제2 실시예에 따른 지연고정루프의 구성도이다.
도 4는 도 3의 지연고정루프의 클럭발생회로의 내부동작을 나타낸 타이밍 다이어그램이다.
도 5는 본 발명의 제3 실시예에 따른 지연고정루프의 구성도이다.
도 6은 본 발명의 제4 실시예에 따른 지연고정루프의 구성도이다.
도 7은 도 5의 지연 제어부의 실시예에 따른 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
도 1은 본 발명은 제1 실시예에 따른 지연고정루프의 구성도이다.
도 1을 참조하면, 지연고정루프는 복수의 가변 지연부(11,12,13,14)와, 제1 위상 비교부(21)와, 지연 제어부(22)와, 인버터(23)와, 위상 반전부(41,42,43,44)와, 클럭 입력 버퍼부(31)와, 제2 위상 비교부(32)와, 위상 제어부(33)와, 선택부(34)와, 위상 믹싱부(35)와, 지연 모델부(36)로 구성된다.
인버터(23)는 입력 클럭신호(ICLK)를 반전시켜 기준 클럭신호(ICLKB)를 출력한다. 이때, 기준 클럭신호(ICLKB)는 입력 클럭신호(ICLK)의 위상과 반주기 차이가 나는 신호로 설정된다.
제1 위상 비교부(21)는 기준 클럭신호(ICLKB)의 위상과 복수의 가변 지연부(11,12,13,14) 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호(ICLK4)의 위상을 비교한다. 본 실시예에서 제1 위상 비교부(21)는 제4 가변 지연부(14)에서 출력되는 지연 클럭신호(ICLK4)와 기준 클럭신호(ICLKB)의 위상을 비교하여 제1 위상검출신호(P_DET1)를 출력한다. 제1 위상검출신호(P_DET1)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다. 본 실시예에서 제1 위상 비교부(21)는 지연 클럭신호(ICLK4)와 기준 클럭신호(ICLKB)의 위상이 동일하게 되었을 때, 제1 위상검출신호(P_DET1)를 락킹(Locking)시킨다.
지연 제어부(22)는 제1 위상 비교부(21)의 비교결과, 즉 제1 위상검출신호(P_DET1)의 제어에 따라 전압레벨이 조절되는 지연제어신호(V_CTRL)를 출력한다. 일반적으로 지연 제어부(22)는 복수의 전압강하소자와, 복수의 스위칭부로 구성될 수 있으며, 제1 위상검출신호(P_DET1)의 제어에 따라 복수의 분배전압 중 어느 하나의 분배전압을 지연제어신호(V_CTRL)로서 출력한다.
복수의 가변 지연부(11,12,13,14)는 서로 직렬로 연결되어 있으며 지연제어신호(V_CTRL)의 제어를 통해서 지연량이 조절된다. 제1 가변 지연부(11)는 입력 클럭신호(ICLK)를 지연시켜 제1 지연 클럭신호(ICLK1)를 출력한다. 또한, 제2 가변 지연부(12)는 제1 지연 클럭신호(ICLK1)를 지연시켜 제2 지연 클럭신호(ICLK2)를 출력한다. 또한, 제3 가변 지연부(13)는 제2 지연 클럭신호(ICLK2)를 지연시켜 제3 지연 클럭신호(ICLK3)를 출력한다. 또한, 제4 가변 지연부(14)는 제3 지연 클럭신호(ICLK3)를 지연시켜 제4 지연 클럭신호(ICLK4)를 출력한다.
한편, 복수의 가변 지연부(11,12,13,14)는 지연제어신호(V_CTRL)의 전압레벨에 따라 지연량이 조절된다. 복수의 가변 지연부(11,12,13,14)는 지연제어신호(V_CTRL)의 전압레벨이 낮아질수록 지연량이 증가하며, 지연제어신호(V_CTRL)의 전압레벨이 높아질수록 지연량이 감소한다. 본 실시예에서 복수의 가변 지연부(11,12,13,14)는 동일한 소자로 구성되므로 지연제어신호(V_CTRL)의 제어에 따라 각각 동일한 지연량을 가진다.
본 실시예에서 제4 가변 지연부(14)에서 출력되는 제4 지연 클럭신호(ICLK4)와 기준 클럭신호(ICLKB)의 위상이 동일할 때 제1 위상검출신호(P_DET1)가 락킹(Locking) 된다. 따라서 기준 클럭신호(ICLKB)가 입력 클럭신호(ICLK)와 반주기 차이가 나는 신호라고 정의 되어 있다면, 제4 지연 클럭신호(ICLK4)도 입력 클럭신호(ICLK)와 반주기, 즉, 180도의 위상 차이가 나는 신호로 정의된다. 또한, 제3 가변 지연부(13)에서 출력되는 제3 지연 클럭신호(ICLK3)는 입력 클럭신호(ICLK)와 135도의 위상 차이가 나는 신호로 정의된다. 또한, 제2 가변 지연부(12)에서 출력되는 제2 지연 클럭신호(ICLK2)는 입력 클럭신호(ICLK)와 90도의 위상 차이가 나는 신호로 정의된다. 또한, 제1 가변 지연부(11)에서 출력되는 제1 지연 클럭신호(ICLK1)는 입력 클럭신호(ICLK)와 45도의 위상 차이가 나는 신호로 정의된다.
위상 반전부(41,42,43,44)는 복수의 가변 지연부(11,12,13,14)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)의 위상을 반전시킨 신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 출력한다. 따라서 입력 클럭신호(ICLK)와 각각 225도, 270도, 315도, 360도의 위상 차이가 나는 제5 내지 제8 지연 클럭신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)가 추가적으로 생성된다.
클럭 입력 버퍼부(31)는 외부 클럭신호(EXTCLK)를 버퍼링 하여 입력 클럭신호(ICLK)를 출력한다.
제2 위상 비교부(32)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상을 비교하여 제2 위상검출신호(P_DET2)를 출력한다. 즉, 제2 위상 비교부(32)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상이 동일할 때, 제2 위상검출신호(P_DET2)를 락킹(Locking) 시킨다. 제2 위상검출신호(P_DET2)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다.
위상 제어부(33)는 제2 위상검출신호(P_DET2)의 제어에 따라 클럭선택신호(SEL<1:8>) 및 위상믹싱신호(P_MIX)를 출력한다.
선택부(34)는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4,ICLK1B,ICLK2B,ICLK3B,ICLK4B) 중 클럭선택신호(SEL<1:8>)에 의해 선택된 두 개의 지연 클럭신호(CLKA,CLKB)를 출력한다.
위상 믹싱부(35)는 위상믹싱신호(P_MIX)의 제어에 따라 선택부(34)에서 출력되는 두 개의 지연 클럭신호(CLKA,CLKB)의 위상을 믹싱하여 출력 클럭신호(DLLCLK)를 출력한다. 위상 믹싱부(35)는 위상믹싱신호(P_MIX)의 제어에 따라 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치를 조절하도록 구성될 수 있는데, 일반적으로 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치는 동일하도록 설계된다.
지연 모델부(36))는 출력 클럭신호(DLLCLK)를 클럭 전달경로의 모델 지연량 만큼 지연시켜 피드백 클럭신호(FBCLK)를 출력한다. 참고적으로 모델 지연량은 클럭 입력 버퍼부(31)의 지연량, 출력 클럭신호(DLLCLK)가 내부적으로 전달되는 신호라인의 지연량, 리피터 등의 지연량을 모델링 하여 결정된다.
본 실시예의 지연고정루프는 다양한 위상을 갖는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4,ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 선택적으로 이용하여 출력 클럭신호(DLLCLK)를 생성할 수 있다.
한편, 상술한 바와 같이 구성되는 지연고정루프는 내부적으로 복수의 가변 지연부(11,12,13,14)가 서로 직렬 형태로 배치되어 있다. 따라서 각 가변 지연부의 기본적인 지연량, 즉, 게이트 딜레이가 누적되어 지연 클럭신호에 반영된다.
도 2는 도 1의 지연고정루프의 동작을 나타낸 타이밍 다이어그램이다.
도 2의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 지연고정루프의 동작을 설명하면 다음과 같다.
우선, 지연 클럭신호가 생성되는 동작(a)에 대한 타이밍 다이어그램을 참조하면, 제4 지연 클럭신호(ICLK4)는 기준 클럭신호(ICLKB)와 동일한 위상, 즉 입력 클럭신호(ICLK)와 180도의 위상 차이가 나도록 출력된다. 또한, 제3 지연 클럭신호(ICLK3)는 입력 클럭신호(ICLK)와 135도의 위상 차이가 나도록 출력된다. 또한, 제2 지연 클럭신호(ICLK2)는 입력 클럭신호(ICLK)와 90도의 위상 차이가 나도록 출력된다. 또한, 제1 지연 클럭신호(ICLK1)는 입력 클럭신호(ICLK)와 45도의 위상 차이가 나도록 출력된다.
다음으로, 지연고정루프의 락킹(Locking) 이전(b)에 대한 타이밍 다이어그램을 참조하면, D1 은 지연 모델부(36)의 지연량을 나타낸 것이며, D2는 락킹(Locking) 시키기 위해서 추가적으로 필요한 지연량을 나타낸 것이다. 여기에서 선택된 두 개의 지연 클럭신호는 각각 45도 및 90도의 위상을 가진 신호이다. 하지만, 이 두 개의 지연 클럭신호의 위상을 믹싱하더라도 원하는 지연량, 즉 D2에 해당하는 지연량을 달성할 수 없는 상태이다.
마지막으로, 지연고정루프의 락킹(Locking) 이후(c)에 대한 타이밍 다이어그램을 참조하면, 내부적인 제어를 통해서 다시 선택된 두 개의 지연 클럭신호는 각각 135도와 90의 위상을 가진 신호이다. 지연고정루프의 위상 믹싱부(35)는 이 두 개의 지연 클럭신호의 위상을 믹싱하여 D2에 해당하는 지연량을 달성하고, 최종적으로 원하는 위상을 갖는 출력 클럭신호(DLLCLK)를 출력한다.
도 3은 본 발명의 제2 실시예에 따른 지연고정루프의 구성도이다.
본 실시예에 따른 지연고정루프는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 지연고정루프는 클럭발생회로(100)와, 클럭 입력 버퍼부(210)와, 제2 위상 비교부(220)와, 위상 제어부(230)와, 선택부(240)와, 위상 믹싱부(250)와, 지연 모델부(260)를 구비한다.
상기와 같이 구성되는 지연고정루프의 세부구성과 주요동작을 살펴보면 다음과 같다.
우선, 클럭발생회로(100)는 복수의 가변 지연부(111,112,113,114)와, 제1 위상 비교부(120)와, 지연 제어부(130)와, 지연부(140)와, 위상 반전부(151,152,153,154)로 구성된다. 참고적으로 지연부(140)와, 위상 반전부(151,152,153,154)는 실시예에 따라 선택적으로 구비될 수 있는 요소이다.
지연부(140)는 입력 클럭신호(ICLK)를 지연시켜 기준 클럭신호(REFCLK)를 출력한다. 이때, 기준 클럭신호(REFCLK)는 입력 클럭신호(ICLK)의 위상과 반주기 차이가 나는 신호로 설정되는 것이 바람직하다. 물론, 지연부(140)의 지연량은 실시예에 따라 다르게 설계될 수 있다.
제1 위상 비교부(120)는 입력 클럭신호(ICLK)와 일정 위상 차이를 갖는 기준 클럭신호(REFCLK)의 위상과 복수의 가변 지연부(111,112,113,114) 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호(ICLK1)의 위상을 비교한다. 본 실시예에서 제1 위상 비교부(120)는 제1 가변 지연부(111)에서 출력되는 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상을 비교하여 제1 위상검출신호(P_DET1)를 출력한다. 제1 위상검출신호(P_DET1)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다. 본 실시예에서 제1 위상 비교부(120)는 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상이 동일하게 되었을 때, 제1 위상검출신호(P_DET1)를 락킹(Locking)시킨다. 참고적으로 기준 클럭신호(REFCLK)는 예시한 바와 같이 입력 클럭신호(ICLK)를 지연시켜서 생성한 신호로 정의 될 수 있는데, 실시예에 따라 기준 클럭신호(REFCLK)는 외부에서 제공된 클럭신호로 정의 될 수도 있을 것이다.
지연 제어부(130)는 제1 위상 비교부(120)의 비교결과에 따라 서로 다른 전압레벨을 갖는 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)를 출력한다. 이때, 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)의 전압레벨은 서로 예정된 배수 차이를 갖는다. 즉, 제1 지연제어신호(V_CTRL1)의 전압레벨이 가장 낮게 출력된다면, 제2 지연제어신호(V_CTRL2)의 전압레벨은 제1 지연제어신호(V_CTRL1)의 전압레벨 보다 일정 배수 높게 출력된다. 또한, 제3 지연제어신호(V_CTRL3)의 전압레벨은 제2 지연제어신호(V_CTRL2)의 전압레벨 보다 일정 배수 높게 출력된다. 또한, 제4 지연제어신호(V_CTRL4)의 전압레벨은 제3 지연제어신호(V_CTRL3)의 전압레벨 보다 일정 배수 높게 출력된다. 즉, 지연 제어부(130)는 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)의 전압레벨이 서로 상대적인 배수 비율을 가지도록 생성한다. 물론, 지연 제어부(130)는 제1 위상검출신호(P_DET1)의 제어에 따라 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)의 전압레벨을 조절한다. 즉, 제1 위상검출신호(P_DET1)가 펄스폭이 조절되는 신호라고 가정하면, 제1 위상검출신호(P_DET1)의 펄스폭에 따라 제1 지연제어신호(V_CTRL1)의 전압레벨이 조절되고, 나머지 지연제어신호의 전압레벨은 설정된 배수 차이에 따라 조절된다. 일반적으로 지연 제어부(120)는 복수의 전압강하소자와, 복수의 스위칭부로 구성될 수 있으며, 제1 위상검출신호(P_DET1)의 제어에 따라 분배된 복수의 분배전압을 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)로서 출력한다.
복수의 가변 지연부(111,112,113,114)는 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 자신에 할당된 지연제어신호의 전압레벨에 따라 입력 클럭신호(ICLK)의 지연량을 조절하여 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)를 출력한다. 복수의 가변 지연부(111,112,113,114)는 자신에 할당된 지연제어신호의 전압레벨이 낮아질수록 지연량이 증가하며, 자신에 할당된 지연제어신호의 전압레벨이 높아질수록 지연량이 감소된다. 또한, 복수의 가변 지연부(111,112,113,114)는 지연제어신호의 전압레벨의 변화에 대응하여 서로 동일한 가변 지연량을 갖는다. 본 실시예에서 복수의 가변 지연부(111,112,113,114)는 동일한 소자로 구성되므로, 복수의 가변 지연부(111,112,113,114)에 동일한 전압레벨의 지연제어신호가 입력된다고 가정하면, 복수의 가변 지연부(111,112,113,114)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)는 모두 동일한 위상을 갖는다.
한편, 상술한 바와 같이 복수의 가변 지연부(111,112,113,114)의 지연량을 제어하는 복수의 지연제어신호(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)의 전압레벨은 예정된 배수 차이를 가지고 출력된다. 따라서 복수의 가변 지연부(111,112,113,114)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)는 서로 다른 위상을 갖는다. 본 실시예에서 제1 가변 지연부(111)에서 출력되는 제1 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상이 동일할 때 제1 위상검출신호(P_DET1)가 락킹(Locking) 된다. 따라서 기준 클럭신호(REFCLK)가 입력 클럭신호(ICLK)와 반주기 차이가 나는 신호라고 정의 되어 있다면, 제1 지연 클럭신호(ICLK1)도 입력 클럭신호(ICLK)와 반주기, 즉, 180도의 위상 차이가 나는 신호로 정의된다. 또한, 제2 가변 지연부(112)에서 출력되는 제2 지연 클럭신호(ICLK2)는 입력 클럭신호(ICLK)와 135도의 위상 차이가 나는 신호로 정의된다. 또한, 제3 가변 지연부(113)에서 출력되는 제3 지연 클럭신호(ICLK3)는 입력 클럭신호(ICLK)와 90도의 위상 차이가 나는 신호로 정의된다. 또한, 제4 가변 지연부(114)에서 출력되는 제4 지연 클럭신호(ICLK4)는 입력 클럭신호(ICLK)와 45도의 위상 차이가 나는 신호로 정의된다.
위상 반전부(151,152,153,154)는 복수의 가변 지연부(111,112,113,114)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)의 위상을 반전시킨 신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 출력한다. 따라서, 입력 클럭신호(ICLK)와 각각 360도, 315도, 270도, 225도의 위상 차이가 나는 제5 내지 제8 지연 클럭신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)가 추가적으로 생성된다.
본 실시예의 클럭발생회로(100)는 입력 클럭신호(ICLK)와 다른 위상을 가지는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4,ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 생성할 수 있다. 한편, 상술한 바와 같이 구성되는 클럭발생회로(100)는 내부적으로 복수의 가변 지연부(111,112,113,114)를 병렬 형태로 배열하여, 입력 클럭신호(ICLK)를 상대적인 지연량을 통해서 지연시키는 방식으로 구성되었다. 이와 같은 복수의 가변 지연부(111,112,113,114)의 병렬 배치 방식은 각 지연 클럭신호를 생성할 때, 하나의 가변 지연부의 기본적인 지연량, 즉 해당 가변 지연부의 게이트 딜레이만이 해당 지연 클럭신호에 반영된다. 따라서 입력 클럭신호(ICLK)의 주파수가 높아지더라도 원하는 위상을 갖는 지연 클럭신호를 생성할 수 있다.
한편, 상술한 클럭발생회로(100)를 포함하는 도 3의 지연고정루프의 주요동작은 다음과 같이 이루어진다.
클럭 입력 버퍼부(210)는 외부 클럭신호(EXTCLK)를 버퍼링 하여 입력 클럭신호(ICLK)를 출력한다.
제2 위상 비교부(220)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상을 비교하여 제2 위상검출신호(P_DET2)를 출력한다. 즉, 제2 위상 비교부(220)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상이 동일할 때, 제2 위상검출신호(P_DET2)를 락킹(Locking) 시킨다. 제2 위상검출신호(P_DET2)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다.
위상 제어부(230)는 제2 위상검출신호(P_DET2)의 제어에 따라 클럭선택신호(SEL<1:8>) 및 위상믹싱신호(P_MIX)를 출력한다.
선택부(240)는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4,ICLK1B,ICLK2B,ICLK3B,ICLK4B) 중 클럭선택신호(SEL<1:8>)에 의해 선택된 두 개의 지연 클럭신호(CLKA,CLKB)를 출력한다.
위상 믹싱부(250)는 위상믹싱신호(P_MIX)의 제어에 따라 선택부(240)에서 출력되는 두 개의 지연 클럭신호(CLKA,CLKB)의 위상을 믹싱하여 출력 클럭신호(DLLCLK)를 출력한다. 위상 믹싱부(250)는 위상믹싱신호(P_MIX)의 제어에 따라 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치를 조절하도록 구성될 수 있는데, 일반적으로 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치는 동일하도록 설계된다.
지연 모델부(260)는 출력 클럭신호(DLLCLK)를 클럭 전달경로의 모델 지연량 만큼 지연시켜 피드백 클럭신호(FBCLK)를 출력한다. 참고적으로 모델 지연량은 클럭 입력 버퍼부(210)의 지연량, 출력 클럭신호(DLLCLK)가 내부적으로 전달되는 신호라인의 지연량, 리피터 등의 지연량을 모델링 하여 결정된다.
도 4는 도 3의 지연고정루프의 클럭발생회로(100)의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 클럭발생회로(100)의 동작을 설명하면 다음과 같다.
본 타이밍 다이어그램은 지연부(140)의 지연량이 가변 지연부의 기본적인 지연량(Default Delay)에 입력 클럭신호(ICLK)의 반주기에 해당하는 지연량을 합한 지연량을 가지도록 설정되었다고 가정한 것이다. 따라서, 기준 클럭신호(REFCLK)는 입력 클럭신호(ICLK)의 반주기에 가변 지연부의 기본적인 지연량(Default Delay) 만큼 더 지연된 위상을 가지는 신호로 정의된다.
우선, 초기 동작(a)에 대한 타이밍 다이어그램을 참조하면, 기준 클럭신호(REFCLK)는 입력 클럭신호(ICLK)의 반주기에 해당하는 지연량에 가변 지연부의 기본적인 지연량(Default Delay) 만큼 더 지연된 위상을 가지도록 출력된다. 또한, 복수의 가변 지연부(111,112,113,114)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)는 해당 가변 지연부의 기본적인 지연량(Default Delay) 만큼 지연된 위상을 가지고 출력된다.
다음으로, 클럭발생회로(100)의 락킹(Locking) 이후(b)에 대한 타이밍 다이어그램을 참조하면, 제1 지연 클럭신호(ICLK1)의 위상이 기준 클럭신호(REFCLK)의 위상과 동일하도록 제어된다. 따라서, 제2 지연 클럭신호(ICLK2), 제3 지연 클럭신호(ICLK3), 제4 지연 클럭신호(ICLK4)는 서로 상대적 지연량으로 위상이 조절되어 출력된다.
본 실시예의 지연고정루프는 클럭발생회로(100)에서 출력되는 다양한 위상의 복수의 지연 클럭신호를 선택적으로 이용하여 출력 클럭신호(DLLCLK)를 생성할 수 있다. 따라서, 외부 클럭신호(EXTCLK)의 주파수가 상승하더라도, 원하는 위상을 갖는 안정적인 출력 클럭신호(DLLCLK)를 생성할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 지연고정루프의 구성도이다.
본 실시예에 따른 지연고정루프는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 5를 참조하면, 지연고정루프는 클럭발생회로(100A)와, 클럭 입력 버퍼부(210A)와, 제2 위상 비교부(220A)와, 위상 제어부(230A)와, 선택부(240A)와, 위상 믹싱부(250A)와, 지연 모델부(260A)를 구비한다.
상기와 같이 구성되는 지연고정루프의 세부구성과 주요동작을 살펴보면 다음과 같다.
우선, 클럭발생회로(100A)는 복수의 가변 지연부(111A,112A,113A,114A)와, 제1 위상 비교부(120A)와, 지연 제어부(130A)와, 지연부(140A)와, 위상 반전부(151A,152A,153A,154A)로 구성된다. 참고적으로 지연부(140A)와, 위상 반전부(151A,152A,153A,154A)는 실시예에 따라 선택적으로 구비될 수 있는 요소이다.
지연부(140A)는 입력 클럭신호(ICLK)를 지연시켜 기준 클럭신호(REFCLK)를 출력한다. 이때, 기준 클럭신호(REFCLK)는 입력 클럭신호(ICLK)의 위상과 반주기 차이가 나는 신호로 설정되는 것이 바람직하다. 물론, 지연부(140A)의 지연량은 실시예에 따라 다르게 설계될 수 있다.
제1 위상 비교부(120A)는 입력 클럭신호(ICLK)와 일정 위상 차이를 갖는 기준 클럭신호(REFCLK)의 위상과 복수의 가변 지연부(111A,112A,113A,114A) 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호(ICLK1)의 위상을 비교한다. 본 실시예에서 제1 위상 비교부(120A)는 제1 가변 지연부(111A)에서 출력되는 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상을 비교하여 제1 위상검출신호(P_DET1)를 출력한다. 제1 위상검출신호(P_DET1)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다. 본 실시예에서 제1 위상 비교부(120A)는 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상이 동일하게 되었을 때, 제1 위상검출신호(P_DET1)를 락킹(Locking)시킨다. 참고적으로 기준 클럭신호(REFCLK)는 예시한 바와 같이 입력 클럭신호(ICLK)를 지연시켜서 생성한 신호로 정의 될 수 있는데, 실시예에 따라 기준 클럭신호(REFCLK)는 외부에서 제공된 클럭신호로 정의 될 수도 있을 것이다.
지연 제어부(130A)는 제1 위상 비교부(120A)의 비교결과에 따라 복수의 지연제어코드(CTRL1<1:N>,CTRL2<1:N>,CTRL3<1:N>,CTRL4<1:N>)의 코드값을 조절하여 출력한다. 이때, 복수의 지연제어코드(CTRL1<1:N>,CTRL2<1:N>,CTRL3<1:N>,CTRL4<1:N>)의 코드값은 서로 예정된 배수 차이를 갖도록 설정된다. 즉, 제1 지연제어코드(CTRL1<1:N>)의 코드값이 가장 작게 출력된다면, 제2 지연제어코드(CTRL2<1:N>)의 코드값은 제1 지연제어코드(CTRL1<1:N>)의 코드값 보다 일정 배수 크게 출력된다. 또한, 제3 지연제어코드(CTRL3<1:N>)의 코드값은 제2 지연제어코드(CTRL2<1:N>)의 코드값 보다 일정 배수 크게 출력된다. 또한, 제4 지연제어코드(CTRL4<1:N>)의 코드값은 제3 지연제어코드(CTRL3<1:N>)의 코드값 보다 일정 배수 크게 출력된다. 즉, 지연 제어부(130A)는 복수의 지연제어코드(CTRL1<1:N>,CTRL2<1:N>,CTRL3<1:N>,CTRL4<1:N>)의 코드값이 서로 상대적인 배수 비율을 가지도록 생성한다. 물론, 지연 제어부(130A)는 제1 위상검출신호(P_DET1)의 제어에 따라 복수의 지연제어코드(CTRL1<1:N>,CTRL2<1:N>,CTRL3<1:N>,CTRL4<1:N>)의 코드값을 조절한다. 즉, 제1 위상검출신호(P_DET1)가 펄스폭이 조절되는 신호라고 가정하면, 제1 위상검출신호(P_DET1)의 펄스폭에 따라 제1 지연제어코드(CTRL1<1:N>)의 코드값이 조절되고, 나머지 지연제어코드의 코드값은 설정된 배수 차이에 따라 조절된다. 지연 제어부(130A)는 쉬프트 레지스터로 구성될 수 있을 것이다.
복수의 가변 지연부(111A,112A,113A,114A)는 복수의 지연제어코드(CTRL1<1:N>,CTRL2<1:N>,CTRL3<1:N>,CTRL4<1:N>) 중 자신에 할당된 지연제어코드의 코드값에 따라 입력 클럭신호(ICLK)의 지연량을 조절하여 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)를 출력한다. 복수의 가변 지연부(111A,112A,113A,114A)는 자신에 할당된 지연제어코드의 코드값이 작아질수록 지연량이 증가하며, 자신에 할당된 지연제어코드의 코드값이 커질수록 지연량이 감소된다. 또한, 복수의 가변 지연부(111A,112A,113A,114A)는 지연제어코드의 코드값의 변화에 대응하여 서로 동일한 가변 지연량을 갖는다. 본 실시예에서 복수의 가변 지연부(111A,112A,113A,114A)는 동일한 소자로 구성되므로, 복수의 가변 지연부(111A,112A,113A,114A)에 동일한 코드값을 갖는 지연제어코드가 입력된다고 가정하면, 복수의 가변 지연부(111A,112A,113A,114A)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)는 모두 동일한 위상을 갖는다.
한편, 상술한 바와 같이 복수의 가변 지연부(111A,112A,113A,114A)의 지연량을 제어하는 복수의 지연제어코드(CTRL1<1:N>,CTRL2<1:N>,CTRL3<1:N>,CTRL4<1:N>)의 코드값은 예정된 배수 차이를 가지고 출력된다. 따라서 복수의 가변 지연부(111A,112A,113A,114A)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)는 서로 다른 위상을 갖는다. 본 실시예에서 제1 가변 지연부(111A)에서 출력되는 제1 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상이 동일할 때 제1 위상검출신호(P_DET1)가 락킹(Locking) 된다. 따라서 기준 클럭신호(REFCLK)가 입력 클럭신호(ICLK)와 반주기 차이가 나는 신호라고 정의 되어 있다면, 제1 지연 클럭신호(ICLK1)도 입력 클럭신호(ICLK)와 반주기, 즉, 180도의 위상 차이가 나는 신호로 정의된다. 또한, 제2 가변 지연부(112A)에서 출력되는 제2 지연 클럭신호(ICLK2)는 입력 클럭신호(ICLK)와 135도의 위상 차이가 나는 신호로 정의된다. 또한, 제3 가변 지연부(113A)에서 출력되는 제3 지연 클럭신호(ICLK3)는 입력 클럭신호(ICLK)와 90도의 위상 차이가 나는 신호로 정의된다. 또한, 제4 가변 지연부(114A)에서 출력되는 제4 지연 클럭신호(ICLK4)는 입력 클럭신호(ICLK)와 45도의 위상 차이가 나는 신호로 정의된다.
위상 반전부(151A,152A,153A,154A)는 복수의 가변 지연부(111A,112A,113A,114A)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)의 위상을 반전시킨 신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 출력한다. 따라서, 입력 클럭신호(ICLK)와 각각 360도, 315도, 270도, 225도의 위상 차이가 나는 제5 내지 제8 지연 클럭신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)가 추가적으로 생성된다.
본 실시예의 클럭발생회로(100A)는 입력 클럭신호(ICLK)와 다른 위상을 가지는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4,ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 생성할 수 있다. 한편, 상술한 바와 같이 구성되는 클럭발생회로(100A)는 내부적으로 복수의 가변 지연부(111,112,113,114)를 병렬 형태로 배열하여, 입력 클럭신호(ICLK)를 상대적인 지연량을 통해서 지연시키는 방식으로 구성되었다. 이와 같은 복수의 가변 지연부(111A,112A,113A,114A)의 병렬 배치 방식은 각 지연 클럭신호를 생성할 때, 하나의 가변 지연부의 기본적인 지연량, 즉 해당 가변 지연부의 게이트 딜레이만이 해당 지연 클럭신호에 반영된다. 따라서 입력 클럭신호(ICLK)의 주파수가 높아지더라도 원하는 위상을 갖는 지연 클럭신호를 생성할 수 있다.
한편, 상술한 클럭발생회로(100A)를 포함하는 도 5의 지연고정루프의 주요동작은 다음과 같이 이루어진다.
클럭 입력 버퍼부(210A)는 외부 클럭신호(EXTCLK)를 버퍼링 하여 입력 클럭신호(ICLK)를 출력한다.
제2 위상 비교부(220A)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상을 비교하여 제2 위상검출신호(P_DET2)를 출력한다. 즉, 제2 위상 비교부(220A)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상이 동일할 때, 제2 위상검출신호(P_DET2)를 락킹(Locking) 시킨다. 제2 위상검출신호(P_DET2)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다.
위상 제어부(230A)는 제2 위상검출신호(P_DET2)의 제어에 따라 클럭선택신호(SEL<1:8>) 및 위상믹싱신호(P_MIX)를 출력한다.
선택부(240A)는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4) 중 클럭선택신호(SEL<1:8>)에 의해 선택된 두 개의 지연 클럭신호(CLKA,CLKB)를 출력한다.
위상 믹싱부(250A)는 위상믹싱신호(P_MIX)의 제어에 따라 선택부(240A)에서 출력되는 두 개의 지연 클럭신호(CLKA,CLKB)의 위상을 믹싱하여 출력 클럭신호(DLLCLK)를 출력한다. 위상 믹싱부(250A)는 위상믹싱신호(P_MIX)의 제어에 따라 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치를 조절하도록 구성될 수 있는데, 일반적으로 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치는 동일하도록 설계된다.
지연 모델부(260A)는 출력 클럭신호(DLLCLK)를 클럭 전달경로의 모델 지연량 만큼 지연시켜 피드백 클럭신호(FBCLK)를 출력한다. 참고적으로 모델 지연량은 클럭 입력 버퍼부(210A)의 지연량, 출력 클럭신호(DLLCLK)가 내부적으로 전달되는 신호라인의 지연량, 리피터 등의 지연량을 모델링 하여 결정된다.
본 실시예의 지연고정루프는 클럭발생회로(100A)에서 출력되는 다양한 위상의 복수의 지연 클럭신호를 선택적으로 이용하여 출력 클럭신호(DLLCLK)를 생성할 수 있다. 따라서, 외부 클럭신호(EXTCLK)의 주파수가 상승하더라도, 원하는 위상을 갖는 안정적인 출력 클럭신호(DLLCLK)를 생성할 수 있다.
도 6은 본 발명의 제4 실시예에 따른 지연고정루프의 구성도이다.
본 실시예에 따른 지연고정루프는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 6을 참조하면, 지연고정루프는 클럭발생회로(100B)와, 클럭 입력 버퍼부(210B)와, 제2 위상 비교부(220B)와, 위상 제어부(230B)와, 선택부(240B)와, 위상 믹싱부(250B)와, 지연 모델부(260B)를 구비한다.
상기와 같이 구성되는 지연고정루프의 세부구성과 주요동작을 살펴보면 다음과 같다.
우선, 클럭발생회로(100B)는 복수의 가변 지연부(111B,112B,113B,114B)와, 제1 위상 비교부(120B)와, 공통 지연 제어부(130B)와, 지연부(140B)와, 위상 반전부(151B,152B,153B,154B)로 구성된다. 참고적으로 지연부(140B)와, 위상 반전부(151B,152B,153B,154B)는 실시예에 따라 선택적으로 구비될 수 있는 요소이다.
지연부(140B)는 입력 클럭신호(ICLK)를 지연시켜 기준 클럭신호(REFCLK)를 출력한다. 이때, 기준 클럭신호(REFCLK)는 입력 클럭신호(ICLK)의 위상과 반주기 차이가 나는 신호로 설정되는 것이 바람직하다. 물론, 지연부(140B)의 지연량은 실시예에 따라 다르게 설계될 수 있다.
제1 위상 비교부(120B)는 입력 클럭신호(ICLK)와 일정 위상 차이를 갖는 기준 클럭신호(REFCLK)의 위상과 복수의 가변 지연부(111B,112B,113B,114B) 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호(ICLK1)의 위상을 비교한다. 본 실시예에서 제1 위상 비교부(120B)는 제1 가변 지연부(111B)에서 출력되는 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상을 비교하여 제1 위상검출신호(P_DET1)를 출력한다. 제1 위상검출신호(P_DET1)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다. 본 실시예에서 제1 위상 비교부(120B)는 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상이 동일하게 되었을 때, 제1 위상검출신호(P_DET1)를 락킹(Locking)시킨다. 참고적으로 기준 클럭신호(REFCLK)는 예시한 바와 같이 입력 클럭신호(ICLK)를 지연시켜서 생성한 신호로 정의 될 수 있는데, 실시예에 따라 기준 클럭신호(REFCLK)는 외부에서 제공된 클럭신호로 정의 될 수도 있을 것이다.
공통 지연 제어부(130B)는 제1 위상 비교부(120B)의 비교결과, 즉 제1 위상검출신호(P_DET1)의 제어에 따라 전압레벨이 조절되는 공통 지연제어신호(V_CTRL)를 출력한다. 일반적으로 공통 지연 제어부(130B)는 복수의 전압강하소자와 복수의 스위칭부로 구성될 수 있으며, 제1 위상검출신호(P_DET1)의 제어에 따라 복수의 분배전압 중 어느 하나의 분배전압을 공통 지연제어신호(V_CTRL)로서 출력한다.
복수의 가변 지연부(111B,112B,113B,114B)는 공통 지연제어신호(V_CTRL)의 전압레벨에 따라 입력 클럭신호(ICLK)의 지연량을 조절하여 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)를 출력한다. 이때, 복수의 가변 지연부(111B,112B,113B,114B)는 공통 지연제어신호(V_CTRL)의 전압레벨의 변화에 대응하여 서로 다른 가변 지연량을 갖는다. 복수의 가변 지연부(111B,112B,113B,114B)는 공통 지연제어신호(V_CTRL)의 전압레벨이 낮아질수록 지연량이 증가하며, 공통 지연제어신호(V_CTRL)의 전압레벨이 높아질수록 지연량이 감소한다. 본 실시예에서 복수의 가변 지연부(111B,112B,113B,114B)는 서로 다른 지연특성을 갖는 소자로 구성되므로, 복수의 가변 지연부(111B,112B,113B,114B)에 동일한 전압레벨의 공통 지연제어신호(V_CTRL)가 입력될지라도 복수의 가변 지연부(111B,112B,113B,114B)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)는 모두 다른 위상을 갖는다. 이때, 복수의 가변 지연부(111B,112B,113B,114B)의 지연량 차이는 서로 일정 배수가 유지되도록 설계되는 것이 바람직하다.
본 실시예에서 제1 가변 지연부(111B)에서 출력되는 제1 지연 클럭신호(ICLK1)와 기준 클럭신호(REFCLK)의 위상이 동일할 때 제1 위상검출신호(P_DET1)가 락킹(Locking) 된다. 따라서 기준 클럭신호(REFCLK)가 입력 클럭신호(ICLK)와 반주기 차이가 나는 신호라고 정의 되어 있다면, 제1 지연 클럭신호(ICLK1)도 입력 클럭신호(ICLK)와 반주기, 즉, 180도의 위상 차이가 나는 신호로 정의된다. 또한, 제2 가변 지연부(112B)에서 출력되는 제2 지연 클럭신호(ICLK2)는 입력 클럭신호(ICLK)와 135도의 위상 차이가 나는 신호로 정의된다. 또한, 제3 가변 지연부(113B)에서 출력되는 제3 지연 클럭신호(ICLK3)는 입력 클럭신호(ICLK)와 90도의 위상 차이가 나는 신호로 정의된다. 또한, 제4 가변 지연부(114B)에서 출력되는 제4 지연 클럭신호(ICLK4)는 입력 클럭신호(ICLK)와 45도의 위상 차이가 나는 신호로 정의된다.
위상 반전부(151B,152B,153B,154B)는 복수의 가변 지연부(111B,112B,113B,114B)에서 출력되는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4)의 위상을 반전시킨 신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 출력한다. 따라서, 입력 클럭신호(ICLK)와 각각 360도, 315도, 270도, 225도의 위상 차이가 나는 제5 내지 제8 지연 클럭신호(ICLK1B,ICLK2B,ICLK3B,ICLK4B)가 추가적으로 생성된다.
본 실시예의 클럭발생회로(100B)는 입력 클럭신호(ICLK)와 다른 위상을 가지는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4,ICLK1B,ICLK2B,ICLK3B,ICLK4B)를 생성할 수 있다. 한편, 상술한 바와 같이 구성되는 클럭발생회로(100B)는 내부적으로 복수의 가변 지연부(111B,112B,113B,114B)를 병렬 형태로 배열하여, 입력 클럭신호(ICLK)를 상대적인 지연량을 통해서 지연시키는 방식으로 구성되었다. 이와 같은 복수의 가변 지연부(111B,112B,113B,114B)의 병렬 배치 방식은 각 지연 클럭신호를 생성할 때, 하나의 가변 지연부의 기본적인 지연량, 즉 해당 가변 지연부의 게이트 딜레이만이 해당 지연 클럭신호에 반영된다. 따라서 입력 클럭신호(ICLK)의 주파수가 높아지더라도 원하는 위상을 갖는 지연 클럭신호를 생성할 수 있다.
한편, 상술한 클럭발생회로(100B)를 포함하는 도 6의 지연고정루프의 주요동작은 다음과 같이 이루어진다.
클럭 입력 버퍼부(210B)는 외부 클럭신호(EXTCLK)를 버퍼링 하여 입력 클럭신호(ICLK)를 출력한다.
제2 위상 비교부(220B)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상을 비교하여 제2 위상검출신호(P_DET2)를 출력한다. 즉, 제2 위상 비교부(220B)는 입력 클럭신호(ICLK)와 피드백 클럭신호(FBCLK)의 위상이 동일할 때, 제2 위상검출신호(P_DET2)를 락킹(Locking) 시킨다. 제2 위상검출신호(P_DET2)는 두 클럭신호의 위상 차이에 대응하는 전압레벨 또는 펄스폭을 가진 신호로 정의 될 수 있다.
위상 제어부(230B)는 제2 위상검출신호(P_DET2)의 제어에 따라 클럭선택신호(SEL<1:8>) 및 위상믹싱신호(P_MIX)를 출력한다.
선택부(240B)는 복수의 지연 클럭신호(ICLK1,ICLK2,ICLK3,ICLK4) 중 클럭선택신호(SEL<1:8>)에 의해 선택된 두 개의 지연 클럭신호(CLKA,CLKB)를 출력한다.
위상 믹싱부(250B)는 위상믹싱신호(P_MIX)의 제어에 따라 선택부(240B)에서 출력되는 두 개의 지연 클럭신호(CLKA,CLKB)의 위상을 믹싱하여 출력 클럭신호(DLLCLK)를 출력한다. 위상 믹싱부(250B)는 위상믹싱신호(P_MIX)의 제어에 따라 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치를 조절하도록 구성될 수 있는데, 일반적으로 두 개의 지연 클럭신호(CLKA,CLKB)의 위상 가중치는 동일하도록 설계된다.
지연 모델부(260B)는 출력 클럭신호(DLLCLK)를 클럭 전달경로의 모델 지연량 만큼 지연시켜 피드백 클럭신호(FBCLK)를 출력한다. 참고적으로 모델 지연량은 클럭 입력 버퍼부(210B)의 지연량, 출력 클럭신호(DLLCLK)가 내부적으로 전달되는 신호라인의 지연량, 리피터 등의 지연량을 모델링 하여 결정된다.
본 실시예의 지연고정루프는 클럭발생회로(100B)에서 출력되는 다양한 위상의 복수의 지연 클럭신호를 선택적으로 이용하여 출력 클럭신호(DLLCLK)를 생성할 수 있다. 따라서, 외부 클럭신호(EXTCLK)의 주파수가 상승하더라도, 원하는 위상을 갖는 안정적인 출력 클럭신호(DLLCLK)를 생성할 수 있다.
도 7은 도 5의 지연 제어부의 실시예에 따른 구성도이다.
도 7을 참조하면, 지연 제어부(130A)는 복수의 쉬프트 레지스터(131A~134A)로 구성된다. 복수의 쉬프트 레지스터(131A~134A)는 제1 위상검출신호(P_DET1)의 제어에 따라 쉬프트 라이트(Shift Right) 또는 쉬프트 레프트(Shift Left) 동작을 수행하면서, 각각 서로 다른 코드값을 갖는 복수의 지연제어코드(CTRL1<1:N>),CTRL2<1:N>),CTRL3<1:N>),CTRL4<1:N>)를 출력한다. 복수의 쉬프트 레지스터(131A~134A)의 초기 코드값은 각각 서로 일정 배수 차이를 갖도록 설정되는 것이 바람직하다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 특히, 가변 지연부는 조절하고자 하는 위상 범위에 따라 구비되는 개수가 실시예에 따라 달라 질 수 있을 것이다. 이러한 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100,100A,100B : 클럭발생회로

Claims (28)

  1. 삭제
  2. 복수의 지연제어신호 중 자신에 할당된 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부;
    상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 위상 비교부; 및
    상기 위상 비교부의 비교결과를 토대로 상기 복수의 지연제어신호를 생성하는 지연 제어부를 포함하며,
    상기 복수의 지연제어신호는,
    상기 위상 비교부의 비교결과에 따라 서로 다른 전압레벨을 가지며, 상기 복수의 지연제어신호의 전압레벨은 서로 예정된 배수 차이를 갖는 것을 특징으로 하는 클럭발생회로.
  3. 제2항에 있어서,
    상기 복수의 가변 지연부는,
    지연제어신호의 전압레벨의 변화에 대응하여 서로 동일한 가변 지연량을 갖는 것을 특징으로 하는 클럭발생회로.
  4. 복수의 지연제어신호 중 자신에 할당된 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부;
    상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 위상 비교부; 및
    상기 위상 비교부의 비교결과를 토대로 상기 복수의 지연제어신호를 생성하는 지연 제어부를 포함하며,
    상기 복수의 지연제어신호는,
    상기 위상 비교부의 비교결과에 따라 각각 서로 다른 코드값을 갖는 디지털 코드로서 생성되며, 상기 복수의 지연제어신호의 코드값은 서로 예정된 배수 차이를 갖는 것을 특징으로 하는 클럭발생회로.
  5. 제4항에 있어서,
    상기 복수의 가변 지연부는,
    지연제어신호의 코드값의 변화에 대응하여 서로 동일한 가변 지연량을 갖는 것을 특징으로 하는 클럭발생회로.
  6. 제2항 또는 제4항에 있어서,
    상기 복수의 가변 지연부에서 출력되는 상기 복수의 지연 클럭신호를 입력 받아, 입력 받은 신호를 반전시켜 출력하는 위상 반전부를 더 포함하는 클럭발생회로.
  7. 제2항 또는 제4항에 있어서,
    상기 입력 클럭신호를 지연시켜 상기 기준 클럭신호를 출력하는 지연부를 더 포함하는 클럭발생회로.
  8. 제2항 또는 제4항에 있어서,
    상기 기준 클럭신호는 상기 입력 클럭신호의 위상과 반주기 차이가 나는 신호임을 특징으로 하는 클럭발생회로.
  9. 공통 지연제어신호의 전압레벨에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부;
    상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 위상 비교부; 및
    상기 위상 비교부의 비교결과에 따라 전압레벨이 조절되는 상기 공통 지연제어신호를 출력하는 공통 지연 제어부를 포함하며,
    상기 복수의 가변 지연부는 상기 공통 지연제어신호의 전압레벨의 변화에 대응하여 서로 다른 가변 지연량을 갖는 것을 특징으로 하는 클럭발생회로.
  10. 제9항에 있어서,
    상기 복수의 가변 지연부의 지연량은 서로 일정 배수 차이가 나는 것을 특징으로 하는 클럭발생회로.
  11. 제9항에 있어서,
    상기 복수의 가변 지연부에서 출력되는 상기 복수의 지연 클럭신호를 입력 받아, 입력 받은 신호를 반전시켜 출력하는 위상 반전부를 더 포함하는 클럭발생회로.
  12. 제9항에 있어서,
    상기 입력 클럭신호를 지연시켜 상기 기준 클럭신호를 출력하는 지연부를 더 포함하는 클럭발생회로.
  13. 제9항에 있어서,
    상기 기준 클럭신호는 상기 입력 클럭신호의 위상과 반주기 차이가 나는 신호임을 특징으로 하는 클럭발생회로.
  14. 복수의 지연제어신호 중 자신에 할당된 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부;
    상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호의 위상과 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 제1 위상 비교부;
    상기 제1 위상 비교부의 비교결과를 토대로 상기 복수의 지연제어신호를 생성하는 지연 제어부;
    상기 입력 클럭신호와 피드백 클럭신호의 위상을 비교하여 위상검출신호를 출력하는 제2 위상 비교부;
    상기 위상검출신호의 제어에 따라 클럭선택신호 및 위상믹싱신호를 출력하는 위상 제어부;
    상기 복수의 지연 클럭신호 중 상기 클럭선택신호에 의해 선택된 제1 및 제2 지연 클럭신호를 출력하는 선택부;
    상기 위상믹싱신호의 제어에 따라 상기 선택부에서 출력되는 상기 제1 및 제2 지연 클럭신호의 위상을 믹싱하여 출력 클럭신호를 출력하는 위상 믹싱부; 및
    상기 출력 클럭신호를 클럭 전달경로의 모델 지연량 만큼 지연시켜 상기 피드백 클럭신호를 출력하는 지연 모델부
    를 포함하는 지연고정루프.
  15. 제14항에 있어서,
    상기 복수의 지연제어신호는,
    상기 제1 위상 비교부의 비교결과에 따라 서로 다른 전압레벨을 가지며, 상기 복수의 지연제어신호의 전압레벨은 서로 예정된 배수 차이를 갖는 것을 특징으로 하는 지연고정루프.
  16. 제15항에 있어서,
    상기 복수의 가변 지연부는,
    지연제어신호의 전압레벨의 변화에 대응하여 서로 동일한 가변 지연량을 갖는 것을 특징으로 하는 지연고정루프.
  17. 제14항에 있어서,
    상기 복수의 지연제어신호는,
    상기 제1 위상 비교부의 비교결과에 따라 각각 서로 다른 코드값을 갖는 디지털 코드로서 생성되며, 상기 복수의 지연제어신호의 코드값은 서로 예정된 배수 차이를 갖는 것을 특징으로 하는 지연고정루프.
  18. 제17항에 있어서,
    상기 복수의 가변 지연부는,
    지연제어신호의 코드값의 변화에 대응하여 서로 동일한 가변 지연량을 갖는 것을 특징으로 하는 지연고정루프.
  19. 제14항에 있어서,
    외부 클럭신호를 버퍼링 하여 상기 입력 클럭신호를 출력하는 클럭 입력 버퍼부를 더 포함하는 지연고정루프.
  20. 제14항에 있어서,
    상기 복수의 가변 지연부에서 출력되는 상기 복수의 지연 클럭신호의 위상을 반전시킨 신호를 상기 선택부에 제공하는 위상 반전부를 더 포함하는 지연고정루프.
  21. 제14항에 있어서,
    상기 입력 클럭신호를 지연시켜 상기 기준 클럭신호를 출력하는 지연부를 더 포함하는 지연고정루프.
  22. 제14항에 있어서,
    상기 기준 클럭신호는 상기 입력 클럭신호의 위상과 반주기 차이가 나는 신호임을 특징으로 하는 지연고정루프.
  23. 공통 지연제어신호의 전압레벨에 따라 입력 클럭신호의 지연량을 조절하여 복수의 지연 클럭신호를 출력하는 복수의 가변 지연부;
    상기 입력 클럭신호와 일정 위상 차이를 갖는 기준 클럭신호와 상기 복수의 가변 지연부 중 어느 하나의 가변 지연부에서 출력되는 지연 클럭신호의 위상을 비교하는 제1 위상 비교부;
    상기 제1 위상 비교부의 비교결과에 따라 전압레벨이 조절되는 상기 공통 지연제어신호를 출력하는 공통 지연 제어부;
    상기 입력 클럭신호와 피드백 클럭신호의 위상을 비교하여 위상검출신호를 출력하는 제2 위상 비교부;
    상기 위상검출신호의 제어에 따라 클럭선택신호 및 위상믹싱신호를 출력하는 위상 제어부;
    상기 복수의 지연 클럭신호 중 상기 클럭선택신호에 의해 선택된 제1 및 제2 지연 클럭신호를 출력하는 선택부;
    상기 위상믹싱신호의 제어에 따라 상기 선택부에서 출력되는 상기 제1 및 제2 지연 클럭신호의 위상을 믹싱하여 출력 클럭신호를 출력하는 위상 믹싱부; 및
    상기 출력 클럭신호를 클럭 전달경로의 모델 지연량 만큼 지연시켜 상기 피드백 클럭신호를 출력하는 지연 모델부를 포함하며,
    상기 복수의 가변 지연부는 상기 공통 지연제어신호의 전압레벨의 변화에 대응하여 서로 다른 가변 지연량을 갖는 것을 특징으로 하는 지연고정루프.
  24. 제23항에 있어서,
    상기 복수의 가변 지연부의 지연량은 서로 일정 배수 차이가 나는 것을 특징으로 하는 지연고정루프.
  25. 제23항에 있어서,
    외부 클럭신호를 버퍼링 하여 상기 입력 클럭신호를 출력하는 클럭 입력 버퍼부를 더 포함하는 지연고정루프.
  26. 제23항에 있어서,
    상기 복수의 가변 지연부에서 출력되는 상기 복수의 지연 클럭신호의 위상을 반전시킨 신호를 상기 선택부에 제공하는 위상 반전부를 더 포함하는 지연고정루프.
  27. 제23항에 있어서,
    상기 입력 클럭신호를 지연시켜 상기 기준 클럭신호를 출력하는 지연부를 더 포함하는 지연고정루프.
  28. 제23항에 있어서,
    상기 기준 클럭신호는 상기 입력 클럭신호의 위상과 반주기 차이가 나는 신호임을 특징으로 하는 지연고정루프.
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