KR20130002671A

KR20130002671A - 반도체 장치

Info

Publication number: KR20130002671A
Application number: KR1020110063779A
Authority: KR
Inventors: 정진일
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-06-29
Filing date: 2011-06-29
Publication date: 2013-01-08
Also published as: US20130002322A1; US8638137B2

Abstract

본 발명은 DLL클록을 지연모델만큼 지연하여 피드백클록으로 출력하는 지연모델부, 내부클록과 상기 피드백클록의 위상을 비교하여 선택신호로 출력하는 선택제어부, 상기 내부클록을 지연하여 지연내부클록으로 출력하는 지연부, 상기 선택신호에 응답하여 상기 내부클록과 상기 지연내부클록 중 어느 하나를 선택클록으로 출력하는 선택부, 상기 피드백클록과 내부클록의 위상을 비교하여 제어신호로 출력하는 위상비교부 및 상기 제어신호에 응답하여 상기 선택클록을 지연하여 상기 DLL클록으로 출력하는 가변지연부를 포함하는 지연고정루프 회로를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 집적회로에 관련된 것이로, 보다 자세하게는 반도체 집적회로의 지연고정루프 회로에 관련된 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구장치로부터 제공되는 데이터를 저장한다.

반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.

DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시킨다.

그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.

이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정루프를 구비하고 있다. 지연고정루프는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정루프는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정루프에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.

실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정루프에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정루프는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.

따라서, 지연고정루프 회로는 입력된 클럭을 지연시키는 딜레이부를 구비하고 있다. 그러나, 지연고정루프 회로가 구비한 딜레이부는 제한된 지연값을 가질 수 밖에 없기 때문에, 최대 지연값만큼 지연시켰는데도, 지연고정동작이 일어나지 않는 경우도 있다. 대체로 이 경우 입력된 클럭의 한주기가 상대적으로 길고, 딜레이부의 최대 지연값을 높일 수 없을 때에 발생한다.

본 발명은 동작 주파수 범위가 넓은 지연고정루프 회로를 제공한다.

본 발명은 입력클럭을 예정된 값으로 지연시킨 지연클럭을 생성하는 지연부;상기 입력클럭 또는 상기 지연클럭중 하나를 선택하여 전달하는 선택부; 상기 선택부에 의해 전달된 신호를 이용하여 지연고정동작을 수행하는 지연고정루프부; 및 상기 입력클럭의 주기와 상기 지연고정루프부에서 지연가능한 최대값을 비교하여 상기 선택부를 제어하는 선택제어부를 구비하는 반도체 장치를 제공한다.

본 발명은 입력된 클럭을 고정된 지연값만큼 지연시키는 단계; 상기 입력클럭을 지연고정루프부의 가변지연부에서 최대값만큼 지연시키는 단계; 상기 최대값만큼 지연된 클럭을 상기 지연고정루프부의 지연모델부에서 지연시켜 피드백클럭을 생성하는 단계; 상기 피드백 클럭의 천이시점이 상기 입력클럭의 한 주기 내에 있는지 판단하는 단계; 및 상기 판단된 결과에 따라, 상기 입력클럭을 이용하여 가변지연동작을 수행하거나, 상기 고정된 지연값만큼 지연된 클럭을 이용하여 가변지연동작을 수행하는 단계를 포함하는 반도체 장치의 구동방법을 제공한다.

본 발명의 반도체 장치는 지연고정동작에 대해 동작주파수가 넓다. 입력된 클럭신호의 주기값이 높아도, 지연부의 사용으로 구비된 지연고정루프부의 가변지여부가 가지는 최대 지연값이 부족한 상황에서도 지연고정동작이 에러 없이 가능하다.

또한, 본 발명의 반도체 장치는 지연부의 사용으로 지연고정동작을 더 빨리 할 수 있다. 일정한 값만큼 딜레이된 이후에 지연고정동작을 수행하기 때문에, 지연고정동작을 더 빨리 할 수 있다.

도 1은 본 발명의 일실시예에 따른 반도체 장치의 블럭도이다.
도 2는 본 발명의 일실시예에 따라 도1을 보다 구체화한 반도체 장치의 블록도이다.
도 3은 도 1의 선택제어부를 나타낸 블록도이다.
도 4는 도 2에 도시된 선택신호 생성부를 나타낸 회로도이다.
도 5는 도 2에 도시된 인에이블신호 생성부를 나타낸 회로도이다.
도 6a 및 도 6b는 도 2 내지 도 5와 같은 지연고정루프 회로의 동작을 나타낸 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도1 은 본 발명의 일시예에 따른 반도체 장치를 나타내는 블럭도이다.

도1을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 지연고정루프(100), 지연부(200) 및 선택부(300) 및 선택제어부(400)를 포함한다.

지연고정루프부(100)는 입력되는 클럭을 이용하여 내부에 구비된 지연모델부에 의해 지연된 피드백클럭(FBCLK)을 생성하고, 피드백 클럭(FBCLK)과 입력된 클럭(ICLK)을 가변적인 지연값으로 조정한 클럭과의 위상을 비교하여 지연고정된 클럭을 생성한다. 지연부(200)는 입력된 클럭(ICLK)을 예정된 값으로 지연시켜 출력한다. 선택부(300)는 지연부(200)에서 제공하는 클럭 또는 입력클럭(ICLK)중 하나를 선택하여 지연고정루프부(100)으로 전달한다. 선택제어부(400)는 입력클럭(ICLK)과 피드백클럭(FBCLK)의 위상을 비교하고, 그 결과에 따라 선택부(300)의 어떤 클럭을 출력할지 제어한다.

일반적인 지연고정루프 회로의 동작을 살펴보면, 입력된 기준클럭은 가변지연부에서 예정된 값으로 지연되고, 그 지연된 클럭은 지연모델부에서 모델링된 값만큼 지연되어 피드백 클럭으로 생성된다. 위상비교부는 피드백클럭(FBCLK)과 기준클럭의 위상을 비교하여 일치하는 시점까지 가변지연부에서 지연값을 조정한다. 피드백 클럭과 기준클럭의 위상이 일치되는 가변지연부의 지연값이 찾아지면, 지연고정된 상태가된다. 지연고정된상태에서 가변지연부에서 출력되는 클럭이 지연고정된 클럭(DLLCLK)이다. 반도체 장치는 이 지연고정된 클럭에 동기시켜 데이터를 출력하게 된다. 그러나, 가변지연부에서 지연시킬 수 있는 지연값이 기준클럭의 한주기보다 상대적으로 크게 작으면, 가변지연부에서 아무리 지연값을 조정해도 지연고정된 상태가 되지 않는다.

본 발명을 이를 해결하기 위해, 지연부와 선택부 및 선택제어부를 구비한 반도체 장치를 제안한다.

지연부(200는 입력된 입력클럭(ICLK)을 예정된 지연값으로 지연시켜 출력한다. 여기서 지연부(200)가 가질 수 있는 예정된 지연값은 지연고정루프부(100)의 가변지연부가 가질 수 있는 최대 지연값과 같거나 작은 값으로 한다. 선택부(300)는 지연부(200)에 의해 지연된 클럭신호 또는 입력클럭(ICLK)중 하나를 선택제어부(400)의 제어에 따라 선택하여 지연고정루프부(100)로 출력한다.

선택제어부(400)는 입력클럭(ICLK)와 지연고정루프회로(100)의 피드백클럭(FBCLK)의 위상을 비교하역, 그 결과에 대응하여 선택부(300)를 제어한다. 이때, 피드백클럭(FBCLK)은 지연고정루프회로(100)의 가변지연부는 지연값의 최대값을 지연시키는 상태에서 제공되는 클럭신호이다. 예를 들어, 초기동작모드에서 지연고정루프부는 먼저 가변지연시킬 수 있는 최대값만큼 입력되는 클럭을 지연시키고, 이를 지연모델부를 통과시켜 피드백 클럭을 생성한다.

이렇게 생성된 피드백 클럭(FBCLK)의 상승천이 시점이 입력클럭(ICLK)의 한주기안에 들어오면, 지연고정루프부(100)에서 지연고정상태를 만들 수 없게 된다. 즉, 가변지연부가 최대지연값으로 클럭을 지연시킨 클럭이 입력클럭의 한주기를 벗어나지 못하면, 지연값을 아무리 가변시켜도, 지연고정상태를 만들지 못하는 것이다. 주로 이 경우는 한주기가 상대적으로 길어지는 저주파로 동작하거나 테스트 신호로 반도체 장치를 동작시킬 때 생긴다. 따라서, 피드백 클럭(FBCLK)의 상승천이 시점이 입력클럭(ICLK)의 한주기안에 들어오지 않게 되면, 선택제어부(400)는 선택부(300)가 지연부(200)에서 출력된 클럭신호를 지연고정루프부(100)로 전달하도록 제어한다.

만약, 피드백 클럭(FBCLK)의 상승천이 시점이 입력클럭(ICLK)의 한주기안에 들어오지 않고 넘어가게 되면, 지연고정루프부(100)에서 가변지연상태를 만들 수 있다는 것을 의미한다. 따라서 이 경우에는 선택제어부(400)는 선택부(300)가 입력클럭(ICLK)을 지연고정루프부(100)로 전달하도록 제어한다.피드백 클럭(FBCLK)의 상승천이 시점이 입력클럭(ICLK)의 한주기안에 들어왔는지를 판단하는 것은 피드백 클럭(FBCLK)의 상승천이 시점이 입력클럭(ICLK)의 두번째 천이시점보다 앞선 것인지 아닌지로 판별할 수 있다.

지연고정루프부(100)의 가변지연부가 가질 수 있는 최대지연값은 무한정 크게 할 수 없는 문제가 있다. 최근의 반도체 장치는 고속으로 동작되기를 요구받고 있는데, 고속으로 동작하기 위해서는 지연고정루프부에서 발생하는 뱅뱅 지터(bang-bang jitter)를 최소화할 필요가 있다. 지연고정루프부가 지연고정할 때에 가변지연부를 구성하는 단위딜레이 하나의 지연값보다 지연고정된 클럭을 더 정밀하게 지연고정시킬 수는 없다. 따라서 단위딜레이 하나만큼 지연고정된 클럭이 변화하는 것을 뱅뱅지터라고 한다.

뱅뱅지터를 줄이기 위해서는 단위딜레이의 지연값을 최대한 줄여야 한다. 그러나, 단위딜레이의 지연값을 최대한 줄이게 되면, 가변지연부에 구비되는 최대한의 단위딜레이의 수는 최대치가 정해져 있기 때문에, 가변지연부의 최대 지연값은 줄어들게 된다. 가변지연부에서 지원할 수 있는 가변지연값의 최대치가 줄어든다는 것은 지연고정루프부(100)가 저주파에서 동작하는 것이 더 어려워진다는 것을 의미한다.

본 발명에서 제안하는 반도체 장치는 지연부와 선택부를 구비하여, 전술한 문제를 해결할 수 있다. 저주파에서 동작시키는 경우에, 입력클럭의 주기가 상대적으로 크다. 그러나, 가변지연부의 최대지연값+지연모델부의 지연값이 입력클럭의 주기보다 작을 때에도 본 발명에서 제안하는 반도체 장치는 지연부에서 일정한 값만큼 지연시켜출력한 클럭을 이용하여 지연고정루프부에서 지연고정동작을 하기 때문에, 지연고정동작을 에러없이 수행할 수 있다.

또한, 지연고정루프부에서 일정한 값을 지연한 클럭을 사용하여 지연고정동작을 수행하기 때문에, 지연부를 사용하지 않을 때보다, 지연고정동작을 더 빨리 할 수 있는 효과도 있다.

계속해서 도2 내지 도6을 참조하여 본 실시예에 따른 반도체 장치의 동작을 보다 자세히 살펴본다.

도 2은 본 발명의 일실시예에 따른 반도체 장치의 블록도로서, 도1을 보다 자세히 도시한 것이다.

도 2에 도시된 바와 같이 본 발명의 일실시예에 따른 반도체 장치는 버퍼부(1), 인에이블부(2), 지연부(3), 선택부(4), 가변지연부(5), 지연모델부(6), 위상비교부(7), 선택제어부(8)를 포함한다. 여기서 가변지연부(5), 지연모델부(6), 위상비교부(7)가 도1의 지연고정루프부에 대응될 수 있다. 또한, 선택제어부(8)와, 선택부(4), 지연부(3)는 도1에 도시된 각각 같은 명칭의 블럭에 대응할 수 있다.

버퍼부(1)는 외부클록(ECLK)을 버퍼링하여 내부클록(ICLK)을 생성한다. 이를 위해, 버퍼부(1)는 직렬로 연결된 복수의 인버터(inverter), 또는 차동증폭기를 포함한다.

인에이블부(2)는 인에이블신호(CLKEN)에 응답하여 내부클록(ICLK)의 전달여부를 결정한다. 이를 위해, 인에이블부(2)는 내부클록(ICLK)과 인에이블신호(CLKEN)를 입력받는 앤드게이트(AND1)를 포함한다. 여기서, 인에이블신호(CLKEN)는 내부클록(ICLK)에 글리치(glitch)가 발생하지 않도록 제어하기 위해 생성된 신호이다. 이하부터는, 인에이블부(2)의 출력신호도 내부클록(ICLK1)인 것으로 설명하며, 도면부호만을 CLK에서 CLK1으로 변경한다.

지연부(3)는 내부클록(CLK1)을 지연하여 지연클록(DCLK)으로 출력한다. 이를 위해, 지연부(3)는 인버터체인 또는 저항과 캐패시터가 연결된 지연회로를 포함한다. 또한, 지연부(3)는 선택제어부(8)의 제어를 받아 선택적으로 턴온 또는 턴오프될 수 있다. 지연부(3)가 동작하지 않을 때에는 파워소모를 줄이기 위해 턴오프 시킬 수 있는 것이다.

선택부(4)는 선택신호(SEL)에 응답하여 지연클록(DCLK) 또는 내부클록(ICLK1) 중 어느 한 신호를 선택클록(SELCLK)으로 출력한다. 이를 위해, 선택부(4)는 스위치, 전달게이트(transfer gate) 및 멀티플렉서 등을 포함한다.

가변지연회로(5)는 비교결과신호(COMP)에 따라 선택클록(SELCLK)을 지연시켜 DLL클록(DLLCLK)으로 출력한다. 이를 위해, 가변지연회로(5)는 비교결과신호(COMP)에 따라 가변지연회로(52)의 지연시간을 결정하는 지연시간 제어신호(DCONT)를 생성하는 지연제어회로(51), 지연시간 제어신호(DCONT)에 따라 선택클록(SELCLK)을 지연시켜 DLL클록(DLLCLK)으로 출력하는 가변지연회로(52)를 포함한다. 가변지연회로(52)는 DLL클록(DLLCLK)의 지터성분을 배제하기 위해, 미세화된 지연시간을 갖는 복수의 지연회로들을 포함한다.

지연모델부(6)는 DLL클록(DLLCLK)을 정해진 지연시간만큼 지연하여 피드백클록(FBCLK)으로 출력한다. 이때, 지연모델부(6)의 지연시간은 예를 들어, 버퍼부(1)의 지연시간과, 도시하지는 않았으나 DLL클록(DLLCLK)을 버퍼링하여 출력하는 출력버퍼의 지연시간의 합이다.

위상비교부(7)는 내부클록(ICLK1)과 피드백클록(FBCLK)의 위상을 비교하여 비교결과신호(COMP)를 생성한다. 내부클록(ICLK1)이 피드백클록(FBCLK)보다 라이징시점이 선행한다면 선행하는 만큼 하이레벨의 구간을 갖는 비교결과신호(COMP)을 생성하고, 내부클록(ICLK1)이 피드백클록(FBCLK)보다 라이징시점이 선행한다면 후행하는 만큼 로우레벨의 구간을 갖는 비교결과신호(COMP)을 생성한다. 이와 같은 비교결과신호(COMP)의 레벨 구간에 따라 지연제어회로(51)는 가변지연회로(52)의 지연구간을 결정한다.

선택제어부(8)는 내부클록(ICLK1)과 피드백클록(FBCLK)의 위상을 비교하여 선택신호(SEL)를 생성한다. 선택신호(SEL)는 내부클록(ICLK1)이 2회 라이징하는 동안에 피드백클록(FBCLK)이 1회라도 라이징을 하면 하이레벨로 천이하고, 내부클록(ICLK1)이 2회 라이징하는 동안에 피드백클록(FBCLK)이 라이징을 하지 않으면 로우레벨로 천이한다. 또한, 선택제어부(8)는 내부클록(ICLK1)에 응답하여 인에이블신호(CLKEN)를 생성한다. 즉, 선택제어부(8)는 내부클록(ICLK1)이 생성되는 동안 인에이블신호(CLKEN)를 로우레벨로 활성화시킨다.

도 3은 도 1의 선택제어부(8)를 나타낸 블록도이다.

도 3에 도시된 바와 같이, 선택제어부(8)는 내부클록(ICLK1)과 피드백클록(FBCLK) 및 리셋신호(RSTB)에 응답하여 선택신호(SEL)를 생성하는 선택신호 생성부(81)와 내부클록(ICLK1)과 리셋신호(RSTB)에 응답하여 인에이블신호(CLKEN)를 생성하는 인에이블신호 생성부(82)를 포함한다.

도 4은 도 3에 도시된 선택신호 생성부(81)를 나타낸 회로도이다.

도 4에 도시된 바와 같이, 선택신호 생성부(81)는 제1 제어클록 생성부(811), 제1 동기화부(812), 제2 동기화부(813), 단위지연부(814), 제2 제어클록 생성부(815), 제3 동기화부(816), 제4 동기화부(817) 및 제5 동기화부(818)를 포함한다.

제1 제어클록 생성부(811)는 제1 동기화부(812), 제2 동기화부(813) 및 제4 동기화부(817)의 출력신호 생성시점을 제어하기 위한 제1 제어클록(CCLK1)을 생성한다. 제1 제어클록(CCLK1)은 제2 동기화신호(REFO)가 활성화되는 동안 내부클록(ICLK1)에 동기하여 토글(toggle)한다. 그리고, 제1 제어클록 생성부(811)는 반도체 장치의 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제1 제어클록(CCLK1)은 내부클록(ICLK1)과 제2 동기화신호(REFO)를 오어(OR)하는 제1 오어게이트(OR1)를 포함한다.

제1 동기화부(812)는 제1 제어클록(CCLK1)에 따라 전원전압(VDD)을 시프트하여 제1 동기화신호(PREFO)를 출력한다. 따라서, 제1 동기화신호(PREFO)는 내부클록(ICLK1)의 첫 라이징시점에 동기하여 하이레벨로 활성화된다. 제1 동기화부(812)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제1 동기화부(812)는 D플립플롭을 포함한다.

제2 동기화부(813)는 제1 제어클록(CCLK1)에 따라, 제1 동기화신호(PREFO)를 내부클록(ICLK1)의 1tCK만큼 시프트시켜 제2 동기화신호(REFO)로 출력한다. 제2 동기화부(813)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제2 동기화부(813)는 D플립플롭을 포함한다.

단위지연부(814)는 제2 동기화신호(REFO)를 지연하여 제3 동기화신호(REFOD)로 출력한다. 이를 위해, 단위지연부(814)는 직렬로 연결된 두 개의 인버터(INV1, INV2)를 포함한다. 단위지연부(814)는 지연시간에 따라 두 개의 인버터(INV1, INV2)보다 많은 인버터를 포함할 수 있다.

제2 제어클록 생성부(815)는 제3 동기화부(816)의 출력신호 생성시점을 제어하기 위한 제2 제어클록(CCLK2)을 생성한다. 제2 제어클록(CCLK2)은 제 동기화신호(FBO)가 활성화되는 동안 피드백클록(FBCLK)에 동기하여 토글한다. 그리고, 제2 제어클록 생성부(815)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제2 제어클록 생성부(815)은 피드백클록(FBCLK)과 제5 동기화신호(FBO)를 오어(OR)하는 제2 오어게이트(OR2)를 포함한다.

제3 동기화부(816)는 제2 제어클록(CCLK2)에 따라 전원전압(VDD)을 시프트하여 제4 동기화신호(PFBO)를 출력한다. 따라서, 제4 동기화신호(PFBO)는 피드백클록(FBCLK)의 첫 라이징시점에 동기하여 하이레벨로 활성화된다. 제3 동기화부(816)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제3 동기화부(816)는 D플립플롭을 포함한다.

제4 동기화부(817)는 제1 제어클록(CCLK1)에 따라, 제4 동기화신호(PFBO)를 시프트시켜 제5 동기화신호(FBO)로 출력한다. 제4 동기화부(817)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제4 동기화부(817)는 D플립플롭을 포함한다.

제5 동기화부(818)는 제3 동기화신호(REFOD)에 따라 제5 동기화신호(FBO)를 시프트하여 선택신호(SEL)로 출력한다. 제5 동기화부(818)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제4 동기화부(818)는 D플립플롭을 포함한다.

이상과 같은 선택제어부(8)는 내부클록(ICLK1)과 피드백클록(FBCLK)의 위상을 비교하여 선택신호(SEL)를 생성한다. 결국, 선택신호생성부(81)은 내부클록(ICLK1)의 한주기, 즉 두번 천이되는 동안 피드백 클럭(FBCLK)의 상승시점에 생성되는지에 따라 선택신호(SEL)를 하이레벨로 활성화 또는 비활성화시킨다.

도 5는 도 3에 도시된 인에이블신호 생성부(82)를 나타낸 회로도이다.

도 5에 도시된 바와 같이, 인에이블신호 생성부(82)는 제3 제어클록 생성부(821), 제6 동기화부(822) 및 제7 동기화부(823)를 포함한다.

제3 제어클록 생성부(821)는 제6 동기화부(822)와 제7 동기화부(823)의 출력신호 생성시점을 제어하기 위한 제3 제어클록(CCLK3)을 생성한다. 제2 제어클록(CCLK2)은 인에이블신호(CLKEN)가 활성화되는 동안 내부클록(ICLK)에 동기하여 토글한다. 그리고, 제3 제어클록 생성부(821)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제3 제어클록 생성부(821)는 내부클록(ICLK)과 인에이블신호(CLKEN)를 오어(OR)하는 제1 노어게이트(NOR1)를 포함한다.

제6 동기화부(822)는 제3 제어클록(CCLK3)에 동기하여 제6 동기화신호(PCLKEN)를 출력한다. 따라서, 제6 동기화신호(PCLKEN)는 내부클록(ICLK1의 첫 라이징시점에 동기하여 하이레벨로 활성화된다. 제6 동기화부(822)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제6 동기화부(822)는 D플립플롭을 포함한다.

제7 동기화부(823)는 제3 제어클록(CCLK3)에 따라, 제6 동기화신호(PCLKEN)를 내부클록(ICLK)의 1tCK만큼 이동시켜 인에이블신호(CLKEN)로 출력한다. 제7 동기화부(823)는 리셋신호(RSTB)에 응답하여 리셋한다. 이를 위해, 제7 동기화부(823)는 D플립플롭을 포함한다.

이상과 같은 지연고정루프 회로의 동작을 설명하면 다음과 같다.

도 6a 및 도 6b는 도 1 내지 도 4와 같은 지연고정루프 회로의 동작을 나타낸 타이밍도이다. 도 6a는 저주파로 동작하는 반도체 장치 내에서 지연고정루프 회로의 동작을 나타낸 타이밍도이고, 도 6b는 고주파로 동작하는 반도체 장치 내에서 지연고정루프 회로의 동작을 나타낸 타이밍도이다.

도 6a에 도시된 바와 같이, 외부클록(ECLK)이 버퍼링되어 내부클록(ICLK)이 생성되고 T1 시점에 리셋신호(RSTB)가 활성화되면, 인에이블신호 생성부(82)가 내부클록(ICLK)의 두 번째 폴링시점에 인에이블신호(CLKEN)를 생성한다. 따라서, 인에이블부(2)가 T2 시점부터 내부클록(ICLK1)을 생성한다.

내부클록(ICLK1)이 생성되면, 선택부(4)는 내부클록(ICLK1)을 선택클록(SELCLK)으로 출력하며, 가변지연회로(51)가 최대 지연시간으로 선택클록(SELCLK)을 지연하여 DLL클록(DLLCLK)을 생성한다. 이후, 지연모델부(6)는 DLL클록(DLLCLK)을 지연하여 피드백클록(FBCLK)을 생성한다.

선택제어부(8)는 내부클록(ICLK1)이 2회 라이징하는 동안 피드백클록(FBCLK)이 1회 라이징하는지 여부를 확인하여, 선택신호(SEL)를 생성한다. 구체적으로 설명하면, 내부클록(ICLK1)의 첫 번째 라이징시점에 활성화되는 제1 동기화신호(PREFO)와 두 번째 라이징시점에 활성화되는 제2 동기화신호(REFO)가 생성되고, 피드백클록(FBCLK)의 첫 번째 라이징시점에 활성화되는 제4 동기화신호(FPBO)가 생성되면, 선택제어부(8)는 제1 동기화신호(PREFO)의 활성화시점으로부터 제2 동기화신호(REFO)의 활성화시점까지의 구간 내에 제4 동기화신호(FPBO)가 활성화되는지의 여부에 따라 선택신호(SEL)를 생성한다.

이때, 상기 구간 내에 제4 동기화신호(FPBO)가 활성화하기 때문에, 저주파 동작의 경우 선택신호(SEL)를 하이레벨로 활성화시킨다. 도6a에서 피드백클럭(FBLCK)이 천이되는 시점(X)이 내부클록(ICLK1)이 2회 라이징하는 타이밍 즉 한주기(Y 참조) 이내인것을 알 수 있다. 따라서, 이 경우에는 지연부(3)를 활성화시켜서, 지연부(3)에서 지연된 클럭이 선택부(4)에 의해 선택되어 전달된다.

도 6b에 도시된 바와 같이, 외부클록(ECLK)이 버퍼링되어 내부클록(ICLK)이 생성되고 T1 시점에 리셋신호(RSTB)가 활성화되면, 인에이블신호 생성부(82)가 내부클록(ICLK)의 두 번째 폴링시점에 인에이블신호(CLKEN)를 생성한다. 따라서, 인에이블부(2)가 T2 시점부터 내부클록(ICLK1)을 생성한다.

선택제어부(8)는 내부클록(ICLK1)이 2회 라이징하는 동안 피드백클록(FBCLK)이 1회라도 라이징하는지의 여부를 확인하여, 선택신호(SEL)를 생성한다. 구체적으로 설명하면, 내부클록(ICLK1)의 첫 번째 라이징시점에 활성화되는 제1 동기화신호(PREFO)와 두 번째 라이징시점에 활성화되는 제2 동기화신호(REFO)가 생성되고, 피드백클록(FBCLK)의 첫 번째 라이징시점에 활성화되는 제4 동기화신호(FPBO)가 생성되면, 선택제어부(8)는 제1 동기화신호(PREFO)의 활성화시점으로부터 제2 동기화신호(REFO)의 활성화시점까지의 구간 내에 제4 동기화신호(FPBO)가 활성화되는지의 여부에 따라 선택신호(SEL)를 생성한다. 이때, 상기 구간 내에 제4 동기화신호(FPBO)가 활성화하지 않기 때문에, 고주파 동작의 경우 선택신호(SEL)를 로우레벨로 유지시킨다. 따라서, 지연고정루프 회로는 가변지연회로(51)과 지연모델부(6)만으로 내부클록(ICLK1)을 지연하여 루프동작을 수행한다. 도6b에서 피드백클럭(FBLCK)이 천이되는 시점(X)이 내부클록(ICLK1)이 2회 라이징하는 타이밍 즉 한주기(Y 참조) 밖인 것을 알 수 있다. 따라서, 이 경우에는 지연부(3)를 활성화시키지 않고, 내부클럭(ICLK1)이 선택부(4)에 의해 선택되어 전달된다

이와 같은 본 발명에 의한 반도체 장치는 지연모델부의 지연값과 가변지연회로의 최대지연값을 이용하여 내부클록(ICLK1)을 1tCK 만큼 지연시킬 수 있는지를 미리 파악한 후, 내부클록(ICLK1)의 1tCK)만큼 지연시킬 수 없으면, 지연시간을 추가한 내부클록(ICLK1)을 이용하여 지연고정루프 동작을 수행한다.

지금까지 살펴본 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 뱅 지터 성분을 최대한 줄이기 위해 가변지연회로의 단위지연값을 최대한 작게하여 가변지연회로의 최대지연값이 줄어들었다 하더라도, 지연시킬 수 있는 클럭주파수의 범위는 더 넓게 유지시킬 수 있다. 예를 들어, 0.5n ~ 3n의 주기를 가지는 클럭신호를 위해 반도체 장치의 지연고정루프부를 구성하여도, 5 ~ 7n의 주기를 가지는 클럭신호에 대해서도 신뢰성 있게 지연고정동작을 수행할 수 있는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다. 예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현될 수 있다.

1: 버퍼부 2: 인에이블부
3: 지연부 4: 선택부
5: 가변지연부 6: 지연모델부
7: 위상비교부 8: 선택제어부

Claims

입력클럭을 예정된 값으로 지연시킨 지연클럭을 생성하는 지연부;
상기 입력클럭 또는 상기 지연클럭중 하나를 선택하여 전달하는 선택부;
상기 선택부에 의해 전달된 신호를 이용하여 지연고정동작을 수행하는 지연고정루프부; 및
상기 입력클럭의 주기와 상기 지연고정루프부에서 지연가능한 최대값을 비교하여 상기 선택부를 제어하는 선택제어부
를 구비하는 반도체 장치.
제 1 항에 있어서,
상기 지연고정루프부는
상기 제어신호에 응답하여 상기 선택클록을 지연하여 출력하는 가변지연부
상기 가변지연부의 출력클록을 지연모델만큼 지연하여 피드백클록으로 출력하는 지연모델부; 및
상기 피드백클록과 상기 입력클록의 위상을 비교하여 제어신호로 출력하는 위상비교부
를 포함하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 선택제어부는
상기 입력클록이 2회 라이징하는 동안 상기 피드백클록이 적어도 1회 라이징하면지 여부를 판단하는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서,
인에이블신호에 응답하여 상기 입력클록의 전달 유무를 결정하는 인에이블부를 더 포함하는 반도체 장치.
제 4 항에 있어서,
상기 선택제어부는 상기 입력클록에 응답하여 상기 인에이블신호를 생성하는 인에이블신호 생성부를 더 포함하는 반도체 장치.
제 1 항에 있어서,
상기 선택제어부는
상기 내부클록과 제2 동기화신호를 오어하여 제1 제어클록을 생성하는 제1 제어클록 생성부;
상기 제1 제어클록에 따라 전원전압을 시프트하여 제1 동기화신호를 생성하는 제1 동기화부;
상기 제1 제어클록에 따라 상기 제1 동기화신호를 시프트시켜 상기 제2 동기화신호를 생성하는 제2 동기화부;
상기 제2 동기화신호를 지연하여 제3 동기화신호로 출력하는 단위지연부;
상기 피드백클록과 제5 동기화신호를 오어하여 제2 제어클록을 생성하는 제2 제어클록 생성부;
상기 제2 제어클록에 따라 상기 전원전압을 시프트하여 제4 동기화신호를 생성하는 제3 동기화부;
상기 제1 제어클록에 따라 상기 제4 동기화신호를 시프트시켜 상기 제5 동기화신호를 생성하는 제4 동기화부; 및
상기 제3 동기화신호에 따라 상기 제5 동기화신호를 시프트하여 상기 선택신호를 생성하는 제5 동기화부
를 포함하는 반도체 장치.
제 2 항에 있어서,
상기 지연부의 지연값은 상기 가변지연부의 최대지연값보다 같거나 작은 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 선택부가 지연부의 출력을 전달하는 것은 테스트 모드인 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 선택부가 지연부의 출력을 전달하는 경우는 5n ~ 7n 범위로 입력클럭의 주기가 정해지고, 입력클럭을 전달하는 경우는 0.5n ~3n 경우인 것을 특징으로 하는 반도체 장치.
입력된 클럭을 고정된 지연값만큼 지연시키는 단계;
상기 입력클럭을 지연고정루프부의 가변지연부에서 최대값만큼 지연시키는 단계;
상기 최대값만큼 지연된 클럭을 상기 지연고정루프부의 지연모델부에서 지연시켜 피드백클럭을 생성하는 단계;
상기 피드백 클럭의 천이시점이 상기 입력클럭의 한 주기 내에 있는지 판단하는 단계; 및
상기 판단된 결과에 따라, 상기 입력클럭을 이용하여 가변지연동작을 수행하거나, 상기 고정된 지연값만큼 지연된 클럭을 이용하여 가변지연동작을 수행하는 단계
를 포함하는 반도체 장치의 구동방법.
제 10 항에 있어서,
상기 피드백 클럭의 천이시점이 상기 입력클럭의 한주기 내에 있는지 판단하는 단계는 상기 입력클럭이 두번 천이되는 동안 상기 피드백 클럭의 상승시점이 있는지를 판단하는 것을 특징으로 하는 반도체 장치의 구동방법.
제 10 항에 있어서,
상기 고정된 지연값은 상기 가변지연부의 최대지연값보다 같거나 작은 것을 특징으로 하는 반도체 장치의 구동방법.
제 10 항에 있어서,
상기 선택부가 지연부의 출력을 전달하는 경우는 5n ~ 7n 범위로 입력클럭의 주기가 정해지고, 입력클럭을 전달하는 경우는 0.5n ~3n 경우인 것을 특징으로 하는 반도체 장치의 구동방법.