JP2009530894A - ダブルデータレート・インタフェース - Google Patents

Abstract

本発明は、プロセッサとランダムアクセスメモリとの間で使用されるダブルレート・インタフェース及び方法に関するものであり、このダブルレート・インタフェースは、ランダムアクセスメモリからのデータストローブ信号に遅延を生じさせる手段を含む遅延線を備え、この遅延線は、データストローブ信号の遅延がセットアップ時間とデータバスの立上り時間の合計に等しくなるように構成されている。上記インタフェースは、遅延ロックループを備えた遅延線を含み、この遅延ロックループはリング発振器を備えている。
このリング発振器はバッファ及びバーニア遅延回路を含む。

Description

本発明は、ダブルデータレート（ＤＤＲ）同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、特にインタフェースのタイミングシステムに関するものであり、その内部で使用する遅延ロックループ（ＤＬＬ）に関するものである。

ＳＤＲＡＭが方形波のクロック信号を使用してデータを転送することは周知である。従来のＳＤＲＡＭ装置は、大部分の同期回路と同様に、クロック信号のロー−ハイの遷移時にデータ転送を実行し、逆のハイ−ローの遷移は無視する。他方では、ＤＤＲ−ＳＤＲＡＭは、クロック信号のロー−ハイの遷移時及びハイ−ローの遷移時に共に動作し、これにより特定のクロックレートに対する転送レートを倍増させるか、あるいは他方では、所定のデータ転送レートに必要なクロックレートを半分にする。

図１ａは、ＤＤＲ転送において使用されるインタフェースのキー要素を示し、図１ｂは、こうした転送についての代表的なタイミング図を示す。クロック信号ＣＬＫは、プロセッサからＤＤＲメモリに送信される。ＤＤＲメモリはこの信号を利用して、読出し（ＲＥＡＤ）サイクルのコマンド信号を発生する。読出しサイクル中に、ＤＤＲメモリは読出しデータ有効信号ＤＱＳを発生し、ＤＱＳは、データ信号（ＤＱ）に並行して移動する双方向データストローブ信号であり、これによりＤＤＲメモリはＤＱＳを基準信号として使用して、対応するＤＱをフェッチして受信する。

一般的なＤＱＳとＤＱとは同じ物理特性を有し、これにより、ＤＤＲ−ＳＤＲＡＭからプロセッサへの、あるいはその逆方向のデータ転送中に、ＤＱＳとＤＱとの間にスキューが存在しない。

ＤＱＳのロー−ハイの遷移時に、あるいは立上りエッジにおいて、データ０（ＤＡＴＡ０）の値がプロセッサの入力に与えられる。あるいはまた、ＤＱＳのハイ−ローの遷移時に、あるいは立下りエッジにおいて、データ１（ＤＡＴＡ１）の値がプロセッサに与えられる。図１ｂに示すように、読出し転送のＤＱが有効であるものと考えることができる前に、有効なデータストローブのプリアンブルが要求され、このプロセスを終了させるために、データストローブのポストアンブルが要求される。プリアンブル位相が、あらゆるデータ転送が発生する前の安定した論理状態を規定するのに対し、ポストアンブルは、読出し動作を終了した後に、ＤＱＳの論理がさらなるデータを受信することを不能にするために要求される。

従ってプロセッサは、内部ラッチのセットアップ（ＳＥＴ−ＵＰ）及びホールド（ＨＯＬＤ、保持）のタイミング制約に従い、またデータバスに関連する立上り時および立下り時に従って、有効なＤＱＳ後の少しの間受信データをラッチしなければならない。

ＪＥＤＥＣ半導体技術協会のＤＤＲメモリの仕様は、データ０の送出位相とデータ１の送出位相とのタイミングが等しくあるべきことを示している。パルス波形のハイ（ＨＩＧＨ）時間すなわち「マーク」状態とロー（ＬＯＷ）時間すなわち「スペース」状態とを組み合わせてマーク−スペース比を規定し、この比はＤＤＲ仕様については一般に５０：５０または１である。こうした１のマーク−スペース比の結果として、ラッチ信号、あるいは読出しデータラッチ用の瞬時は、理想的には、最長のセットアップおよびホールド期間を達成するためにＤＱＳの中点で発生すべきである。

遅延ロックループ（ＤＬＬ）装置は、データ０とデータ１の位相用のラッチ信号を定め、基準クロック信号の固定された９０°および２７０°の位相遅延からの遅延時間を導入する。

即ち、ＤＬＬを用いて一連の４つの遅延を生成し、これらの遅延を総計合計すれば基準クロック信号の単一周期に等しくなる。このようにして、各遅延は基準クロック信号の周期全体の４分の１になる。例えば、２５０ＭＨｚの周波数の基準クロック信号を使用することは、４．０ｎｓの周期全体、及び４つの遅延時間のそれぞれ毎に１．０ｎｓの遅延を暗に意味する。

ラッチ信号を、読出しサイクル中のＤＱＳ期間の中点上に合わせて、等しいマーク−スペース比にするために、ＤＱＳの正または立上りエッジを、その期間の４分の１だけ、すなわち９０°の位相だけ遅延させることは、データ０位相の最適なタイミングを生じさせる。同様に、ＤＡＴＡ１位相については、ＤＱＳの立上りエッジを、その周期の４分の３だけ、すなわち２７０°の位相だけ遅延させることは、データ１の位相の最適なタイミングを生じさせる。図２ａは、クロック信号に対するＤＱＳの９０°及び２７０°の遅延に基づくＤＤＲの読出しを示し、図２ｂは、９０°及び２７０°の遅延ラッチ信号についての理想的なデータタイミング図を示す。

しかし、上述した装置の問題は、ＤＤＲメモリからのデータ位相が５０：５０のタイミング関係またはマーク−スペース比を示さない際に生じ得る。このことは、ＤＤＲメモリに対して内部的に生じ得る。図３ａ及び３ｂに、この問題を示すタイミング図を示す。図３ａでは、クロック周期のごく一部を用いて、ラッチ信号のタイミングをＤＱＳの立上りエッジに対して導出する。９０°遅延したラッチ信号は、最大値まで上昇したＤＱ信号の領域内に生じ、これにより、データ１位相の安全領域内でラッチを行う。しかし、マーク−スペース比が１または５０：５０でないことの結果として、２７０°遅延したラッチ信はＤＱ信号の最大値で発生せず、これにより、より短いデータ０位相用のホールド時間を侵害する。

図３ｂは逆の状況を示し、この状況では、ラッチ信号はデータ０位相については安全領域内に生じるが、より短いデータ１位相用のセットアップ時間を侵害する。

この問題に対して試みられた解決法を図４ａ及び４ｂに示し、例えば反転した９０°出力による読出しタイミングを用いている。図４ａに示す方式は、マーク−スペース比が５０％より大きい所ではセットアップ・タイミングを改善するが、大きなホールド時間誤りの恐れがある。マーク−スペース比が５０％より小さい状況は改善をもたらさず、これもホールド時間誤りの恐れを有する。

データは、ラッチ内のデータをラッチすることによってプロセッサに入力される。セットアップ時間は、データを記憶するコマンドが到着する（すなわちデータストローブ信号ＤＱＳのエッジの）前にデータが安定になるため、及びコマンド信号エッジ後にデータを安定させるの必要な時間である。セットアップ時間の絶対値は、ラッチがデータを入力するために必要な応答時間の関数であり、従って、特定の集積回路技術及びラッチの設計に依存する。

上述したタイミング遅延の問題は、高速のＤＤＲインタフェースにとって一般的であり、例えばＪＥＤＥＣ仕様を満足しないメモリチップ、あるいはメモリチップを実装したプリント回路基板（ＰＣＢ）によって導入されるタイミング遅延のような多様な原因を有する。さらに、クロックの周波数が増加すると共にタイミング遅延の問題が増加することが認められている。

本発明は、こうした既知のシステムや方法に対する利点を有するＤＤＲインタフェース、及びプロセッサ及びランダムアクセスメモリと共に使用する方法を提供することを追求する。

本発明は、こうしたインタフェースに関係して用いる遅延期間を制御するための特に有利な装置を提供することを追求する。

本発明の第１の態様によれば、プロセッサとランダムアクセスメモリとの間で使用するダブルデータレート・インタフェースが提供され、このインタフェースは、ランダムアクセスメモリからのデータストローブ信号の遅延を生じさせる手段を含む遅延線を備え、この遅延線は、データストローブ信号の遅延がセットアップ時間とデータバスの立上り時間との合計と等しくなるように構成されている。

その結果、本発明のＤＤＲインタフェースは、ＳＤＲＡＭとプロセッサとの間のデータ転送におけるセットアップ及びホールドの時間的侵害（バイオレーション）を防止する。特に、本発明は、データのマーク−スペース比またはデータイネーブル信号が５０：５０または１でない状況を防止する。

本発明のさらなる態様によれば、基準クロック信号を受信するように構成された遅延ロックループが提供され、この遅延ロックループは、バーニア遅延を含み、このバーニア遅延は、複数の可変遅延要素で形成されリング発振器信号を発生するリング発振器と、このリング発振信号を除算する第１除算器と、上記基準クロック信号を除算する第２除算器と、これらの第１及び第２除算器をプログラムしてこれらの除算器の除数の比を変化させて、遅延ロックループによって提供される要求された遅延を決定する手段とを具えている。

上記遅延ロックループは、マスタ遅延線内で遅延分解能を達成するように構成され、バッファが、マスタ遅延線からの高速クロックエッジを駆動するために必要な追加的遅延を補償するように構成されていることが好ましい。

上記遅延要素の各々の時間値はスレーブ遅延線内に複製されることが有利である。

インタフェースＤＤＲの遅延線が遅延ロックループを備え、この遅延ロックループは、プロセッサのクロック信号によって制御されるように攻勢されていることがより好ましい。

本発明の他の態様によれば、プロセッサとランダムアクセスメモリとの間のダブルデータレート転送の方法が提供され、この方法により、上記ランダムアクセスメモリのデータストローブ信号の遅延が生成され、この方法は、上記データストローブ信号を、セットアップ時間とデータバスの立上り時間の合計にほぼ等しい期間だけ遅延せるステップを備えている。

この方法は、上記遅延ロックループ内で上記遅延を生成するステップを備え、さらに、上記プロセッサのクロック信号によって上記遅延ロックループを制御し、これにより、上記マスタ遅延線内の遅延分解能を達成するステップを具えていることが好ましい。

さらに、上記遅延ロックループはリング発振器を利用し、上記方法は、このリング発振器内のバッファによって、上記遅延線からの高速クロックエッジを駆動するために必要な追加的遅延を補償するステップを備えていることが好ましい。

本発明のダブルデータレート・タイミングシステムは、上記プロセッサと上記ランダムアクセスメモリとの間のデータ転送用のデータ転送インタフェースを備えていることがより好ましい。

本発明のさらに他の態様によれば、基準クロック信号を受信するように構成された遅延ロックループの遅延期間を制御する方法が提供され、この方法は、複数の可変遅延要素を有してリング発振器信号を発生するリング発振器を備え、上記方法は、上記リング発振信号を第１の値で除算するステップと、上記基準クロック信号を第２の値で除算するステップと、上記第１の値と第２の値との比率を変化させて、上記遅延ロックループによって提供される上記遅延期間を制御するステップとを備えている。

以下、本発明を図面を参照しながらさらに説明するが、以下の説明は例示に過ぎない。

概して言えば、そして図５を参照すれば、本発明の実施例によるＤＤＲ−ＳＤＲＡＭのタイミングインタフェース５０は遅延線５１を利用し、遅延線５１によって導入される遅延時間は、入力ＤＱ信号のバス立上り時間を含む合計セットアップ時間に等しい。このことは、プロセッサ（図示せず）内部のクロック信号ＣＬＫによって制御される遅延ロックループ５２を用いることによって達成され、これにより、時間分解能は上記合計セットアップ時間に等しい。スレーブ遅延線５４、５６を使用して、ＤＱＳ信号に遅延を生じさせる。

あらゆる適切な要素、例えばインバータ段を利用することができる。一般に、可変遅延要素または遅延ロックループまたはリング発振器は、一連のＣＭＯＳインバータへの電流供給を制限することによって実現され、各個別の遅延線要素６４への電流を制限するか、あるいはすべて要素を一緒にしたものへの電流を制限するかのいずれかである。あるいはまた、各遅延線要素６４への供給電圧を低減して同じ目的を達成することも可能である。結果的に、このことは、各遅延線要素６４の出力における有効な電流／電圧が公称電流／電圧より低いことをもたらし、従って、論理信号が信頼性を伴って遅延線からプロセッサの論理回路に渡されることを保証するために、レベルシフトバッファ６９を必要とする。

図６に、遅延分解能をマスタ遅延線に導入するために用いるバーニア動作６０を提供する遅延ロックループを示す。バーニア遅延回路６０は、必要な遅延線の可変遅延線要素６４で形成されたリング発振器６２を含む。リング発振器６６及びスレーブ遅延線６８は共に電圧駆動型であり、これにより各段が同じ遅延を有することが好ましい。なお、ＤＤＲインターフェースシステムの関係で例示しているが、遅延ロックループはこのように限定される必要がない。

電流源を使用した場合には、リング発振器６２からの要求は一定であり、可変遅延線要素上に一定の内部電圧をもたらす。逆に、遅延線内の供給電流は、遅延線を通るデータの関数になる。電流源を用いてリング発振器６２を制御すれば、遅延線は、リング発振器の電圧を検出する電圧バッファによって駆動されるべきであり、したがって、リング発振器６２内の段遅延を追跡する。

合計遅延時間が、基準クロック信号ＤＱの完全な一周期よりも小さいので、発振の周期はより高いことは明らかである。しかし、リング発振器内にレベルシフトバッファを含めることによって、遅延線からの高速のＤＱＳ信号エッジを駆動するために必要なバッファによる追加的遅延を補償することも可能である。

マスタ・リング発振器６２が奇数個の遅延要素を備え、これにより、リングを周回するＤＱＳ信号のエッジが常に反転して、安定したラッチ状態が存在しないことが好ましい。リング内の全要素の合計遅延がＤ秒の値を有する場合には、リング発振器の発振周波数は１／２ＤＨｚとなる、というのは、ＤＱＳ信号のハイ−ローおよびロー−ハイのエッジは、発振を開始するために、規定された周期でリング上を周回しなければならないからである。

新たな「マスタ」リング発振器Ｄの発振の周期は、基準クロック信号の周期Ｔの１／４のオーダーになるが、必ずしも小さい整数分数ではない。

リング発振器の周波数をＮで除算し、基準クロックの周波数をＭで除算する場合には、ループは１／ＤＨｚで動作するリング発振器に、次式のようにロックされる：
(１／２)ＤＮ＝１／ＴＭ
そして遅延期間は次式によって与えられる：
Ｄ＝ＴＭ／２Ｎ

これは、基準クロック周期の、デジタル的にプログラム可能な分数倍である遅延の値である。

従って、本発明のインタフェース内に用いることのできる遅延ロックループの特に重要な態様は、バーニア遅延の動作を達成する方法であることは明らかである。前述したように、このことは、可変遅延要素で構成されるリング発振器を使用すること含み、このリング発振器は、プログラム可能な除算器によって任意周波数で有効に動作し、その具体例は、図６に示すものであり、閉ループ内に設けられる。

この遅延要素は特定の時間遅延を決定し、上述したように、２つの除算器Ｎ／Ｍの比率を変更することによって、容易に精密にプログラムすることができる。

そして、各遅延要素の時間遅延は、それぞれの集積構成部品間の整合により、スレーブ遅延線内に複製される。

図６に示す実施例では、バッファは、リング発振器内の遅延線内に示され、上記遅延要素が可変のローカル（局所的）供給電圧を有するインバータによって実現される場合には、重要であることがわかる。そして、遅延線内にある、リング発振器からの出力におけるバッファは、除算器Ｎを駆動するために必要であり、従って、通常要求されるほど大きくない遅延線／リング発振器内の内部論理レベルを補償するために必要である。

別な代案として、遅延線及びこれに関連するリング発振器を、可変遅延セル及びバッファから成るサブブロックで形成することができる。１つの特定例では、３つのこうしたサブブロックを設けてリング発振器を形成することができ、ここで１つ、２つ、または３つのこうしたブロックを設けて遅延線を構成することができる。

この方法での遅延線及びリング発振器の再分割は、有利に簡略化した個別ブロックの回路設計でより広い同調範囲を提供する。

図６に示す特定実施例に戻って説明すれば、位相０のデータ（データ０）については、立上りエッジをＤＱＳとして直接取得するのに対し、位相１のデータ（データ）については、ＤＱＳの補数を取得し、これにより、立下りエッジが立上りのラッチ信号を発生する。

ＤＱＳ信号のエッジが信頼できるものであり、データ転送の各位相の直前にあるこの信号の正または負のエッジは、有効データ期間の始点を規定するに当たり信頼できるものと仮定する。さらに、プロセッサに送信されるセットアップ時間とデータバスの立上り時間との合計、すなわち合計セットアップ時間が、論理素子の速度に悪影響するプロセス、電圧、温度（ＰＶＴ）の変動の最悪の場合について既知であるものと仮定する。合計セットアップ時間は、合計クロック周期の分数として記述することができる。

図７に示すように、受信データのサンプリングは今度は、開ループ手段によって達成可能な最適に近く発生する。さらなる最適化は、ＤＱＳ信号の連続監視に基づく位相選択を利用することによって、そして信号の非周期的性質による大きい時間長のサンプリングによりエッジのタイミング関係を識別することによって可能になる。

本発明のＤＤＲインタフェースは、同期型ダイナミックランダムアクセスメモリまたは他の形態のランダムアクセスメモリと共に使用されるように構成されたマイクロプロセッサのようなプロセッサを内蔵したタイミングシステムを含むことができることは、当業者にとって明らかである。これにより、このタイミングシステムは、プロセッサとランダムアクセスメモリとの間のデータ転送を制御する。このシステムは、４ビット、８ビット、６４ビット等の任意の適切なサイズのデータバスのようなデータ転送手段も内蔵する。

このように、データストローブパルスのタイミングを設定して、ＤＱＳとＤＱとの間の遅延スキューの結果として生じる遅延を明らかにすることができ、プロセッサ、特にプロセッサバスの入力ラッチが見る最大のセットアップおよびホールド時間でデータがラッチされる。その結果、本発明は、現在技術で識別されているＳＤＲＡＭとプロセッサとの間のデータ転送におけるセットアップ及びホールド時間の侵害（バイオレーション）を防止するタイミング信号の発生を可能にする。特に本発明は、データまたはデータイネーブル信号のマーク−スペース比が５０：５０、すなわち１でないことが判明している状況を防止するタイミング信号の発生を可能にする。従って、プロセッサおよび／またはＰＣＢの特定実現用のタイミングの精密な性質を設定して、この実現に固有の遅延を明らかにすることができることは、当業者にとって明らかである。

従来技術による代表的なＤＤＲインタフェースのブロック図である。 従来技術による代表的なＤＤＲインタフェースのタイミング図である。 従来技術による、クロック周期に対する９０°および２７０°のＤＱＳ遅延に基づくＤＤＲの読出しタイミングのブロック図である。 従来技術による、クロック周期に対する９０°および２７０°のＤＱＳ遅延に基づくＤＤＲの読出しタイミング図である。 従来技術による、データ１のクロック周期に対する９０°および２７０°のＤＱＳ遅延に基づくＤＤＲの読出しタイミングのセットアップ侵害を示す図である。 従来技術による、データ０のクロック周期に対する９０°および２７０°のＤＱＳ遅延に基づくＤＤＲの読出しタイミングのセットアップ侵害を示す図である。 従来技術による、マーク−スペース比が５０％より大きい、反転した９０°出力による読出しタイミングを示す図である。 従来技術による、マーク−スペース比が５０％より小さい、反転した９０°出力による読出しタイミングを示す図である。 本発明の実施例による、ＤＤＲの読出しタイミング発生のブロック図である。 本発明の実施例で使用されるバーニアのタイミング遅延発生器を示す図である。 本発明に実施例によるタイミング図である。

Claims (22)

1. プロセッサとランダムアクセスメモリとの間で使用されるように構成されたダブルデータレート・インタフェースにおいて、
   前記ランダムアクセスメモリからのデータストローブ信号に遅延を生じさせる手段を含む遅延線を備え、前記遅延線は、前記データストローブ信号の遅延がセットアップ時間とデータバスの立上り時間との合計に等しくなるように構成されていることを特徴とするダブルデータレート・インタフェース。
2. 前記遅延線が遅延ロックループを具えていることを特徴とする請求項１に記載のダブルデータレート・インタフェース。
3. 前記遅延ロックループが、前記プロセッサのクロック信号によって制御されるように構成されていることを特徴とする請求項２に記載のダブルデータレート・インタフェース。
4. 前記遅延ロックループがさらに、バーニア遅延回路を備えていることを特徴とする請求項２または３に記載のダブルデータレート・インタフェース。
5. 基準クロック信号を受信するように構成され、バーニア遅延回路を含む遅延ロックループにおいて、前記バーニア遅延回路が、複数の可変遅延要素で形成されてリング発振器信号を発生するリング発振器と、前記リング発振器信号を除算する第１除算器及び前記基準クロック信号を除算する第２除算器と、前記第１除算器及び前記第２除算器をプログラムして、これらの除算器の除数の比を変化させて、前記遅延ロックループによって提供される要求された遅延を決定する手段とを備えていることを特徴とする遅延ロックループ。
6. 前記遅延の期間を前記基準クロック信号の周期の分数倍にするように構成され、前記分数が、前記第１除算器と前記第２除算器との除数の比によって決まることを特徴とする請求項５に記載の遅延ロックループ。
7. 前記可変遅延要素の各々の遅延時間値を、スレーブ遅延線内に複製することを特徴とする請求項５または６に記載の遅延ロックループ。
8. 前記スレーブ遅延線がバッファを含むことを特徴とする請求項７に記載の遅延ロックループ。
9. 前記リング発振器内にバッファを含むことを特徴とする請求項５〜８のいずれかに記載の遅延ロックループ。
10. 前記バッファが、高速のクロックエッジを駆動するために必要な追加的遅延を補償するように構成されていることを特徴とする請求項９に記載の遅延ロックループ。
11. 前記リング発振器内の遅延線及び前記スレーブ遅延線を、個別の前記可変遅延要素の複数個から成るグループで構成することができ、これにより、前記リング発振器内に実現される遅延と前記スレーブ遅延線内に実現される遅延とが、整数比の時間値の関係を有することを特徴とする請求項１０に記載の遅延固定ロックループ。
12. 前記遅延線が、請求項５〜１１の１つ以上に記載の遅延ロックループを具えていることを特徴とする請求項１に記載のダブルデータレート・インタフェース。
13. プロセッサとランダムアクセスメモリとの間のダブルレート転送方法であって、この方法により、遅延線が前記ランダムアクセスメモリのデータストローブ信号に遅延を生じさせる方法において、前記データストローブ信号を、セットアップ時間とデータバスの立上り時間との合計に等しい期間だけ遅延させるステップを備えていることを特徴とするダブルレート転送方法。
14. 前記遅延を、遅延ロックループ内で生成するステップを具えていることを特徴とする請求項１３に記載の方法。
15. 前記プロセッサのクロック信号によって前記遅延ロックループを制御するステップを備えていることを特徴とする請求項１４に記載の方法。
16. 基準クロック信号を受信するように構成され、複数の可変遅延要素を有してリング発振器信号を発生するリング発振器を備えた遅延ロックループの遅延期間を制御する方法において、前記リング発振器信号を第１の値で除算するステップと、前記基準クロック信号を第２の値で除算するステップと、前記第１の値と前記第２の値との比を変化させて前記遅延ロックループによって提供される前記遅延期間を制御するステップとを備えていることを特徴とする遅延ロックループの遅延期間の制御方法。
17. 前記遅延ロックループ内の前記可変遅延要素の各々の遅延時間値を、スレーブ遅延線内に複製するステップを有する、請求項１６に記載の方法。
18. 請求項１〜４または１２のいずれかに記載のダブルデータレート・インタフェースを備えていることを特徴とするプロセッサ
19. 前記ダブルレート・インタフェースがデータバスを備えていることを特徴とする請求項１８に記載のプロセッサ。
20. 図５、６及び７を参照して本明細書に記載し、図５、６及び７に図示したダブルデータレート・タイミングシステム。
21. 図５、６及び７を参照して本明細書に記載し、図５、６及び７に図示した遅延ロックループ。
22. 図５、６及び７を参照して本明細書に記載し、図５、６及び７に図示したダブルデータレート・タイミング方法。

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