JP2010273313A - 遅延固定ループ回路およびこれを利用した半導体メモリ装置 - Google Patents

遅延固定ループ回路およびこれを利用した半導体メモリ装置 Download PDF

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Abstract

【課題】入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。
【解決手段】ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部２００と、前記遅延固定信号に応答して、前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達した後にも遅延固定が行われない場合に遅延終了信号を活性化させるクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部２４０と、前記遅延固定信号および前記遅延終了信号に応答して遅延固定動作を終了させる遅延固定動作制御部２５０とを備える。
【選択図】図２

Description

本発明は半導体設計技術に関し、特に、半導体装置の遅延固定ループ回路に関する。
ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラ（ＣＴＲＬ）のような外部装置から入力される外部クロックに同期した内部クロックを利用して、外部装置とデータの伝送を行う。
これは、メモリとメモリコントローラとの間で安定的にデータを伝送するためには、メモリコントローラからメモリに印加される外部クロックと、メモリから出力されるデータとの間の時間的な同期が極めて重要であるためである。
このとき、メモリから出力されるデータは内部クロックに同期して出力され、内部クロックは、最初にメモリへ印加されるときには外部クロックと同期した状態で印加されるが、内部クロックは、メモリ内の各構成要素を経て遅延されるので、メモリ外部に出力されるときには外部クロックと同期しない状態で出力される。
したがって、メモリから出力されるデータを安定的に伝送するためには、データを伝送するメモリ内の各構成要素を経ることで遅延した内部クロックを、メモリコントローラから印加される外部クロックのエッジ、または中心（ｃｅｎｔｅｒ）に正確に位置づけるために、データがバスに乗せられる時間を内部クロックに逆補償して、内部クロックと外部クロックとを同期させなければならない。
このような役割を行うクロック同期回路としては、位相同期ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、本明細書では位相固定ループとも記す）回路および遅延固定ループ（ＤＬＬ）回路がある。
このうち、外部クロックの周波数と内部クロックの周波数とが互いに異なる場合は、周波数の逓倍機能を使用しなければならないため、主に位相固定ループ（ＰＬＬ）を使用する。しかし、外部クロックの周波数と内部クロックの周波数とが同一の場合は、位相固定ループ（ＰＬＬ）に比べて雑音に大きい影響を受けずに、相対的に小さい面積で具現可能な遅延固定ループ（ＤＬＬ）回路を主に使用する。
すなわち、半導体メモリ素子の場合、使用される周波数が同一であるため、クロック同期回路として主に遅延固定ループ（ＤＬＬ）回路を使用する。
その中でも、半導体メモリ素子では、レジスタ制御型遅延固定ループ（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）回路が最も広範囲に使用されている。レジスタ制御型遅延固定ループ（ＤＬＬ）回路は、固定遅延値を保存することができるレジスタを備え、電源を遮断するときに、レジスタに固定遅延値を保存してから再度電源を印加すると、レジスタに保存されていた固定遅延値をロードして内部クロックの固定のために使用することによって、半導体メモリ素子の初期動作時に、比較的に小さい内部クロックと外部クロックとの位相差でクロックの同期動作を行なうことができ、初期動作の後においても、内部クロックと外部クロックとの位相差に応じて、レジスタの遅延値が変動する幅を調整することによって、内部クロックと外部クロックとを同期させるために必要な時間を短縮させることができる。
図１は、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。
同図に示すように、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路は、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを生成する位相比較部１００と、遅延固定のために遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答し、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するクロック遅延部１２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＬＣＫの実際の出力経路の遅延時間を反映してフィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部１４０とを備える。
前述した従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成に基づいて基本的なロック動作を説明すると、ロック前の状態で互いに異なる位相を有するソースクロックＲＥＦＣＬＫの基準エッジ（一般的には立上りエッジを指すが、立下りエッジであってもよい）と、フィードバッククロックＦＢＣＬＫの基準エッジとを同期させるために、ソースクロックＲＥＦＣＬＫの位相を遅延させて遅延固定クロックＤＬＬＣＬＫとして出力する動作を行ない、このとき、遅延固定クロックＤＬＬＣＬＫは、ソースクロックＲＥＦＣＬＫの実際の経路の遅延条件を反映してフィードバッククロックＦＢＣＬＫとして出力するため、ソースクロックＲＥＦＣＬＫの位相を遅延させる量の増加につれ、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が次第に減少する。
ところが、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路では、ソースクロックＲＥＦＣＬＫの位相を遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでに適用できる最大の遅延量が設定されているため、最大の遅延量が適用される前にソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期しなければ、遅延固定ループの動作が終了しないという問題が発生する。
本発明は、前述した従来技術の問題を解決するために提案されたものであって、その目的は、レジスタ制御型遅延固定ループ回路に入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができるスキーム（ｓｃｈｅｍｅ）を提供することにある。
前述した解決しようとする課題を達成するための本発明の一側面によれば、ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部と、遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達した後でも遅延固定が行われない場合に遅延終了信号を活性化させるクロック遅延部と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部と、前記遅延固定信号および前記遅延終了信号に応答して遅延固定動作を終了させる遅延固定動作制御部と、を備える遅延固定ループ回路を提供する。
前述した解決しようとする課題を達成するための本発明の他の側面によれば、ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部と、遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達した後にも遅延固定が行われない場合に遅延終了信号を活性化させるクロック遅延部と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部と、内部データを前記遅延固定クロックに同期させて外部に出力し、前記遅延固定信号および前記遅延終了信号に応答して動作がオン／オフ制御される内部データ出力部と、を備える半導体メモリ装置を提供する。
前述した解決しようとする課題を達成するための本発明の更なる側面によれば、遅延固定信号および遅延終了信号に応答して、外部電源電圧または前記外部電源電圧よりも低い電圧レベルを有する内部電源電圧を選択的に供給する電源電圧選択部と、前記電源電圧選択部を介して供給される電源電圧を電源として使用し、ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して前記遅延固定信号を生成する位相比較部と、前記電源電圧選択部を介して供給される電源電圧を電源として使用し、遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達した後にも遅延固定が行われない場合に前記遅延終了信号を活性化させるクロック遅延部と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映して、前記フィードバッククロックとして出力する遅延複製モデル部と、を備える遅延固定ループ回路を提供する。
前述した解決しようとする課題を達成するための本発明の更なる側面によれば、遅延終了信号に対応する遅延固定イネーブル区間において、外部クロックを駆動してソースクロックとして出力し、遅延固定ディセーブル区間において、前記外部クロックを駆動して遅延固定クロックとして出力するクロック駆動部と、前記ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部と、遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて前記遅延固定クロックとして出力し、限界遅延量に達した後にも遅延固定が行われない場合に前記遅延終了信号を活性化させるクロック遅延部と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部と、を備える遅延固定ループ回路を提供する。
前述した本発明は、レジスタ制御型遅延固定ループ回路に入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路の遅延固定動作を強制的に終了することによって、レジスタ制御型遅延固定ループ回路が遅延固定動作を無限に繰り返すことを防止する効果がある。
また、レジスタ制御型遅延固定ループ回路に入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路に供給される電源電圧の電圧レベルを調整することによって、レジスタ制御型遅延固定ループ回路の遅延固定ループの動作により消費される電力の大きさを最小限に維持する効果がある。
また、レジスタ制御型遅延固定ループ回路に入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、半導体メモリ装置のコア領域から出力される内部データを外部に出力することによって、レジスタ制御型遅延固定ループ回路動作の信頼性を向上させる効果がある。
また、レジスタ制御型遅延固定ループ回路に入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路の動作をオン／オフ制御することによって、レジスタ制御型遅延固定ループ回路の不要な動作により発生する電力消費を完全に除去する効果がある。
従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 本発明の第２実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 本発明の第３実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 本発明の第４実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 本発明の第５実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 一般的な遅延固定ループ（ＤＬＬ）回路の遅延固定動作を説明するタイミングチャートである。
以下、添付した図面に基づいて本発明の好ましい実施形態を説明する。なお、本発明は、以下に開示する実施形態に限定されるものではなく、多様な形態で構成されることができる。また、本実施形態は、本発明の開示が完全になるように、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
（第１実施形態）
図２は、本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。
同図に示すように、外部から印加されるクロックＣＬＫ、ＣＬＫ＃（例えば、ＣＬＫが反転された信号）をバッファするクロックバッファ部２８０と、クロックイネーブル信号ＣＫＥに応答し、クロックバッファ部２８０の出力クロックＢＵＦ＿ＣＬＫを駆動してソースクロックＲＥＦＣＬＫとして出力するソースクロック駆動部２６０と、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを生成する位相比較部２００と、遅延固定を行なうために、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答してソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力し、限界遅延量に達することに応答して遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを生成するクロック遅延部２２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の出力経路の遅延時間を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部２４０と、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬおよび遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに応答して遅延固定動作を終了させる遅延固定動作制御部２５０とを備える。
ここで、クロックバッファ部２８０は、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファして、内部で使用されるクロックＢＵＦ＿ＣＬＫを生成する。
また、ソースクロック駆動部２６０は、クロックイネーブル信号ＣＫＥが活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力するが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力しない。すなわち、クロックイネーブル信号ＣＫＥが活性化している間は、ソースクロックＲＥＦＣＬＫはバッファされたクロックＢＵＦ＿ＣＬＫと同様にトグリング（ｔｏｇｇｌｉｎｇ）する状態になるが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫのトグリングとは無関係に、ソースクロックＲＥＦＣＬＫはトグリングしない。
なお、クロックイネーブル信号ＣＫＥは、半導体メモリ装置の通常動作時には常に活性化した状態を維持し、半導体メモリ装置の電力消費を減少させるためのパワーダウンモード（ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）のような特殊な動作モード時には非活性化され得る。
また、位相比較部２００は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジ（一般的には立上りエッジを意味するが、立下りエッジであってもよい）よりもフィードバッククロックＦＢＣＬＫの基準エッジが後方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを活性化してロジック「ハイ」で出力し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジよりもフィードバッククロックＦＢＣＬＫの基準エッジが前方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを非活性化してロジック「ロー」で出力する。
また、遅延固定動作制御部２５０は、クロック遅延部２２０に備えられた遅延ライン２２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ロー」に非活性化される場合には、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬが、ロジック「ハイ」の活性化状態とロジック「ロー」の非活性化状態との間を繰り返し遷移することに応答して、出力される信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤをロジック「ハイ」に活性化させることによって、クロック遅延部２２０の遅延量を固定して、遅延固定動作を終了させる。
すなわち、遅延固定動作制御部２５０は、クロック遅延部２２０に備えられた遅延ライン２２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ロー」に非活性化される場合には、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬが、ロジック「ハイ」またはロジック「ロー」のいずれか一方の論理レベルに固定されて変動しないことに応答して、出力する信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤをロジック「ロー」に非活性化させることによって、クロック遅延部２２０の遅延量を変動させて、遅延固定動作を継続的に行なう。
また、遅延固定動作制御部２５０は、クロック遅延部２２０に備えられた遅延ライン２２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化される場合には、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの論理レベルとは無関係に、出力される信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤをロジック「ハイ」に活性化させることによって、クロック遅延部２２０の遅延量を固定して、遅延固定動作を終了させる。
また、クロック遅延部２２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、複数のビットからなる遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動し、遅延固定動作制御部２５０の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を固定する遅延制御部２２２と、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が限界遅延量に対応する値よりも大きい場合、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを活性化させる遅延ライン２２４とを備える。
ここで、クロック遅延部２２０における構成要素のうち、遅延制御部２２２は、遅延固定動作が行なわれている間に遅延固定動作制御部２５０の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤがロジック「ロー」に非活性化した状態では、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させ、遅延固定動作が行なわれている間に遅延固定動作制御部２５０の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤがロジック「ハイ」に活性化した状態では、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させず、遅延固定動作が終了された後には、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させない。
すなわち、クロック遅延部２２０における構成要素のうち、遅延制御部２２２は、遅延固定動作が行なわれている間に遅延固定動作制御部２５０の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤがロジック「ロー」に非活性化した状態では、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を増加させ、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を減少させる。
また、クロック遅延部２２０における構成要素のうち、遅延ライン２２４は、ソースクロックＲＥＦＣＬＫを、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけ遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量は、相対的な値であらかじめ設定されている。
例えば、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞が４ビットからなる信号であると仮定する。そして、コード値が「００００」であれば、ソースクロックＲＥＦＣＬＫを全く遅延せずにそのまま遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、コード値が「０００１」、「００１０」、「００１１」、「０１００」、…のように増加すれば、それに対応してソースクロックＲＥＦＣＬＫをより遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞は、遅延固定動作の開始時点であらかじめ設定される初期値を有することができる。一般的に初期値には「００００」のように最も小さい値は選択されず、「０１１０」のように中間に位置する値が選択される。
また、図面には直接的に示していないが、遅延ライン２２４は、複数の単位遅延素子（ｕｎｉｔ ｄｅｌａｙ）を備えるように構成され、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が増加すれば増加するほど、より多くの単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が減少すれば減少するほど、より少ない個数の単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。
ところが、遅延ライン２２４が備える単位遅延素子の個数は、設計者によってあらかじめ設定され得る値であり、設計過程において、１回その値が設定された後は再度変更することが容易ではない。また、単位遅延素子の個数が増加するということは面積の増加を意味するため、あらゆる場合をすべて想定して、単位遅延素子の個数をひたすら増加させることは極めて非効率的である。
そのため、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでに適用可能な、遅延ライン２２４の限界遅延量が存在することになる。しかしながら、従来技術と同様に、遅延量が限界値に達した後でもソースクロックＲＥＦＬＣＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期していない状態になって、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が継続的に増加すると、遅延固定動作が正常に終了しないという問題が発生する。
したがって、本発明の第１実施形態に係る遅延ライン２２４は、遅延量が、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでの限界遅延量に達すると、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬをロジック「ハイ」に活性化させて出力する。
同時に、遅延固定動作制御部２５０は、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤをロジック「ハイ」に活性化させて出力し、遅延制御部２２２は、遅延固定動作制御部２５０から出力される信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を固定することによって、遅延固定動作を強制的に終了させることができる。
このように、本発明の第１実施形態をレジスタ制御型遅延固定ループ（ＤＬＬ）回路に適用すれば、遅延固定動作を行なう間に、ソースクロックＲＥＦＣＬＫと出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路の遅延固定動作を強制的に終了させることによって、レジスタ制御型遅延固定ループ（ＤＬＬ）回路が遅延固定動作を無限に繰り返すことを防止することができる。
このとき、本発明の第１実施形態において、遅延ライン２２４が限界遅延量に達して、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬおよび遅延固定動作制御部２５０の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤがロジック「ハイ」に活性化するが、遅延固定動作が終了されるだけであって、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期した状態ではないため、内部データ出力部２９０から出力されるデータＤＱ ＤＡＴＡの位相は、外部クロックＣＬＫ、ＣＬＫ＃に完全に同期した状態ではない。それにも拘わらず、本発明の第１実施形態に係る遅延固定動作が効果的な理由については、一般的な遅延固定ループ（ＤＬＬ）回路の動作を示す図７を用いて以下に説明する。
図７に示すように、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫ（実際には外部クロックＣＬＫ、ＣＬＫ＃と、ソースクロックＲＥＦＣＬＫの位相において若干の差が存在し得る）の周波数が、相対的に高い周波数（ｈｉｇｈ ｆｒｅｑｕｅｎｃｙ）を有する場合（Ａ）と、相対的に低い周波数（ｌｏｗ ｆｒｅｑｕｅｎｃｙ）を有する場合（Ｂ）とに区分される。
そのうち、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に高い周波数を有する場合（Ａ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に短いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高い状態では、フィードバッククロックＦＢＣＬＫを相対的に少し遅延させても遅延固定動作が終了され得るので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しなくても、遅延固定動作が終了され得ることが分かる。
一方、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に低い周波数を有する場合（Ｂ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に長いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
そのため、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさも極めて大きくすべきである。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫを相対的に多く遅延させることにより遅延固定動作が終了されるので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても、遅延固定動作が終了されない場合があることが分かる。
このように、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが完全に同期され得ない場合があるが、本発明の第１実施形態に係る遅延固定ループ（ＤＬＬ）回路では、これを検知して強制的に遅延固定動作を終了させる。このとき、たとえ、遅延固定動作が終了された場合であっても、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが、大きく差異のない地点までクロックを同期させる動作が進行されていることが分かる。
すなわち、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても遅延固定動作が終了されない状態とは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態である。これは、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの出力周波数も相対的に低い状態であることを意味しているので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡのスキュー（ｓｋｅｗ）において若干の差があっても、データＤＱ ＤＡＴＡ値の認識に大きな問題がないことを意味する。
したがって、本発明の第１実施形態に係る遅延固定動作が適用された遅延固定ループ（ＤＬＬ）回路において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化して、遅延固定動作が強制的に終了される場合は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫが相対的に低い周波数を有する状態である。すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いだけであって、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用した状態でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間に発生する位相差に対応する長さの程度は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫの長さに対比すれば、極めて短い長さに過ぎないので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの値の認識には影響を及ぼさない。
（第２実施形態）
図３は、本発明の第２実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。
同図に示すように、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファするクロックバッファ部３８０と、クロックイネーブル信号ＣＫＥに応答し、クロックバッファ部３８０の出力クロックＢＵＦ＿ＣＬＫを駆動してソースクロックＲＥＦＣＬＫとして出力するソースクロック駆動部３６０と、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを生成する位相比較部３００と、遅延固定を行なうために、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答してソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力し、限界遅延量に達することに応答して遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを生成するクロック遅延部３２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の出力経路の遅延時間を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部３４０と、内部データＤＡＴＡ ＢＵＳを遅延固定クロックＤＬＬＣＬＫに同期させて外部にＤＱ ＤＡＴＡとして出力し、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬおよび遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに応答して動作がオン／オフ制御される内部データ出力部３９０とを備える。
ここで、クロックバッファ部３８０は、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファして、内部で使用されるクロックＢＵＦ＿ＣＬＫを生成する。
また、ソースクロック駆動部３６０は、クロックイネーブル信号ＣＫＥが活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力するが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力しない。すなわち、クロックイネーブル信号ＣＫＥが活性化している間は、ソースクロックＲＥＦＣＬＫはバッファされたクロックＢＵＦ＿ＣＬＫと同様にトグリングする状態になるが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫのトグリングとは無関係に、ソースクロックＲＥＦＣＬＫはトグリングしない。
なお、クロックイネーブル信号ＣＫＥは、半導体メモリ装置の通常動作時には常に活性化した状態を維持し、半導体メモリ装置の電力消費を減少させるためのパワーダウンモードのような特殊な動作モード時には非活性化され得る。
また、位相比較部３００は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジ（一般的には立上りエッジを意味するが、立下りエッジであってもよい）よりもフィードバッククロックＦＢＣＬＫの基準エッジが後方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを活性化してロジック「ハイ」で出力し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジよりもフィードバッククロックＦＢＣＬＫの基準エッジが前方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを非活性化してロジック「ロー」で出力する。
また、内部データ出力部３９０は、クロック遅延部３２０に備えられた遅延ライン３２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ロー」に非活性化される場合には、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに対応する遅延固定動作が行なわれることに応答してオフされ、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力せず、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに対応する遅延固定動作が行なわれないことに応答してオンされ、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力する。
すなわち、内部データ出力部３９０は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」またはロジック「ロー」のいずれか一方の論理レベルに固定されて変動しないことに応答してオフされ、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させず、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬが繰り返してロジック「ハイ」の活性化状態またはロジック「ロー」の非活性化状態に遷移することに応答してオンされ、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させる。
また、内部データ出力部３９０は、クロック遅延部３２０に備えられた遅延ライン３２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化される場合には、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答する遅延固定動作の遂行有無とは無関係にオンされ、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力する。
前述した内部データ出力部３９０は、遅延固定動作中にはオフされて内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させず、遅延固定動作が終了された後はオンされて内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させる。内部データ出力部３９０のこのような動作が必要な理由は、遅延固定が動作中であり、まだ外部クロックＣＬＫ、ＣＬＫ＃および遅延固定クロックＤＬＬＣＬＫが完全に同期しない状態で、遅延固定クロックＤＬＬＣＬＫに内部データＤＡＴＡ ＢＵＳを同期させて出力しても、外部においてその値を認識するのは困難であり、また実際に使用できないことから、正確な値を有しないデータを出力することにより消費される電力を防止するためである。
したがって、内部データＤＡＴＡ ＢＵＳが外部にＤＱ ＤＡＴＡとして出力されるためには、遅延固定動作が完全に終了してからのみ可能であり、これによって次のような状況では、クロック遅延部３２０で遅延固定動作が完全に終了されないことにより、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させることができないという問題が発生していた。
まず、クロック遅延部３２０の構成について説明すると、クロック遅延部３２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、複数のビットからなる遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動する遅延制御部３２２と、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が限界遅延量に対応する値よりも大きい場合、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを活性化させる遅延ライン３２４とを備える。
ここで、クロック遅延部３２０における構成要素のうち、遅延制御部３２２は、遅延固定動作が行なわれる状態では、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させ、遅延固定動作が終了された後には、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させない。
すなわち、クロック遅延部３２０における構成要素のうち、遅延制御部３２２は、遅延固定動作が行なわれる状態では、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を増加させ、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を減少させる。
また、クロック遅延部３２０における構成要素のうち、遅延ライン３２４は、ソースクロックＲＥＦＣＬＫを、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけ遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量は、相対的な値であらかじめ設定されている。
例えば、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞が４ビットからなる信号であると仮定する。そして、コード値が「００００」であれば、ソースクロックＲＥＦＣＬＫを全く遅延せずにそのまま遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、コード値が「０００１」、「００１０」、「００１１」、「０１００」、…のように増加すれば、それに対応してソースクロックＲＥＦＣＬＫをより遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞は、遅延固定動作の開始時点であらかじめ設定される初期値を有することができる。一般的に初期値には「００００」のように最も小さい値は選択されず、「０１１０」のように中間に位置する値が選択される。
また、図面には直接的に示していないが、遅延ライン３２４は、複数の単位遅延素子を備えるように構成され、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が増加すれば増加するほど、より多くの単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が減少すれば減少するほど、より少ない個数の単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。
ところが、遅延ライン３２４が備える単位遅延素子の個数は、設計者によってあらかじめ設定され得る値であり、設計過程において、１回その値が設定された後は再度変更することが容易ではない。また、単位遅延素子の個数が増加するということは面積の増加を意味するため、あらゆる場合をすべて想定して、単位遅延素子の個数をひたすら増加させることは極めて非効率的である。
そのため、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでに適用可能な、遅延ライン３２４の限界遅延量が存在する。しかしながら、従来技術と同様に、遅延量が限界値に達した後でもソースクロックＲＥＦＬＣＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期していない状態になって、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が継続的に増加すると、遅延固定動作が正常に終了しないという問題が発生する。
このように、遅延固定動作が正常に終了しなければ、内部データ出力部３９０においても内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させることができず、半導体メモリ装置の読出し動作が行われないという問題が発生する。
したがって、本発明の第２実施形態に係る遅延ライン３２４は、遅延量が、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでの限界遅延量に達すると、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬをロジック「ハイ」に活性化させて出力する。
同時に、内部データ出力部３９０が、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力することによって、遅延固定動作の遂行有無とは無関係に、特定の条件で内部データ出力部３９０の動作が発生する。
このように、本発明の第２実施形態をレジスタ制御型遅延固定ループ（ＤＬＬ）回路に適用すれば、遅延固定動作を行なう間に、ソースクロックＲＥＦＣＬＫと出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、半導体メモリ装置のコア領域から出力される内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力させることによって、レジスタ制御型遅延固定ループ回路の動作の信頼性を向上させることができる。
このとき、本発明の第２実施形態において、遅延ライン３２４が限界遅延量に達して、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化するが、内部データ出力部３９０を介して内部データＤＡＴＡ ＢＵＳが外部にＤＱ ＤＡＴＡとして出力されるだけであって、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期した状態ではないため、内部データ出力部３９０から出力されるデータＤＱ ＤＡＴＡの位相は、外部クロックＣＬＫ、ＣＬＫ＃に完全に同期した状態ではない。それにも拘わらず、本発明の第２実施形態に係る遅延固定動作が効果的な理由については、一般的な遅延固定ループ（ＤＬＬ）回路の動作を示す図７を用いて以下に説明する。
図７に示すように、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫ（実際には外部クロックＣＬＫ、ＣＬＫ＃と、ソースクロックＲＥＦＣＬＫの位相において若干の差が存在する）の周波数が、相対的に高い周波数を有する場合（Ａ）と、相対的に低い周波数を有する場合（Ｂ）とに区分される。
そのうち、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に高い周波数を有する場合（Ａ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に短いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高い状態では、フィードバッククロックＦＢＣＬＫを相対的に少し遅延させても遅延固定動作が終了され得るので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しなくても、遅延固定動作が終了され得ることが分かる。
一方、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に低い周波数を有する場合（Ｂ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に長いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
そのため、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさも極めて大きくすべきである。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫを相対的に多く遅延させることにより遅延固定動作が終了されるので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても、遅延固定動作が終了されない場合があることが分かる。
このように、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが完全に同期され得ない場合があるが、本発明の第２実施形態に係る遅延固定ループ（ＤＬＬ）回路では、これを検知して強制的に遅延固定動作を終了させる。このとき、たとえ、遅延固定動作が終了された場合であっても、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが、大きく差異のない地点までクロックを同期させる動作が進行されていることが分かる。
すなわち、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても遅延固定動作が終了されない状態とは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態である。これは、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの出力周波数も相対的に低い状態であることを意味しているので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡのスキューにおいて若干の差があっても、データＤＱ ＤＡＴＡ値の認識に大きな問題がないことを意味する。
したがって、本発明の第２実施形態に係る遅延固定動作が適用された遅延固定ループ（ＤＬＬ）回路において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化して、内部データＤＡＴＡ ＢＵＳを外部にＤＱ ＤＡＴＡとして出力する場合は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫが相対的に低い周波数を有する状態である。すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いだけであって、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用した状態でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間に発生する位相差に対応する長さの程度は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫの長さに対比すれば、極めて短い長さに過ぎないので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの値の認識には影響を及ぼさない。
（第３実施形態）
図４は、本発明の第３実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。
同図に示すように、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬおよび遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに応答し、外部電源電圧ＶＤＤまたは内部電源電圧ＩＮ＿ＶＤＤ（外部電源電圧ＶＤＤよりも低い電圧レベルを有する）を選択的に供給ＳＥＬ＿ＶＤＤする電源電圧選択部４１０と、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファするクロックバッファ部４８０と、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、クロックイネーブル信号ＣＫＥに応答してクロックバッファ部４８０の出力クロックＢＵＦ＿ＣＬＫを駆動してソースクロックＲＥＦＣＬＫとして出力するソースクロック駆動部４６０と、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを生成する位相比較部４００と、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、遅延固定を行なうために、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答してソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力し、限界遅延量に達することに応答して遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを生成するクロック遅延部４２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の出力経路の遅延時間を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部４４０とを備える。
ここで、電源電圧選択部４１０は、外部電源電圧ＶＤＤの電圧レベルを設定された比率で分配し、外部電源電圧ＶＤＤの電圧レベルよりも低い電圧レベルを有する内部電源電圧ＩＮ＿ＶＤＤを生成する内部電源電圧生成部４１２と、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬおよび遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに応答し、外部電源電圧ＶＤＤおよび内部電源電圧ＩＮ＿ＶＤＤのいずれか一方の電圧を選択してＳＥＬ＿ＶＤＤとして出力する電圧選択部４１４とを備える。
また、電源電圧選択部４１０は、クロック遅延部４２０に備えられた遅延ライン４２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ロー」に非活性化される場合には、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに対応する遅延固定動作が行なわれることに応答して、外部電源電圧ＶＤＤを選択電圧ＳＥＬ＿ＶＤＤとして出力し、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに対応する遅延固定動作が行なわれないことに応答して、内部電源電圧ＩＮ＿ＶＤＤを選択電圧ＳＥＬ＿ＶＤＤとして出力する。
すなわち、電源電圧選択部４１０は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬが、ロジック「ハイ」またはロジック「ロー」のいずれか一方の論理レベルに固定されて変動しないことに応答して、外部電源電圧ＶＤＤを選択電圧ＳＥＬ＿ＶＤＤとして出力し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬが繰り返してロジック「ハイ」の活性化状態またはロジック「ロー」の非活性化状態に遷移することに応答して、内部電源電圧ＩＮ＿ＶＤＤを選択電圧ＳＥＬ＿ＶＤＤとして出力する。
また、電源電圧選択部４１０は、クロック遅延部４２０に備えられた遅延ライン４２４から出力される遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化される場合には、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答する遅延固定動作の遂行有無とは無関係に、内部電源電圧ＩＮ＿ＶＤＤを選択電圧ＳＥＬ＿ＶＤＤとして出力する。
また、クロックバッファ部４８０は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファして内部で使用されるクロックＢＵＦ＿ＣＬＫを生成する。
このとき、電源電圧選択部４１０を介してクロックバッファ部４８０に供給される電源電圧ＳＥＬ＿ＶＤＤは、外部から供給される外部電源電圧ＶＤＤまたは電源電圧選択部４１０内の内部電圧生成部４１２で生成される内部電源電圧ＩＮ＿ＶＤＤのいずれかであって、クロックバッファ部４８０では、外部電源電圧ＶＤＤが電源として供給されるか、或いは、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるかに関わらず、同じ動作が行われる。しかし、外部電源電圧ＶＤＤの電圧レベルが内部電源電圧ＩＮ＿ＶＤＤの電圧レベルよりも高い電圧レベルを有するので、内部電源電圧ＩＮ＿ＶＤＤを電源として使用したときにバッファされて出力されるクロックＢＵＦ＿ＣＬＫのスイングレベルの幅は、外部電源電圧ＶＤＤを電源として使用したときにバッファされて出力されるクロックＢＵＦ＿ＣＬＫのスイングレベルの幅よりも小さくなる。すなわち、外部電源電圧ＶＤＤが電源として供給されるときよりも、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるときの方が、相対的に少ない量の電力が消費される。
また、ソースクロック駆動部４６０は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、クロックイネーブル信号ＣＫＥが活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力するが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力しない。すなわち、クロックイネーブル信号ＣＫＥが活性化している間は、ソースクロックＲＥＦＣＬＫはバッファされたクロックＢＵＦ＿ＣＬＫと同様にトグリングする状態になるが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫのトグリングとは無関係に、ソースクロックＲＥＦＣＬＫはトグリングしない。
このとき、電源電圧選択部４１０を介してソースクロック駆動部４６０に供給される電源電圧ＳＥＬ＿ＶＤＤは、外部から供給される外部電源電圧ＶＤＤまたは電源電圧選択部４１０内の内部電圧生成部４１２で生成される内部電源電圧ＩＮ＿ＶＤＤのいずれかであって、ソースクロック駆動部４６０では、外部電源電圧ＶＤＤが電源として供給されるか、或いは、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるかに関わらず、同じ動作が行われる。しかし、外部電源電圧ＶＤＤの電圧レベルが内部電源電圧ＩＮ＿ＶＤＤの電圧レベルよりも高い電圧レベルを有するので、内部電源電圧ＩＮ＿ＶＤＤを電源として使用したときに出力されるソースクロックＲＥＦＣＬＫのスイングレベルの幅は、外部電源電圧ＶＤＤを電源として使用したときに出力されるソースクロックＲＥＦＣＬＫのスイングレベルの幅よりも小さくなる。すなわち、外部電源電圧ＶＤＤが電源として供給されるときよりも、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるときの方が、相対的に少ない量の電力が消費される。
なお、クロックイネーブル信号ＣＫＥは、半導体メモリ装置の通常動作時には常に活性化した状態を維持し、半導体メモリ装置の電力消費を減少させるためのパワーダウンモードのような特殊な動作モード時には非活性化され得る。
また、位相比較部４００は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジ（一般的には立上りエッジを意味するが、立下りエッジであってもよい）よりもフィードバッククロックＦＢＣＬＫの基準エッジが後方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを活性化してロジック「ハイ」で出力し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジよりもフィードバッククロックＦＢＣＬＫの基準エッジが前方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを非活性化してロジック「ロー」で出力する。
このとき、電源電圧選択部４１０を介して位相比較部４００に供給される電源電圧ＳＥＬ＿ＶＤＤは、外部から供給される外部電源電圧ＶＤＤまたは電源電圧選択部４１０内の内部電圧生成部４１２で生成される内部電源電圧ＩＮ＿ＶＤＤのいずれかであって、位相比較部４００では、外部電源電圧ＶＤＤが電源として供給されるか、或いは、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるかに関わらず、同じ動作が行われる。しかし、外部電源電圧ＶＤＤの電圧レベルが内部電源電圧ＩＮ＿ＶＤＤの電圧レベルよりも高い電圧レベルを有するので、外部電源電圧ＶＤＤを電源として使用したときは、相対的に速い速度でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間の位相差を比較し、比較結果に対応して出力される遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬのスイングレベルの幅も相対的に大きくなる。一方、内部電源電圧ＩＮ＿ＶＤＤを電源として使用したときは、相対的に遅い速度でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間の位相差を比較し、比較結果に対応して出力される遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬのスイングレベルの幅も相対的に小さくなる。すなわち、外部電源電圧ＶＤＤが電源として供給されるときよりも、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるときの方が、相対的に少ない量の電力が消費される。
また、クロック遅延部４２０は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、複数のビットからなる遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動する遅延制御部４２２と、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が限界遅延量に対応する値よりも大きい場合、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを活性化させる遅延ライン４２４とを備える。
ここで、クロック遅延部４２０における構成要素のうち、遅延制御部４２２は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用して遅延固定動作が行なわれている間に、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させ、遅延固定動作が終了された後には、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させない。
すなわち、クロック遅延部４２０における構成要素のうち、遅延制御部４２２は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用して遅延固定動作が行なわれている間に、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を増加させ、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を減少させる。
このとき、電源電圧選択部４１０を介して遅延制御部４２２に供給される電源電圧ＳＥＬ＿ＶＤＤは、外部から供給される外部電源電圧ＶＤＤまたは電源電圧選択部４１０内の内部電圧生成部４１２で生成される内部電源電圧ＩＮ＿ＶＤＤのいずれかであって、遅延制御部４２２では、外部電源電圧ＶＤＤが電源として供給されるか、或いは、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるかに関わらず、同じ動作が行われる。しかし、外部電源電圧ＶＤＤの電圧レベルが内部電源電圧ＩＮ＿ＶＤＤの電圧レベルよりも高い電圧レベルを有するので、外部電源電圧ＶＤＤを電源として使用したときは、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変化させる速度が相対的に速くなる。一方、内部電源電圧ＩＮ＿ＶＤＤを電源として使用したときは、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変化させる速度が相対的に遅くなる。すなわち、外部電源電圧ＶＤＤが電源として供給されるときよりも、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるときの方が、相対的に少ない量の電力が消費される。
また、クロック遅延部４２０における構成要素のうち、遅延ライン４２４は、電源電圧選択部４１０を介して供給される電源電圧ＳＥＬ＿ＶＤＤを電源として使用し、ソースクロックＲＥＦＣＬＫを、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけ遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する。
このとき、電源電圧選択部４１０を介して遅延ライン４２４に供給される電源電圧ＳＥＬ＿ＶＤＤは、外部から供給される外部電源電圧ＶＤＤまたは電源電圧選択部４１０内の内部電圧生成部４１２で生成される内部電源電圧ＩＮ＿ＶＤＤのいずれかであって、遅延ライン４２４では、外部電源電圧ＶＤＤが電源として供給されるか、或いは、内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるかに関わらず、ソースクロックＲＥＦＣＬＫを、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけ遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する動作が行なわれるよう、遅延ライン４２４の内部回路が構成される。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量は、相対的な値であらかじめ設定されている。
例えば、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞が４ビットからなる信号であると仮定する。そして、コード値が「００００」であれば、ソースクロックＲＥＦＣＬＫを全く遅延せずにそのまま遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、コード値が「０００１」、「００１０」、「００１１」、「０１００」、…のように増加すれば、それに対応してソースクロックＲＥＦＣＬＫをより遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞は、遅延固定動作の開始時点であらかじめ設定される初期値を有することができる。一般的に初期値には「００００」のように最も小さい値は選択されず、「０１１０」のように中間に位置する値が選択される。
また、図面には直接的に示していないが、遅延ライン４２４は、複数の単位遅延素子を備えるように構成され、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が増加すれば増加するほど、より多くの単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が減少すれば減少するほど、より少ない個数の単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。このとき、各々の単位遅延素子は、外部電源電圧ＶＤＤが電源として供給されるか、または内部電源電圧ＩＮ＿ＶＤＤが電源として供給されるかに関わらず、同じ遅延量を有するように設計される。
前述したように、遅延固定ループ（ＤＬＬ）回路内の構成要素に相対的に高い電圧レベルを有する外部電源電圧ＶＤＤを電源として供給すれば、動作速度の側面では有利であるが、相対的に多い量の電力を消費することが分かる。一方、遅延固定ループ（ＤＬＬ）回路内の構成要素に相対的に低い電圧レベルを有する内部電源電圧ＶＤＤを電源として供給すれば、動作速度の側面では不利であるが、相対的に少ない量の電力を消費することが分かる。
したがって、遅延固定ループ（ＤＬＬ）回路において消費される電力量を最小限に維持するためには、遅延固定動作が最大限に短い時間内で終了するように制御しなければならない。しかしながら、次のような状況では、クロック遅延部４２０で遅延固定動作が完全に終了されないことにより、遅延固定動作が無限ループに落ち入り、たとえ遅延固定動作が終了するとしても、極めて長い時間が所要されるにつれ、遅延固定動作によって消費される電力の大きさが極めて増加してしまうという問題が発生する。
まず、遅延ライン４２４が備える単位遅延素子の個数は、設計者によってあらかじめ設定され得る値であり、設計過程において、１回その値が設定された後は再度変更することが容易ではない。また、単位遅延素子の個数が増加するということは面積の増加を意味するため、あらゆる場合をすべて想定して、単位遅延素子の個数をひたすら増加させることは極めて非効率的である。
そのため、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでに適用可能な、遅延ライン４２４の限界遅延量が存在する。しかしながら、従来技術と同様に、遅延量が限界値に達した後でもソースクロックＲＥＦＬＣＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期していない状態になって、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が継続的に増加すると、遅延固定動作が正常に終了しないという問題が発生する。
したがって、本発明の第３実施形態に係る遅延ライン４２４では、遅延量が、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでの限界遅延量に達すると、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬをロジック「ハイ」に活性化させて出力する。
同時に、遅延固定動作制御部４５０は、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＥＮＤをロジック「ハイ」に活性化させて出力し、遅延制御部４２２は、遅延固定動作制御部４５０から出力される信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を固定することによって、遅延固定動作を強制的に終了させることができる。
このように、本発明の第３実施形態をレジスタ制御型遅延固定ループ（ＤＬＬ）回路に適用すれば、遅延固定動作を行なう間に、ソースクロックＲＥＦＣＬＫと出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路に供給される電源電圧の電圧レベルを調整することにより、レジスタ制御型遅延固定ループ回路が遅延固定ループの動作によって消費する電力の大きさを、最小限に維持することができる。
このとき、本発明の第３実施形態において、遅延ライン４２４が限界遅延量に達して、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化するが、電源電圧選択部４１０により遅延固定ループ（ＤＬＬ）回路に供給される電源電圧が外部電源電圧ＶＤＤから内部電源電圧ＩＮ＿ＶＤＤに代えられるだけであって、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期した状態ではないため、内部データ出力部４９０から出力されるデータＤＱ ＤＡＴＡの位相は、外部クロックＣＬＫ、ＣＬＫ＃に完全に同期した状態にはなり得ない。すなわち、遅延固定動作が完全に終了した状態ではない。それにも拘わらず、本発明の第３実施形態によって遅延固定ループ（ＤＬＬ）回路に外部電源電圧ＶＤＤの代わりに内部電源電圧ＩＮ＿ＶＤＤを提供する動作が効果的な理由については、一般的な遅延固定ループ（ＤＬＬ）回路の動作を示す図７を用いて以下に説明する。
図７に示すように、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫ（実際には外部クロックＣＬＫ、ＣＬＫ＃と、ソースクロックＲＥＦＣＬＫの位相において若干の差が存在し得る）の周波数が、相対的に高い周波数を有する場合（Ａ）と、相対的に低い周波数を有する場合（Ｂ）とに区分される。
そのうち、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に高い周波数を有する場合（Ａ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に短いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高い状態では、フィードバッククロックＦＢＣＬＫを相対的に少し遅延させても遅延固定動作が終了され得るので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しなくても、遅延固定動作が終了され得ることが分かる。
一方、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に低い周波数を有する場合（Ｂ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に長いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
そのため、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさも極めて大きくすべきである。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫを相対的に多く遅延させることにより遅延固定動作が終了されるので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても、遅延固定動作が終了されない場合があることが分かる。
このように、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが完全に同期され得ない場合があるが、本発明の第３実施形態に係る遅延固定ループ（ＤＬＬ）回路では、これを検知して外部電源電圧ＶＤＤの代わりに内部電源電圧ＩＮ＿ＶＤＤを供給することによって、これ以上の遅延固定動作による電力の消費を防止する。このとき、遅延固定動作は完全に終了した状態ではないものの、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが、大きく差異のない地点までクロックを同期させる動作が進行されていることが分かる。
すなわち、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても遅延固定動作が終了されない状態とは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態である。これは、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの出力周波数も相対的に低い状態であることを意味しているので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡのスキューにおいて若干の差があっても、データＤＱ ＤＡＴＡ値の認識に大きな問題がないことを意味する。
したがって、本発明の第３実施形態に係る遅延固定動作が適用された遅延固定ループ（ＤＬＬ）回路において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化して、外部電源電圧ＶＤＤの代わりに内部電源電圧ＩＮ＿ＶＤＤを供給する場合は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫが相対的に低い周波数を有する状態である。すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いだけであって、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用した状態でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間に発生する位相差に対応する長さの程度は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫの長さに対比すれば、極めて短い長さに過ぎないので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの値の認識には影響を及ぼさない。このとき、本発明の第３実施形態に係る動作により、電力消費は最小限に維持される状態であることが分かる。
（第４実施形態）
図５は、本発明の第４実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。
同図に示すように、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファするクロックバッファ部５８０と、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに対応する遅延固定イネーブル区間において、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫ（クロックバッファ部５８０から出力されるクロックは実質的に外部から印加されるクロックＣＬＫ、ＣＬＫ＃と同一であると見なし得る）を駆動してソースクロックＲＥＦＣＬＫとして出力し、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに対応する遅延固定ディセーブル区間において、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫを駆動して遅延固定クロックＤＬＬＣＬＫとして出力するクロック駆動部５３０と、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを生成する位相比較部５００と、遅延固定を行なうために、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答してソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力し、限界遅延量に達することに応答して遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを生成するクロック遅延部５２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の出力経路の遅延時間を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部５４０とを備える。
ここで、クロックバッファ部５８０は、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファして、内部で使用されるクロックＢＵＦ＿ＣＬＫを生成する。
また、クロック駆動部５３０は、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬおよびクロックイネーブル信号ＣＫＥに応答し、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動してソースクロックＲＥＦＣＬＫとして出力するソースクロック駆動部５３２と、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬに応答し、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動して遅延固定クロックＤＬＬＣＬＫとして出力する遅延固定クロック駆動部５３４とを備える。
ここで、ソースクロック駆動部５３２は、クロックイネーブル信号ＣＫＥがロジック「ハイ」に活性化した状態において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動してソースクロックＲＥＦＣＬＫとして出力する。
また、ソースクロック駆動部５３２は、クロックイネーブル信号ＣＫＥがロジック「ハイ」に活性化した状態において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動せずに、ソースクロックＲＥＦＣＬＫをトグリングしない。
また、ソースクロック駆動部５３２は、クロックイネーブル信号ＣＫＥがロジック「ロー」に非活性化した状態において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬの論理レベルとは無関係にクロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動せずに、ソースクロックＲＥＦＣＬＫをトグリングしない。
すなわち、ソースクロック駆動部５３２は、クロックイネーブル信号ＣＫＥがロジック「ハイ」に活性化した状態では、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬの論理レベルに応じて、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力するか否かについて決定するが、クロックイネーブル信号ＣＫＥがロジック「ロー」に非活性化した状態では、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬの論理レベルとは無関係に、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力しないようにすることで、ソースクロックＲＥＦＣＬＫをトグリングしないようにする。
なお、クロックイネーブル信号ＣＫＥは、半導体メモリ装置の通常動作時には常に活性化した状態を維持し、半導体メモリ装置の電力消費を減少させるためのパワーダウンモードのような特殊な動作モード時には非活性化され得る。
また、遅延固定クロック駆動部５３４は、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動して遅延固定クロックＤＬＬＣＬＫとして出力し、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫを駆動せずに遅延固定クロックＤＬＬＣＬＫとして出力しない。
ここで、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化するとき、遅延固定クロック駆動部５３４から出力される遅延固定クロックＤＬＬＣＬＫは、クロックバッファ部５８０の出力クロックＢＵＦ＿ＣＬＫに比べて所定の時間だけ更に遅延した状態である。所定の時間は、設計者によって任意に設定され得るが、遅延固定ループ（ＤＬＬ）回路の限界遅延量と同じ遅延量を有することが好ましい。
また、位相比較部５００は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジ（一般的には立上りエッジを意味するが、立下りエッジであってもよい）よりもフィードバッククロックＦＢＣＬＫの基準エッジが後方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを活性化してロジック「ハイ」で出力し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジよりもフィードバッククロックＦＢＣＬＫの基準エッジが前方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを非活性化してロジック「ロー」で出力する。
また、クロック遅延部５２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、複数のビットからなる遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動する遅延制御部５２２と、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が限界遅延量に対応する値よりも大きい場合、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬを活性化させる遅延ライン５２４とを備える。
ここで、クロック遅延部５２０における構成要素のうち、遅延制御部５２２は、遅延固定動作が行なわれている間は、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させ、遅延固定動作が終了された後には、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させない。
すなわち、クロック遅延部５２０における構成要素のうち、遅延制御部５２２は、遅延固定動作が行なわれている間は、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を増加させ、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を減少させる。
また、クロック遅延部５２０における構成要素のうち、遅延ライン５２４は、ソースクロックＲＥＦＣＬＫを、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけ遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量は、相対的な値であらかじめ設定されている。
例えば、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞が４ビットからなる信号であると仮定する。そして、コード値が「００００」であれば、ソースクロックＲＥＦＣＬＫを全く遅延せずにそのまま遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、コード値が「０００１」、「００１０」、「００１１」、「０１００」、…のように増加すれば、それに対応してソースクロックＲＥＦＣＬＫをより遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞は、遅延固定動作の開始時点であらかじめ設定される初期値を有することができる。一般的に初期値には「００００」のように最も小さい値は選択されず、「０１１０」のように中間に位置する値が選択される。
また、図面には直接的に示していないが、遅延ライン５２４は、複数の単位遅延素子を備えるように構成され、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が増加すれば増加するほど、より多くの単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が減少すれば減少するほど、より少ない個数の単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。
ところが、遅延ライン５２４が備える単位遅延素子の個数は、設計者によってあらかじめ設定され得る値であり、設計過程において、１回その値が設定された後は再度変更することが容易ではない。また、単位遅延素子の個数が増加するということは面積の増加を意味するため、あらゆる場合をすべて想定して、単位遅延素子の個数をひたすら増加させることは極めて非効率的である。
そのため、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでに適用可能な、遅延ライン５２４の限界遅延量が存在する。しかしながら、従来技術と同様に、遅延量が限界値に達した後でもソースクロックＲＥＦＬＣＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期していない状態になって、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が継続的に増加すると、遅延固定動作が正常に終了しないという問題が発生する。
したがって、本発明の第４実施形態に係る遅延ライン５２４は、遅延量が、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでの限界遅延量に達すると、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬをロジック「ハイ」に活性化させて出力する。
同時に、クロック駆動部５３０では、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして駆動しないことによって、ソースクロックＲＥＦＣＬＫをこれ以上トグリングさせず、同時に、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫを遅延固定クロックＤＬＬＣＬＫとして直接駆動することによって、遅延量が限界値に達して、遅延固定ループ（ＤＬＬ）回路において必要としない残りの構成要素（位相比較部５００、クロック遅延部５２０、遅延複製モデル部５４０）を動作させなくても、正常にトグリングする遅延固定クロックＤＬＬＣＬＫを出力することができる。すなわち、特定の条件でクロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫを遅延固定クロックＤＬＬＣＬＫとして直接駆動することによって、不要な遅延固定動作により発生する電力消費を完全に除去することができる。
このように、本発明の第４実施形態をレジスタ制御型遅延固定ループ（ＤＬＬ）回路に適用すれば、遅延固定動作を行なう間に、ソースクロックＲＥＦＣＬＫと出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路の動作をオン／オフ制御することによって、レジスタ制御型遅延固定ループ回路の不要な動作により発生する電力消費を完全に除去することができる。
このとき、本発明の第４実施形態において、遅延ライン５２４が限界遅延量に達して、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化するが、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫを遅延固定クロックＤＬＬＣＬＫとして直接駆動するだけであって、出力する遅延固定クロックＤＬＬＣＬＫの位相と外部クロックＣＬＫ、ＣＬＫ＃の位相とが同期した状態ではないため、内部データ出力部５９０から出力されるデータＤＱ ＤＡＴＡの位相は、外部クロックＣＬＫ、ＣＬＫ＃に完全に同期した状態ではない。それにも拘わらず、本発明の第４実施形態に係る遅延固定動作が効果的な理由については、一般的な遅延固定ループ（ＤＬＬ）回路の動作を示す図７を用いて以下に説明する。
図７に示すように、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫ（実際には外部クロックＣＬＫ、ＣＬＫ＃と、ソースクロックＲＥＦＣＬＫの位相において若干の差が存在し得る）の周波数が、相対的に高い周波数を有する場合（Ａ）と、相対的に低い周波数を有する場合（Ｂ）とに区分される。
そのうち、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に高い周波数を有する場合（Ａ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に短いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高い状態では、フィードバッククロックＦＢＣＬＫを相対的に少し遅延させても遅延固定動作が終了され得るので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しなくても、遅延固定動作が終了され得ることが分かる。
一方、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に低い周波数を有する場合（Ｂ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に長いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
そのため、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさも極めて大きくすべきである。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫを相対的に多く遅延させることにより遅延固定動作が終了されるので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても、遅延固定動作が終了されない場合があることが分かる。
このように、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが完全に同期することができない場合があるが、本発明の第４実施形態に係る遅延固定ループ（ＤＬＬ）回路では、これを検知してクロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫを遅延固定クロックＤＬＬＣＬＫとして直接駆動することによって、遅延固定クロックＤＬＬＣＬＫは、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫに対比して、遅延固定ループ（ＤＬＬ）回路の限界遅延量の分だけ遅延した状態で出力される。このとき、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが、大きく差異のない地点までクロックを同期させる動作が進行されていることが分かり、同様に、外部クロックＣＬＫ、ＣＬＫ＃の基準エッジおよび遅延固定クロックＤＬＬＣＬＫの基準エッジが、大きく差異のない地点までクロックを同期させる動作が進行されていることが分かる。
すなわち、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても遅延固定動作が終了されない状態とは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態である。これは、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの出力周波数も相対的に低い状態であることを意味しているので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡのスキューにおいて若干の差があっても、データＤＱ ＤＡＴＡ値の認識に大きな問題がないことを意味する。
したがって、本発明の第４実施形態に係る遅延固定動作が適用された遅延固定ループ（ＤＬＬ）回路において、遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿ＣＴＲＬがロジック「ハイ」に活性化して、クロックバッファ部５８０から出力されるクロックＢＵＦ＿ＣＬＫを遅延固定クロックＤＬＬＣＬＫとして直接駆動する動作が発生した場合は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫが相対的に低い周波数を有する状態である。すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いだけであって、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用した状態でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間に発生する位相差に対応する長さの程度は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫの長さに対比すれば、極めて短い長さに過ぎないので、クロック駆動部５３０によって外部クロックＣＬＫ、ＣＬＫ＃を遅延固定ループ（ＤＬＬ）回路の限界遅延量の分だけ遅延した遅延固定クロックＤＬＬＣＬＫを使用して内部データ出力部５９０でデータＤＱ ＤＡＴＡを出力するとしても、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの値の認識には影響を及ぼさない。
（第５実施形態）
図６は、本発明の第５実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。
同図に示すように、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファするクロックバッファ部６８０と、クロックイネーブル信号ＣＫＥに応答し、クロックバッファ部６８０の出力クロックＢＵＦ＿ＣＬＫを駆動してソースクロックＲＥＦＣＬＫとして出力するソースクロック駆動部６６０と、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬおよび第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１を生成する位相比較部６００と、遅延固定を行なうために、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答してソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力し、限界遅延量に達することに応答して第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２を生成するクロック遅延部６２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の出力経路の遅延時間を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部６４０と、第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１および第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２に応答して遅延固定動作を終了させる遅延固定動作制御部６５０とを備える。
ここで、クロックバッファ部６８０は、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファして、内部で使用されるクロックＢＵＦ＿ＣＬＫを生成する。
また、ソースクロック駆動部６６０は、クロックイネーブル信号ＣＫＥが活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力するが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫをソースクロックＲＥＦＣＬＫとして出力しない。すなわち、クロックイネーブル信号ＣＫＥが活性化している間は、ソースクロックＲＥＦＣＬＫはバッファされたクロックＢＵＦ＿ＣＬＫと同様にトグリングする状態になるが、クロックイネーブル信号ＣＫＥが非活性化している間は、バッファされたクロックＢＵＦ＿ＣＬＫのトグリングとは無関係に、ソースクロックＲＥＦＣＬＫはトグリングしない。
なお、クロックイネーブル信号ＣＫＥは、半導体メモリ装置の通常動作時には常に活性化した状態を維持し、半導体メモリ装置の電力消費を減少させるためのパワーダウンモードのような特殊な動作モード時には非活性化され得る。
また、位相比較部６００は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジ（一般的には立上りエッジを意味するが、立下りエッジであってもよい）よりもフィードバッククロックＦＢＣＬＫの基準エッジが後方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを活性化してロジック「ハイ」で出力し、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点において、ソースクロックＲＥＦＣＬＫの基準エッジよりもフィードバッククロックＦＢＣＬＫの基準エッジが前方に位置する場合、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを非活性化してロジック「ロー」で出力する。
また、位相比較部６００は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」の活性化状態とロジック「ロー」の非活性化状態との間を繰り返して遷移するとき、第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１をロジック「ハイ」に活性化させる。
また、位相比較部６００は、遅延固定動作が行なわれている間に所定の周期で繰り返されるアップデート時点が、所定の回数だけ繰り返される間に、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」の活性化状態またはロジック「ロー」の非活性化状態を維持するとき、第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１をロジック「ロー」に非活性化させる。
また、遅延固定動作制御部６５０は、第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１および第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２のうち、少なくともいずれか一方の信号がロジック「ハイ」に活性化することに応答して、出力するグローバル遅延終了信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤをロジック「ハイ」に活性化させることによって、クロック遅延部６２０の遅延量を固定して、遅延固定動作を終了させる。
すなわち、遅延固定動作制御部６５０は、第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１および第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２がすべてロジック「ロー」に非活性化するときにのみ、グローバル遅延終了信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤをロジック「ロー」に非活性化することによって、クロック遅延部６２０の遅延量を変動させて、遅延固定動作を継続的に行なう。
参考までに、図面には直接的に示されていないが、遅延固定動作制御部６５０の詳細な回路は、第１遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿１および第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２を受信するノア（ＮＯＲ）ゲート、およびノアゲートの出力信号を受信し、グローバル遅延終了信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤとして出力するインバータを備える。
また、クロック遅延部６２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、複数のビットからなる遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動し、遅延固定動作制御部６５０の出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を固定する遅延制御部６２２と、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が限界遅延量に対応する値よりも大きい場合、第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２を活性化させる遅延ライン６２４とを備える。
ここで、クロック遅延部６２０における構成要素のうち、遅延制御部６２２は、遅延固定動作が行なわれている間に遅延固定動作制御部６５０の出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤがロジック「ロー」に非活性化した状態では、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させ、遅延固定動作が行なわれている間に遅延固定動作制御部６５０の出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤがロジック「ハイ」に活性化した状態では、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させず、遅延固定動作が終了された後には、アップデート時点および遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの値とは無関係に、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を変動させない。
すなわち、クロック遅延部６２０における構成要素のうち、遅延制御部６２２は、遅延固定動作が行なわれている間に遅延固定動作制御部６５０の出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤがロジック「ロー」に非活性化した状態では、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を増加させ、所定の周期で繰り返されるアップデート時点ごとに、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー」に非活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を減少させる。
また、クロック遅延部６２０における構成要素のうち、遅延ライン６２４は、ソースクロックＲＥＦＣＬＫを、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量の分だけ遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値に対応する遅延量は、相対的な値であらかじめ設定されている。
例えば、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞が４ビットからなる信号であると仮定する。そして、コード値が「００００」であれば、ソースクロックＲＥＦＣＬＫを全く遅延せずにそのまま遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、コード値が「０００１」、「００１０」、「００１１」、「０１００」、…のように増加すれば、それに対応してソースクロックＲＥＦＣＬＫをより遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。このとき、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞は、遅延固定動作の開始時点であらかじめ設定される初期値を有することができる。一般的に初期値には「００００」のように最も小さい値は選択されず、「０１１０」のように中間に位置する値が選択される。
また、図面には直接的に示していないが、遅延ライン６２４は、複数の単位遅延素子を備えるように構成され、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が増加すれば増加するほど、より多くの単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定し、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が減少すれば減少するほど、より少ない個数の単位遅延素子を使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力するように設定することができる。
ところが、遅延ライン６２４が備える単位遅延素子の個数は、設計者によってあらかじめ設定され得る値であり、設計過程において、１回その値が設定された後は再度変更することが容易ではない。また、単位遅延素子の個数が増加するということは面積の増加を意味するため、あらゆる場合をすべて想定して、単位遅延素子の個数をひたすら増加させることは極めて非効率的である。
そのため、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでに適用可能な、遅延ライン６２４の限界遅延量が存在する。しかしながら、従来技術と同様に、遅延量が限界に達した後でもソースクロックＲＥＦＬＣＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期していない状態になって、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値が継続的に増加すると、遅延固定動作が正常に終了しないという問題が発生する。
したがって、本発明の第５実施形態に係る遅延ライン６２４は、遅延量が、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときまでの限界遅延量に達すると、第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２をロジック「ハイ」に活性化させて出力する。
同時に、遅延固定動作制御部６５０は、第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２がロジック「ハイ」に活性化することに応答して、出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤをロジック「ハイ」に活性化させて出力し、遅延制御部６２２は、遅延固定動作制御部６５０の出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤがロジック「ハイ」に活性化することに応答して、遅延固定コードＤＥＬＡＹ＿ＬＯＣＫ＿ＣＯＤＥ＜０：Ｎ＞の値を固定することによって、遅延固定動作を強制的に終了させることができる。
このように、本発明の第５実施形態をレジスタ制御型遅延固定ループ（ＤＬＬ）回路に適用すれば、遅延固定動作を行なう間に、ソースクロックＲＥＦＣＬＫと出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路の遅延固定動作を強制的に終了させることによって、レジスタ制御型遅延固定ループ（ＤＬＬ）回路が遅延固定動作を無限に繰り返すことを防止することができる。
このとき、本発明の第５実施形態において、遅延ライン６２４が限界遅延量に達して、遅延固定動作制御部６５０の出力信号ＧＬＯＢＡＬ＿ＤＥＬＡＹ＿ＥＮＤがロジック「ハイ」に活性化するが、遅延固定動作が終了されるだけであって、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とが同期した状態でないため、内部データ出力部６９０から出力されるデータＤＱ ＤＡＴＡの位相は、外部クロックＣＬＫ、ＣＬＫ＃に完全に同期した状態ではない。それにも拘わらず、本発明の第５実施形態に係る遅延固定動作が効果的な理由については、一般的な遅延固定ループ（ＤＬＬ）回路の動作を示す図７を用いて以下に説明する。
図７に示すように、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫ（実際には外部クロックＣＬＫ、ＣＬＫ＃と、ソースクロックＲＥＦＣＬＫの位相において若干の差が存在し得る）の周波数が、相対的に高い周波数を有する場合（Ａ）と、相対的に低い周波数を有する場合（Ｂ）とに区分される。
そのうち、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に高い周波数を有する場合（Ａ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に短いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に高い状態では、フィードバッククロックＦＢＣＬＫを相対的に少し遅延させても遅延固定動作が終了され得るので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しなくても、遅延固定動作が終了され得ることが分かる。
一方、遅延固定ループ（ＤＬＬ）回路に入力される外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が、相対的に低い周波数を有する場合（Ｂ）について説明すると、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低いので、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫは相対的に長いことが分かる。
このとき、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジとフィードバッククロックＦＢＣＬＫの基準エッジとの位相差は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えることができないので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫを越えないことが分かる。
そのため、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いので、フィードバッククロックＦＢＣＬＫの基準エッジが外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジと同期するために、フィードバッククロックＦＢＣＬＫを遅延させる遅延量の大きさも極めて大きくすべきである。
すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫを相対的に多く遅延させることにより遅延固定動作が終了されるので、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても、遅延固定動作が終了されない場合があることが分かる。
このように、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態では、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが完全に同期することができない場合があるが、本発明の第５実施形態に係る遅延固定ループ（ＤＬＬ）回路では、これを検知して強制的に遅延固定動作を終了させる。このとき、たとえ、遅延固定動作が終了された場合であっても、フィードバッククロックＦＢＣＬＫの基準エッジ、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの基準エッジが、大きく差異のない地点までクロックを同期させる動作が進行されていることが分かる。
すなわち、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用しても遅延固定動作が終了されない状態とは、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの周波数が相対的に低い状態である。これは、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの出力周波数も相対的に低い状態であることを意味しているので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡのスキューにおいて若干の差があっても、データＤＱ ＤＡＴＡ値の認識に大きな問題がないことを意味する。
したがって、本発明の第５実施形態に係る遅延固定動作が適用された遅延固定ループ（ＤＬＬ）回路において、第２遅延終了信号ＤＥＬＡＹ＿ＥＮＤ＿２がロジック「ハイ」に活性化して、遅延固定動作が強制的に終了される場合は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫが相対的に低い周波数を有する状態である。すなわち、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫが極めて長いだけであって、遅延固定ループ（ＤＬＬ）回路の限界遅延量を全て使用した状態でソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間に発生する位相差に対応する長さの程度は、外部クロックＣＬＫ、ＣＬＫ＃、およびソースクロックＲＥＦＣＬＫの一周期ＴＣＫの長さに対比すれば、極めて短い長さに過ぎないので、遅延固定ループ（ＤＬＬ）回路の動作によって出力されるデータＤＱ ＤＡＴＡの値の認識には影響を及ぼさない。
以上で説明したように、本発明の実施形態を適用すれば、レジスタ制御型遅延固定ループ回路に入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知した結果に応じて、レジスタ制御型遅延固定ループ回路の遅延固定動作を強制的に終了することによって、レジスタ制御型遅延固定ループ回路が遅延固定動作を無限に繰り返すことを防止することができる。
また、検知した結果に応じて、レジスタ制御型遅延固定ループ回路に供給される電源電圧の電圧レベルを調整することによって、レジスタ制御型遅延固定ループ回路の遅延固定ループの動作により消費される電力の大きさを最小限に維持することができる。
また、検知した結果に応じて、半導体メモリ装置のコア領域から出力される内部データを外部に駆動させることによって、レジスタ制御型遅延固定ループ回路動作の信頼性を向上させることができる。
また、検知した結果に応じて、レジスタ制御型遅延固定ループ回路の動作をオン／オフ制御することによって、レジスタ制御型遅延固定ループ回路の不要な動作により発生する電力消費を完全に除去することができる。
以上で説明した本発明は、前述した実施形態および添付の図面により限定されるのではなく、本発明の技術的な思想を逸脱しない範囲内で様々な置換、変形、および変更が可能であることは、本発明が属する技術分野における通常の知識を有する者にとって明白である。
例えば、前述した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じて、その位置および種類が異なるように具現され得る。
１００、２００、３００、４００、５００、６００ 位相比較部
１２０、２２０、３２０、４２０、５２０、６２０ クロック遅延部
１２２、２２２、３２２、４２２、５２２、６２２ 遅延制御部
１２４、２２４、３２４、４２４、５２４、６２４ 遅延ライン
１４０、２４０、３４０、４４０、５４０、６４０ 遅延複製モデル部
１６０、２６０、３６０、４６０、６６０ ソースクロック駆動部
１８０、２８０、３８０、４８０、５８０、６８０ クロックバッファ部
１９０、２９０、３９０、４９０、５９０、６９０ 内部データ出力部
２５０、６５０ 遅延固定動作制御部
４１０ 電源電圧選択部
５３０ クロック駆動部
５３２ ソースクロック駆動部
５３４ 遅延固定クロック駆動部

Claims (26)

  1. ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部と、
    遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達することに応答して遅延終了信号を生成するクロック遅延部と、
    前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部と、
    前記遅延固定信号および前記遅延終了信号に応答して遅延固定動作を終了させる遅延固定動作制御部と、
    を備えることを特徴とする遅延固定ループ回路。
  2. 前記クロック遅延部は、
    前記遅延固定信号に応答して複数のビットからなる遅延固定コード値を変動し、前記遅延固定動作制御部の出力信号に応答して前記遅延固定コード値を固定する遅延制御部と、
    前記遅延固定コード値に対応する遅延量の分だけ前記ソースクロックを遅延させて前記遅延固定クロックとして出力し、前記遅延固定コード値が前記限界遅延量に対応する値よりも大きい場合、前記遅延終了信号を活性化させる遅延ラインと、
    を備えることを特徴とする請求項１に記載の遅延固定ループ回路。
  3. 前記遅延制御部は、遅延固定動作を行う間に前記遅延固定動作制御部の出力信号が非活性化した状態では、所定の周期で繰り返されるアップデート時点ごとに、前記遅延固定信号に応答して前記遅延固定コード値を変動させ、遅延固定動作を行う間に前記遅延固定動作制御部の出力信号が活性化した状態では、前記アップデート時点および前記遅延固定信号の値とは無関係に前記遅延固定コード値を変動させず、遅延固定動作が終了された後には、前記アップデート時点および前記遅延固定信号の値とは無関係に前記遅延固定コード値を変動させないことを特徴とする請求項２に記載の遅延固定ループ回路。
  4. 前記遅延制御部は、前記アップデート時点において、前記遅延固定信号が活性化状態の場合は前記遅延固定コード値を増加させ、前記遅延固定信号が非活性化状態の場合は前記遅延固定コード値を減少させることを特徴とする請求項３に記載の遅延固定ループ回路。
  5. 前記遅延固定動作制御部は、前記遅延終了信号が非活性化状態の場合には、所定の周期で繰り返されるアップデート時点が所定の回数だけ繰り返される間に、前記遅延固定信号が、活性化状態と非活性化状態との間を繰り返し遷移するとき、出力する信号を活性化させることによって、前記クロック遅延部の遅延量を固定して遅延固定動作を終了させることを特徴とする請求項１に記載の遅延固定ループ回路。
  6. 前記遅延固定動作制御部は、前記遅延終了信号が活性化状態の場合には、前記遅延固定信号の論理レベルとは無関係に、出力する信号を活性化させることによって、前記クロック遅延部の遅延量を固定して、遅延固定動作を終了させることを特徴とする請求項５に記載の遅延固定ループ回路。
  7. ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部と、
    遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達することに応答して遅延終了信号を生成するクロック遅延部と、
    前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部と、
    内部データを前記遅延固定クロックに同期させて外部に出力し、前記遅延固定信号および前記遅延終了信号に応答して動作がオン／オフ制御される内部データ出力部と、
    を備えることを特徴とする半導体メモリ装置。
  8. 前記クロック遅延部は、
    前記遅延固定信号に応答して複数のビットからなる遅延固定コード値を変動する遅延制御部と、
    前記遅延固定コード値に対応する遅延量の分だけ前記ソースクロックを遅延させて前記遅延固定クロックとして出力し、前記遅延固定コード値が前記限界遅延量に対応する値よりも大きい場合、前記遅延終了信号を活性化させる遅延ラインと、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記遅延制御部は、遅延固定動作を行う間に所定の周期で繰り返されるアップデート時点ごとに、前記遅延固定信号に応答して前記遅延固定コード値を変動させ、遅延固定動作が終了された後には、前記アップデート時点および前記遅延固定信号の値とは無関係に前記遅延固定コード値を変動させないことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記遅延制御部は、前記アップデート時点において、前記遅延固定信号が活性化状態の場合は前記遅延固定コード値を増加させ、前記遅延固定信号が非活性化状態の場合は前記遅延固定コード値を減少させることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記内部データ出力部は、前記遅延終了信号が非活性化状態の場合には、前記遅延固定信号に対応する遅延固定動作が行なわれることに応答してオフされ、内部データを外部に出力せず、前記遅延固定信号に対応する遅延固定動作が終了されることに応答してオンされ、内部データを前記遅延固定クロックに同期させて外部に出力することを特徴とする請求項７に記載の半導体メモリ装置。
  12. 前記内部データ出力部は、前記遅延終了信号が活性化状態の場合には、前記遅延固定信号に対応する遅延固定動作の遂行有無とは無関係にオンされ、内部データを前記遅延固定クロックに同期させて外部に出力することを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 遅延固定信号および遅延終了信号に応答して、外部電源電圧または前記外部電源電圧よりも低い電圧レベルを有する内部電源電圧を選択的に供給する電源電圧選択部と、
    前記電源電圧選択部を介して供給される電源電圧を電源として使用し、ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して前記遅延固定信号を生成する位相比較部と、
    前記電源電圧選択部を介して供給される電源電圧を電源として使用し、遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達することに応答して前記遅延終了信号を生成するクロック遅延部と、
    前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映して、前記フィードバッククロックとして出力する遅延複製モデル部と、
    を備えることを特徴とする遅延固定ループ回路。
  14. 前記クロック遅延部は、
    前記遅延固定信号に応答して複数のビットからなる遅延固定コード値を変動する遅延制御部と、
    前記遅延固定コード値に対応する遅延量の分だけ前記ソースクロックを遅延させて前記遅延固定クロックとして出力し、前記遅延固定コード値が前記限界遅延量に対応する値よりも大きい場合、前記遅延終了信号を活性化させる遅延ラインと、
    を備えることを特徴とする請求項１３に記載の遅延固定ループ回路。
  15. 前記遅延制御部は、遅延固定動作を行う間に所定の周期で繰り返されるアップデート時点ごとに、前記遅延固定信号に応答して前記遅延固定コード値を変動させ、遅延固定動作が終了された後には、前記アップデート時点および前記遅延固定信号の値とは無関係に前記遅延固定コード値を変動しないことを特徴とする請求項１４に記載の遅延固定ループ回路。
  16. 前記遅延制御部は、前記アップデート時点において、前記遅延固定信号が活性化状態の場合は前記遅延固定コード値を増加させ、前記遅延固定信号が非活性化状態の場合は前記遅延固定コード値を減少させることを特徴とする請求項１５に記載の遅延固定ループ回路。
  17. 前記電源電圧選択部は、前記遅延終了信号が非活性化状態の場合には、前記遅延固定信号に対応する遅延固定動作が行なわれることに応答して前記外部電源電圧を供給し、前記遅延固定信号に対応する遅延固定動作が終了されることに応答して前記内部電源電圧を供給することを特徴とする請求項１３に記載の遅延固定ループ回路。
  18. 前記電源電圧選択部は、前記遅延終了信号が活性化状態の場合には、前記遅延固定信号に対応する遅延固定動作の遂行有無とは無関係に前記内部電源電圧を供給することを特徴とする請求項１７に記載のことを特徴とする遅延固定ループ回路。
  19. 遅延終了信号に対応する遅延固定イネーブル区間において、外部クロックを駆動してソースクロックとして出力し、遅延固定ディセーブル区間において、前記外部クロックを駆動して遅延固定クロックとして出力するクロック駆動部と、
    前記ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部と、
    遅延固定を行なうために、前記遅延固定信号に応答して前記ソースクロックを遅延させて前記遅延固定クロックとして出力し、限界遅延量に達することに応答して前記遅延終了信号を生成するクロック遅延部と、
    前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部と、
    を備えることを特徴とする遅延固定ループ回路。
  20. 前記クロック遅延部は、
    前記遅延固定信号に応答して複数のビットからなる遅延固定コード値を変動する遅延制御部と、
    前記遅延固定コード値に対応する遅延量の分だけ前記ソースクロックを遅延させて前記遅延固定クロックとして出力し、前記遅延固定コード値が前記限界遅延量に対応する値よりも大きい場合、前記遅延終了信号を活性化させる遅延ラインと、
    を備えることを特徴とする請求項１９に記載の遅延固定ループ回路。
  21. 前記遅延制御部は、遅延固定動作を行う間に所定の周期で繰り返されるアップデート時点ごとに、前記遅延固定信号に応答して前記遅延固定コード値を変動させ、遅延固定動作が終了された後には、前記アップデート時点および前記遅延固定信号の値とは無関係に前記遅延固定コード値を変動しないことを特徴とする請求項２０に記載の遅延固定ループ回路。
  22. 前記遅延制御部は、前記アップデート時点において、前記遅延固定信号が活性化状態の場合は前記遅延固定コード値を増加させ、前記遅延固定信号が非活性化状態の場合は前記遅延固定コード値を減少させることを特徴とする請求項２１に記載の遅延固定ループ回路。
  23. 前記クロック駆動部は、
    前記遅延終了信号およびクロックイネーブル信号に応答し、前記外部クロックを駆動して前記ソースクロックとして出力するソースクロック駆動部と、
    前記遅延終了信号に応答し、前記外部クロックを駆動して前記遅延固定クロックとして出力する遅延固定クロック駆動部と、
    を備えることを特徴とする請求項１９に記載の遅延固定ループ回路。
  24. 前記ソースクロック駆動部は、前記クロックイネーブル信号が活性化状態の場合には、前記遅延終了信号が非活性化することに応答して前記外部クロックを前記ソースクロックで駆動し、且つ、前記クロックイネーブル信号が活性化した状態において、前記遅延終了信号が活性化することに応答して前記外部クロックを前記ソースクロックで駆動せず、前記クロックイネーブル信号が非活性化状態の場合には、前記遅延終了信号の論理レベルとは無関係に前記外部クロックを前記ソースクロックで駆動しないことを特徴とする請求項２３に記載の遅延固定ループ回路。
  25. 前記遅延固定クロック駆動部は、前記遅延終了信号が活性化することに応答して前記外部クロックを前記遅延固定クロックとして駆動し、前記遅延終了信号が非活性化することに応答して前記外部クロックを前記遅延固定クロックとして駆動しないことを特徴とする請求項２３に記載の遅延固定ループ回路。
  26. 前記遅延固定クロック駆動部によって駆動される前記遅延固定クロックは、前記外部クロックより所定の時間だけ遅延されることを特徴とする請求項２５に記載の遅延固定ループ回路。
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