JP2011015384A - 遅延固定ループ回路 - Google Patents

Abstract

【課題】外部電源電圧のレベル変動とは関係なく安定的に遅延固定動作を行う遅延固定ループ回路を提供する。
【解決手段】外部電源電圧のレベルを検出する電圧レベル検出部２８０と、ソースクロック及びフィードバッククロックの位相を比較する位相比較部２００と、電圧レベル検出部２８０の出力信号に応じて、第１および第２遅延ユニット単位のうち何れか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定し、位相比較部２００の出力信号に応答して、遅延量が、所定の遅延量までは前記開始遅延ユニット単位で、前記所定の遅延量以後には前記連結遅延ユニット単位で前記ソースクロックを遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部２４０とを備える。
【選択図】図２

Description

本発明は半導体設計技術に関し、特に、遅延固定ループ回路に関する。

ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラ（ＣＴＲＬ）のような外部装置から入力される外部クロックに同期された内部クロックを利用して、外部装置とデータの伝送を行う。

これは、メモリとメモリコントローラとの間で安定的にデータを伝送するためには、メモリコントローラからメモリに印加される外部クロックと、メモリから出力されるデータとの間の時間的な同期が大変重要なためである。

このとき、メモリから出力されるデータは内部クロックに同期して出力され、内部クロックには、メモリへ印加される外部クロックが利用されるが、内部クロックは、メモリ内の各構成要素を経て遅延されるので、メモリ外部に出力される時には外部クロックと同期しない状態で出力される。

したがって、メモリから出力されるデータを安定的に伝送するためには、データを伝送するメモリ内の各構成要素を経て遅延した内部クロックを、メモリコントローラから印加される外部クロックのエッジ（Ｅｄｇｅ）、あるいはセンター（ｃｅｎｔｅｒ）に正確に位置させるために、データがバスに乗せられる時間を内部クロックに逆補償して、内部クロックと外部クロックとを同期させなければならない。

このような役割を果たすクロック同期回路としては、位相同期ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、本明細書では位相固定ループとも記す）回路と、遅延固定ループ回路（ＤＬＬ）とがある。

このうち、外部クロックの周波数と内部クロックの周波数とが互いに異なる場合には、周波数の多重化（逓倍）機能を使用しなければならないので、主に位相固定ループ（ＰＬＬ）を使用する。しかし、外部クロックの周波数と内部クロックの周波数とが同一の場合には、位相固定ループ（ＰＬＬ）に比べて雑音の大きい影響を受けずに、相対的に小さい面積で具現可能な遅延固定ループ回路（ＤＬＬ）を主に使用する。

すなわち、半導体メモリ素子の場合は、使用される周波数が同一であるため、クロック同期回路として主に遅延固定ループ回路（ＤＬＬ）を使用する。

その中でも、半導体メモリ素子では、レジスタ制御型遅延固定ループ（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）回路が最も広く使用されている。レジスタ制御型遅延固定ループ（ＤＬＬ）回路は、固定遅延値を保存できるレジスタを具備し、電源遮断時にレジスタに固定遅延値を保存しておき、改めて電源が印加されれば、レジスタに保存されていた固定遅延値をロードして、内部クロックを固定するのに使用することによって、半導体メモリ素子の初期動作時に、内部クロックと外部クロックとの位相差が比較的に小さい時点でクロックの同期動作を行うことができ、初期動作以後においても、内部クロックと外部クロックとの位相差に応じて、レジスタの遅延値が変動する幅を調節することによって、内部クロックと外部クロックとを同期させるのに要する時間を減らすことができる。

図１は、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。

図１を参照すれば、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路は、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較し、比較結果に対応して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを生成する位相比較部１００と、遅延固定をなすために、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、ソースクロックＲＥＦＣＬＫを遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するクロック遅延部１２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＬＣＫの実際の出力経路の遅延時間を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部１４０とを備える。

前述した従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成に基づいて、基本的なロック動作を説明すると、ロック前の状態で互いに異なる位相を有するソースクロックＲＥＦＣＬＫの基準エッジ（一般的には上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）を表すが、下降エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）であってもよい）と、フィードバッククロックＦＢＣＬＫの基準エッジとを同期させるために、ソースクロックＲＥＦＣＬＫの位相を遅延させて遅延固定クロックＤＬＬＣＬＫとして出力する。このとき、遅延固定クロックＤＬＬＣＬＫは、ソースクロックＲＥＦＣＬＫの実際の経路の遅延条件を反映してフィードバッククロックＦＢＣＬＫとして出力するので、ソースクロックＲＥＦＣＬＫの位相を遅延させる量が増加するにともない、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が次第に減少する。

ところが、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路では、遅延固定をなすために、ソースクロックＲＥＦＣＬＫの位相を遅延させて遅延固定クロックＤＬＬＣＬＫとして出力するときに、ソースクロックＲＥＦＣＬＫの位相を段階的に遅延させなければならず、このために、図１には直接的に図示されていないが、従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路では、所定の遅延量を有する複数の遅延ユニットを使用してソースクロックＲＥＦＣＬＫの位相を段階的に遅延させる方法を使用する。

このとき、各々の遅延ユニットは、ＮＡＮＤゲートやインバータのような能動素子で形成されているため、外部電源電圧ＶＤＤのレベルが変動するにともない、各々の遅延ユニットが有する遅延量が変動するという問題が発生し得る。

本発明は、前述した従来技術の問題点を解決するために提案されたものであって、その目的は、外部電源電圧ＶＤＤのレベル変動とは関係なく安定的に遅延固定動作を行うことができる遅延固定ループ（ＤＬＬ）回路を提供することにある。

前記の目的を達成するための本発明の一側面によれば、外部電源電圧のレベルを検出する電圧レベル検出部と、ソースクロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記電圧レベル検出部の出力信号に応じて、第１遅延ユニット単位および前記第１遅延ユニットより大きい遅延量を有する第２遅延ユニット単位のうち何れか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定し、前記位相比較部の出力信号に応答して、前記ソースクロックの遅延量が、所定の遅延量に到達するまでは前記開始遅延ユニット単位で、前記所定の遅延量に到達した以後には前記連結遅延ユニット単位で前記ソースクロックを遅延させ、遅延固定クロックとして出力するクロック遅延部と、前記遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部とを備える遅延固定ループ回路を提供する。

前記の目的を達成するための本発明の他の側面によれば、外部電源電圧のレベルを検出する電圧レベル検出部と、ソースクロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の出力信号に応答して、前記ソースクロックを第１遅延ユニット単位で遅延させる第１クロック遅延部と、前記位相比較部の出力信号に応答して、前記ソースクロックを、前記第１遅延ユニットより大きい遅延量を有する第２遅延ユニット単位で遅延させる第２クロック遅延部と、前記電圧レベル検出部の出力信号に応じて、前記第１および第２前記クロック遅延部のうち何れか一方を開始遅延部として、他方を連結遅延部としてそれぞれ指定し、前記ソースクロックの遅延量が、所定の遅延量に到達するまでは前記開始遅延部が動作し、前記所定の遅延量に到達した以後には前記連結遅延部が動作して前記ソースクロックを遅延させるように制御する遅延選択制御部と、前記第１または前記第２クロック遅延部から出力される遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部とを備える遅延固定ループ回路を提供する。

前述した本発明は、外部電源電圧ＶＤＤのレベル変動を検出し、検出結果に応じて、遅延量が互いに異なる複数の遅延ユニットのうち、少なくとも１つ以上の遅延ユニットを選択し、選択された遅延ユニットを順に使用してソースクロックを遅延させて、遅延固定クロックとして出力する遅延固定動作を行うことによって、外部電源電圧ＶＤＤのレベル変動とは関係なく、安定的に遅延固定動作を行うことができるという効果がある。

従来技術に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 図２に示された本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成要素のうちクロック遅延部を詳細に示すブロック図である。 図２に示された本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成要素のうち電圧レベル検出部を詳細に示すグラフ（Ａ）および回路図（Ｂ）である。 本発明の第２実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。 図５に示された本発明の第２実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成要素のうちクロック遅延部を詳細に示すブロック図である。

以下、添付された図面を参照して、本発明の好ましい実施形態を説明する。なお、本発明は、以下に開示される実施形態に限定されるものではなく、多様な形態で構成されることができる。また、本実施形態は、本発明の開示が完全になるように、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。

（第１実施形態）
図２は、本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。

図３は、図２に示された本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成要素のうちクロック遅延部を詳細に示すブロック図である。

図４は、図２に示された本発明の第１実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成要素のうち電圧レベル検出部を詳細に示すグラフ（Ａ）および回路図（Ｂ）である。

図２および図３を参照すれば、レジスタ制御型遅延固定ループ回路は、外部電源電圧ＶＤＤのレベルを検出する電圧レベル検出部２８０と、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較する位相比較部２００と、遅延固定クロックＤＬＬＣＬＫを出力するクロック遅延部２２０と、遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の遅延条件を反映してフィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部２４０とを備える。

クロック遅延部２２０は、電圧レベル検出部２８０の出力信号ＶＤＥＴ＿ＬＶに応じて、第１遅延ユニットＳＵＤ単位および第２遅延ユニットＬＵＤ（第１遅延ユニットＳＵＤより大きい遅延量を有する）単位のうち、何れか一方を開始遅延ユニット単位として指定し、他方を連結遅延ユニット単位として指定し、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、所定の遅延量に到達する時までは、開始遅延ユニット単位でソースクロックＲＥＦＣＬＫを遅延させ、所定の遅延量に到達した以後には、連結遅延ユニット単位でソースクロックＲＥＦＣＬＫを遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力する。

また、レジスタ制御型遅延固定ループ回路は、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファリングして、ソースクロックＲＥＦＣＬＫとして出力するクロックバッファリング部２６０と、遅延固定クロックＤＬＬＣＬＫに応答して、データバスＤＡＴＡ ＢＵＳに乗せられた内部データを、ＤＱパッドを介して外部に出力（ＤＱ ＤＡＴＡ）する内部データ出力部２７０とをさらに備える。

ここで、図４を参照して電圧レベル検出部２８０の構成を説明すれば、電圧レベル検出部２８０は、差動形態で入力される２つの電圧レベルを比較する差動比較器を構成することがわかる。

したがって、電圧レベル検出部２８０は、設定された電圧レベルを有する基準電圧ＲＥＦＶＤＤより外部電源電圧ＶＤＤのレベルが高い場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化される検出信号ＶＤＥＴ＿ＬＶを出力し、低い場合には、ロジック「ロー（Ｌｏｗ）」で非活性化される検出信号ＶＤＥＴ＿ＬＶを出力する。

そして、クロック遅延部２２０は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ハイ（Ｈｉｇｈ）」で活性化されて遅延固定動作が行われない区間では、ロジック「ロー（Ｌｏｗ）」で非活性化される検出信号ＶＤＥＴ＿ＬＶに応答して、第１遅延ユニットＳＵＤ単位を開始遅延ユニット単位として、第２遅延ユニットＬＵＤ単位を連結遅延ユニット単位としてそれぞれ指定し、ロジック「ハイ（Ｈｉｇｈ）」で活性化される検出信号ＶＤＥＴ＿ＬＶに応答して、第２遅延ユニットＬＵＤ単位を開始遅延ユニット単位として、第１遅延ユニットＳＵＤ単位を連結遅延ユニット単位としてそれぞれ指定する。

また、クロック遅延部２２０は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、検出信号ＶＤＥＴ＿ＬＶの論理レベルとは関係なく、以前に遅延固定動作が行われなかった区間において開始遅延ユニット単位および連結遅延ユニット単位に各々指定されていた遅延ユニット単位を変更しない。

例えば、以前に遅延固定動作が行われなかった区間において、開始遅延ユニット単位に第１遅延ユニットＳＵＤ単位が指定され、連結遅延ユニット単位に第２遅延ユニットＬＵＤ単位が指定された状態であれば、クロック遅延部２２０は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、検出信号ＶＤＥＴ＿ＬＶの論理レベルが変更されることとは関係なく、開始遅延ユニット単位には第１遅延ユニットＳＵＤ単位が指定され、連結遅延ユニット単位には第２遅延ユニットＬＵＤ単位が指定された状態をそのまま維持する。

そして、位相比較部２００は、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が所定の範囲を越える場合には、ロジック「ロー（Ｌｏｗ）」で非活性化状態となる遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを出力し、所定の範囲を越えない場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態となる遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを出力する。

このような位相比較部２００の動作に対応して、クロック遅延部２２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答してソースクロックＲＥＦＣＬＫを遅延させ、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答してソースクロックＲＥＦＣＬＫを遅延させないよう動作する。

より具体的に、位相比較部２００の動作に対応するクロック遅延部２２０の動作を説明すれば、クロック遅延部２２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、所定の周期ごとに開始遅延ユニット単位（第１遅延ユニットＳＵＤ単位になることもあり、第２遅延ユニットＬＵＤ単位になることもある）でソースクロックＲＥＦＣＬＫを遅延させておき、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にも継続して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、所定の周期ごとに連結遅延ユニット単位（第１遅延ユニットＳＵＤ単位になることもあり、第２遅延ユニットＬＵＤ単位になることもある）でソースクロックＲＥＦＣＬＫを遅延させる。このとき、ソースクロックＲＥＦＣＬＫが開始遅延ユニット単位で遅延されているか連結遅延ユニット単位で遅延されているかに関係なく、クロック遅延部２２０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ（Ｈｉｇｈ）」で活性化状態となることに応答して、ソースクロックＲＥＦＣＬＫをこれ以上遅延させない。

さらに、位相比較部２００は、前述した動作のように設定された１個の所定の範囲を基準として、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの論理レベルを変化させる方式で動作し得るが、次のように設定された複数個の所定の範囲を基準として、複数個の遅延固定信号の論理レベルを変化させる方式でも動作可能である。

なお、１個の遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを使用してクロック遅延部２２０の遅延量を調節する場合には、遅延固定信号の論理レベルに応じてクロック遅延部２２０の遅延量を増加または減少させる動作のみを行うことができるだけだが、複数個の遅延固定信号を使用してクロック遅延部２２０の遅延量を調節する場合には、クロック遅延部２２０の遅延量を増加または減少させる動作を行うだけではなく、各々の遅延固定信号の論理レベルに応じてクロック遅延部２２０の遅延量が変動する範囲を異ならせる動作を追加で行うことができるという長所がある。

また、説明の便宜のために、複数個の所定の範囲を、所定の第１範囲および所定の第２範囲の２種類に分け、複数個の遅延固定信号を、ノーマル遅延固定信号およびファイン遅延固定信号の２種類に分ける。このように複数個の所定の範囲と複数個の遅延固定信号とを使用する実施形態の図は、図面の複雑性が増加するのみで実質的に図２に示す図面とその動作が類似するため、図面符号およびその構成は図２を参照して説明する。

位相比較部２００は、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が、所定の第１範囲を越える場合には、ロジック「ロー（Ｌｏｗ）」で非活性化状態になるノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬを出力し、所定の第１範囲を越えない場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になるノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬを出力し、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が、所定の第２範囲（第１範囲より小さい）を越える場合には、ロジック「ロー（Ｌｏｗ）」で非活性化状態になるファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥを出力し、所定の第２範囲を越えない場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になるファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥを出力する。

このような位相比較部２００の動作に対応して、クロック遅延部２２０は、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、所定の周期ごとに開始遅延ユニット単位または連結遅延ユニット単位でソースクロックＲＥＦＣＬＫを遅延させ、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ロー（Ｌｏｗ）」で非活性化状態になり、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、所定の周期ごとに、開始遅延ユニットまたは連結遅延ユニットに対応する遅延量を所定の個数に分けた遅延量の分ずつソースクロックＲＥＦＣＬＫを遅延させ、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、ソースクロックＲＥＦＣＬＫをこれ以上遅延させない。

より具体的に、位相比較部２００の動作に対応するクロック遅延部２２０の動作を説明すれば、クロック遅延部２２０は、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、所定の周期ごとに開始遅延ユニット単位（第１遅延ユニットＳＵＤ単位になることもあり、第２遅延ユニットＬＵＤ単位になることもある）でソースクロックＲＥＦＣＬＫを遅延させ、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延される前にノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ハイ（Ｈｉｇｈ）」で活性化され、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、所定の周期ごとに、開始遅延ユニットを所定の個数に分けた遅延量の分ずつソースクロックＲＥＦＣＬＫを遅延させ、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延される前にファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、ソースクロックＲＥＦＣＬＫをこれ以上遅延させない。

同様に、クロック遅延部２２０は、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、所定の周期ごとに開始遅延ユニット単位（第１遅延ユニットＳＵＤ単位になることもあり、第２遅延ユニットＬＵＤ単位になることもある）でソースクロックＲＥＦＣＬＫを遅延させ、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、所定の周期ごとに、連結遅延ユニット単位（第１遅延ユニットＳＵＤ単位および第２遅延ユニットＬＵＤ単位のうち開始遅延ユニット単位として選択されなかった遅延ユニット単位がなる）でソースクロックＲＥＦＣＬＫを遅延させ、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ハイ（Ｈｉｇｈ）」で活性化され、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、所定の周期ごとに、連結遅延ユニットを所定の個数に分けた遅延量の分ずつソースクロックＲＥＦＣＬＫを遅延させ、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、ソースクロックＲＥＦＣＬＫをこれ以上遅延させない。

そして、図３を参照して、クロック遅延部２２０の構成をより具体的に説明すれば、クロック遅延部２２０は、遅延ライン選択信号生成部２２７と、遅延制御部２２６と、第１遅延ライン２２２と、第２遅延ライン２２４と、出力選択部２２８と、第１伝達選択部２２３と、第２伝達選択部２２５とを備える。

遅延ライン選択信号生成部２２７は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに対応する動作区間で、検出信号ＶＤＥＴ＿ＬＶに応答して遅延ライン選択信号ＨＶＤＯを生成する。遅延制御部２２６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに対応する動作区間で、パルス信号ＰＵＬＳＥに対応する周期ごとに、遅延ライン選択信号ＨＶＤＯに対応して、選択された遅延ラインの遅延量を決定するための信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］、［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］）の論理レベルを、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

第１遅延ライン２２２は、直列で接続された複数の第１遅延ユニットＳＵＤを具備し、遅延制御部２２６の出力信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］：全部でＭ個）に対応する遅延量の分ほど、ソースクロックＲＥＦＣＬＫまたは第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫを遅延させて出力する。第２遅延ライン２２４は、直列で接続された複数の第２遅延ユニットＬＵＤを具備し、遅延制御部２２６の出力信号（［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］：全部でＮ−Ｍ個）に対応する遅延量の分ほど、ソースクロックＲＥＦＣＬＫまたは第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫを遅延させて出力する。出力選択部２２８は、遅延ライン選択信号ＨＶＤＯに応答して、第１遅延ライン２２２から出力されるクロックＳＵＤ＿ＣＬＫと第２遅延ライン２２４から出力されるクロックＬＵＤ＿ＣＬＫとのうち、何れか１つのクロックを選択して遅延固定クロックＤＬＬＣＬＫとして出力する。

第２伝達選択部２２５は、遅延部選択信号ＨＶＤＯに応答して、第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫを第１遅延ライン２２２に伝達することを制御する。第１伝達選択部２２３は、遅延部選択信号ＨＶＤＯに応答して、第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫを第２遅延ライン２２４に伝達することを制御する。

ここで、クロック遅延部２２０の構成要素のうち、遅延ライン選択信号生成部２２７は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われない区間では、検出信号ＶＤＥＴ＿ＬＶのレベルに応答して、遅延ライン選択信号ＨＶＤＯのレベルを決定する。

例えば、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ハイ（Ｈｉｇｈ）」で活性化されて遅延固定動作が行われない区間では、遅延ライン選択信号生成部２２７は、検出信号ＶＤＥＴ＿ＬＶがロジック「ハイ（Ｈｉｇｈ）」であることに応答して、ロジック「ハイ（Ｈｉｇｈ）」レベルを有する遅延ライン選択信号ＨＶＤＯを生成し、検出信号ＶＤＥＴ＿ＬＶがロジック「ロー（Ｌｏｗ）」であることに応答して、ロジック「ロー（Ｌｏｗ）」レベルを有する遅延ライン選択信号ＨＶＤＯを生成する。

反対に、クロック遅延部２２０の構成要素のうち、遅延ライン選択信号生成部２２７は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われる区間では、検出信号ＶＤＥＴ＿ＬＶのレベルとは関係なく、遅延ライン選択信号ＨＶＤＯのレベルを変更しない。

例えば、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、遅延ライン選択信号生成部２２７は、検出信号ＶＤＥＴ＿ＬＶがロジック「ハイ（Ｈｉｇｈ）」レベルであろうがロジック「ロー（Ｌｏｗ）」レベルであろうが関係なく、遅延ライン選択信号ＨＶＤＯの論理レベルを、以前遅延固定動作が行われなかった区間で決定された論理レベルにそのまま維持する。

そして、クロック遅延部２２０の構成要素のうち、遅延制御部２２６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われない区間では、パルス信号ＰＵＬＳＥの論理レベル、遅延ライン選択信号ＨＶＤＯの論理レベル、および位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの論理レベルとは関係なく、出力する信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］、［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］）の論理レベルを変更しない。すなわち、クロック遅延部２２０の構成要素のうち、第１遅延ライン２２２および第２遅延ライン２２４の遅延量は、変更されずに固定された状態を維持する。

反対に、クロック遅延部２２０の構成要素のうち、遅延制御部２２６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われる区間では、パルス信号ＰＵＬＳＥがトグリングする周期ごとに、第１遅延ライン２２２の遅延量を決定するための信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］：全部でＭ個）の論理レベルと、第２遅延ライン２２４の遅延量を決定するための信号（［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］：全部でＮ−Ｍ個）の論理レベルとを、遅延ライン選択信号ＨＶＤＯに対応する順に、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

例えば、クロック遅延部２２０の構成要素のうち、遅延制御部２２６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、パルス信号ＰＵＬＳＥがロジック「ハイ（Ｈｉｇｈ）」でトグリングする周期ごとに、遅延ライン選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」である場合には、第１遅延ライン２２２の遅延量を決定するための信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］：全部でＭ個）の論理レベルに続いて、第２遅延ライン２２４の遅延量を決定するための信号（［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］：全部でＮ−Ｍ個）の論理レベルを、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更し、遅延ライン選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」である場合には、第２遅延ライン２２４の遅延量を決定するための信号（［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］：全部でＮ−Ｍ個）の論理レベルに続いて、第１遅延ライン２２２の遅延量を決定するための信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］：全部でＭ個）の論理レベルを、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

このとき、遅延制御部２２６は、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ（Ｈｉｇｈ）」である場合には、選択された遅延ラインの遅延量を増加させる形態で出力される信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］、［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］）の論理レベルを変更し、位相比較部２００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」である場合には、選択された遅延ラインの遅延量を減少させる形態で出力される信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］、［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］）の論理レベルを変更する。

そして、クロック遅延部２２０の構成要素のうち、出力選択部２２８は、遅延ライン選択信号ＨＶＤＯに応答して、第１遅延ライン２２２から出力されるクロックＳＵＤ＿ＣＬＫと第２遅延ライン２２２から出力されるクロックＬＵＤ＿ＣＬＫとのうち、何れか１つのクロックを選択して、遅延固定クロックＤＬＬＣＬＫとして出力する。

例えば、出力選択部２２８は、遅延ライン選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、第１遅延ライン２２２から出力されるクロックＳＵＤ＿ＣＬＫを選択して遅延固定クロックＤＬＬＣＬＫとして出力し、遅延ライン選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、第２遅延ライン２２４から出力されるクロックＬＵＤ＿ＣＬＫを選択して遅延固定クロックＤＬＬＣＬＫとして出力する。

そして、クロック遅延部２２０の構成要素のうち、第２伝達選択部２２５は、遅延ライン選択信号ＨＶＤＯに応答して、第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫと電源電圧ＶＤＤレベルを有する信号とのうち何れか１つの信号を、第１遅延ライン２２２に伝達する。このとき、第１遅延ライン２２２に第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫが伝達された場合、第１遅延ライン２２２は、第２遅延ライン２２４でソースクロックＲＥＦＣＬＫを遅延した遅延量を引き継いで、追加でさらに遅延動作を行う。反面、電源電圧ＶＤＤレベルを有する信号が第１遅延ライン２２２に伝達された場合、第１遅延ライン２２２は、遅延量を引き継がず、単独でソースクロックＲＥＦＣＬＫを遅延させる動作を行う。

そして、クロック遅延部２２０の構成要素のうち、第１伝達選択部２２３は、遅延ライン選択信号ＨＶＤＯに応答して、第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫと電源電圧ＶＤＤレベルを有する信号とのうち何れか１つの信号を、第２遅延ライン２２４に伝達する。このとき、第２遅延ライン２２４に第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫが伝達された場合、第２遅延ライン２２４は、第１遅延ライン２２２でソースクロックＲＥＦＣＬＫを遅延した遅延量を引き継いで、追加でさらに遅延動作を行う。反面、電源電圧ＶＤＤレベルを有する信号が第２遅延ライン２２４に伝達された場合、第２遅延ライン２２４は、遅延量を引き継がず、単独でソースクロックＲＥＦＣＬＫを遅延させる動作を行う。

なお、第１伝達選択部２２３と第２伝達選択部２２５とは、遅延ライン選択信号ＨＶＤＯに対応して相反する動作を行わなければならない。例えば、第２伝達選択部２２５が、遅延ライン選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫを第１遅延ライン２２２に伝達し、遅延ライン選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、電源電圧ＶＤＤレベルを有する信号を第１遅延ライン２２２に伝達する動作を行う場合には、第１伝達選択部２２３は、これとは反対に、遅延ライン選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、電源電圧ＶＤＤレベルを有する信号を第２遅延ライン２２４に伝達し、遅延ライン選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫを第２遅延ライン２２４に伝達する動作を行う。

そして、クロック遅延部２２０の構成要素のうち、第１遅延ライン２２２は、内部に直列で接続された複数の第１遅延ユニットＳＵＤを具備することによって、遅延制御部２２６の出力信号（［０］、…、［ｉ−１］、［ｉ］、［ｉ＋１］、…、［Ｍ−１］：全部でＭ個）に対応する第１遅延ユニットＳＵＤ単位の遅延量の分ほど、入力されるクロックを遅延させて出力する。

このとき、第１遅延ライン２２２に入力されるクロックは、ソースクロックＲＥＦＣＬＫになることもあり、第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫになることもある。なお、第１伝達選択部２２３に電源電圧ＶＤＤレベルを有する信号が印加された場合、入力されるクロックはソースクロックＲＥＦＣＬＫになる。

すなわち、第１遅延ライン２２２が開始遅延ユニットとして選択された場合には、入力されるクロックがソースクロックＲＥＦＣＬＫになるが、第１遅延ライン２２２が連結遅延ユニットとして選択された場合には、入力されるクロックが第２遅延ライン２２４の出力クロックＬＵＤ＿ＣＬＫになる。

そして、クロック遅延部２２０の構成要素のうち、第２遅延ライン２２４は、内部に直列で接続された複数の第２遅延ユニットＬＵＤを具備することによって、遅延制御部２２６の出力信号（［Ｍ］、［Ｍ＋１］、…、［Ｎ−２］、［Ｎ−１］、［Ｎ］：全部でＮ−Ｍ個）に対応する第２遅延ユニットＬＵＤ単位の遅延量の分ほど、入力されるクロックを遅延させて出力する。

このとき、第２遅延ライン２２４に入力されるクロックは、ソースクロックＲＥＦＣＬＫになることもあり、第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫになることもある。なお、第２伝達選択部２２５に電源電圧ＶＤＤレベルを有する信号が印加された場合、入力されるクロックはソースクロックＲＥＦＣＬＫになる。

すなわち、第２遅延ライン２２４が開始遅延ユニットとして選択された場合には、入力されるクロックがソースクロックＲＥＦＣＬＫになるが、第２遅延ライン２２４が連結遅延ユニットとして選択された場合には、入力されるクロックが第１遅延ライン２２２の出力クロックＳＵＤ＿ＣＬＫになる。

なお、図３に示されたように、第１遅延ユニットＳＵＤおよび第２遅延ユニットＬＵＤの詳細な回路は互いに同一である。ただし、内部に備わる論理素子のサイズが互いに異なるのみである。すなわち、第１遅延ユニットＳＵＤ内部に備わる論理素子のサイズは相対的に小さいので、入力されるクロック（ＲＥＦＣＬＫ又はＬＵＤ＿ＣＬＫ）を相対的に少しだけ遅延させて出力する。一方、第２遅延ユニットＬＵＤ内部に備わる論理素子のサイズは相対的に大きいので、入力されるクロック（ＲＥＦＣＬＫ又はＳＵＤ＿ＣＬＫ）を相対的に大きく遅延させて出力する。

（第２実施形態）
図５は、本発明の第２実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路を示すブロック図である。

図６は、図５に示された本発明の第２実施形態に係るレジスタ制御型遅延固定ループ（ＤＬＬ）回路の構成要素のうちクロック遅延部を詳細に示すブロック図である。

図５および図６を参照すれば、レジスタ制御型遅延固定ループ回路は、外部電源電圧ＶＤＤのレベルを検出する電圧レベル検出部５８０と、ソースクロックＲＥＦＣＬＫの位相とフィードバッククロックＦＢＣＬＫの位相とを比較する位相比較部５００と、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、ソースクロックＲＥＦＣＬＫを第１遅延ユニットＳＵＤ単位で遅延させる第１クロック遅延部５２０と、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応答して、ソースクロックＲＥＦＣＬＫを第２遅延ユニットＬＵＤ（第１遅延ユニットＳＵＤより大きい遅延量を有する）単位で遅延させる第２クロック遅延部５３０と、遅延選択制御部５９０と、第１クロック遅延部５２０または第２クロック遅延部５３０から出力される遅延固定クロックＤＬＬＣＬＫにソースクロックＲＥＦＣＬＫの実際の遅延条件を反映して、フィードバッククロックＦＢＣＬＫとして出力する遅延複製モデル部５４０とを備える。

遅延選択制御部５９０は、電圧レベル検出部５８０の出力信号ＶＤＥＴ＿ＬＶに応じて、第１クロック遅延部５２０および第２クロック遅延部５３０のうち、何れか一方を開始遅延部として指定し、他方を連結遅延部として指定し、ソースクロックＲＥＦＣＬＫを遅延させた量が所定の遅延量に到達する時までは、開始遅延部が動作してソースクロックＲＥＦＣＬＫを遅延させ、所定の遅延量に到達した以後には、連結遅延部が動作してソースクロックＲＥＦＣＬＫを遅延させるように制御する。

また、レジスタ制御型遅延固定ループ回路は、外部から印加されるクロックＣＬＫ、ＣＬＫ＃をバッファリングして、ソースクロックＲＥＦＣＬＫとして出力するクロックバッファリング部５６０と、遅延固定クロックＤＬＬＣＬＫに応答して、データバスＤＡＴＡ ＢＵＳに乗せられた内部データを、ＤＱパッドを介して外部に出力（ＤＱ ＤＡＴＡ）する内部データ出力部５７０とをさらに備える。

ここで、電圧レベル検出部５８０の構成は、図４に示された本発明の第１実施形態に係るレジスタ制御型遅延固定ループ回路が備える電圧レベル検出部２８０と同じであり、その動作も一致する。

すなわち、本発明の第２実施形態に係るレジスタ制御型遅延固定ループ回路が備える電圧レベル検出部５８０は、差動形態で入力される２つの電圧レベルを比較する差動比較器を構成する。

したがって、電圧レベル検出部５８０は、設定された電圧レベルを有する基準電圧ＲＥＦＶＤＤより外部電源電圧ＶＤＤのレベルが高い場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化される検出信号ＶＤＥＴ＿ＬＶを出力し、低い場合には、ロジック「ロー（Ｌｏｗ）」で非活性化される検出信号ＶＤＥＴ＿ＬＶを出力する。

そして、遅延選択制御部５９０は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ハイ（Ｈｉｇｈ）」で活性化されて遅延固定動作が行われない区間では、ロジック「ロー（Ｌｏｗ）」で非活性化状態になる検出信号ＶＤＥＴ＿ＬＶに応答して、第１クロック遅延部５２０を開始遅延部として、第２クロック遅延部５３０を連結遅延部としてそれぞれ指定し、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になる検出信号ＶＤＥＴ＿ＬＶに応答して、第２クロック遅延部５３０を開始遅延部として、第１クロック遅延部５４０を連結遅延部としてそれぞれ指定する。

また、遅延選択制御部５９０は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、検出信号ＶＤＥＴ＿ＬＶの論理レベルとは関係なく、以前に遅延固定動作が行われなかった区間において開始遅延部および連結遅延部に各々指定されていたクロック遅延部（第１クロック遅延部５２０または第２クロック遅延部５３０を意味する）を変更しない。

例えば、以前に遅延固定動作が行われなかった区間において、開始遅延部に第１クロック遅延部５２０が指定され、連結遅延部に第２クロック遅延部５３０が指定された状態であれば、遅延選択制御部５９０は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、検出信号ＶＤＥＴ＿ＬＶの論理レベルが変更されることとは関係なく、開始遅延部には第１クロック遅延部５２０が指定され、連結遅延部には第２クロック遅延部５３０が指定された状態をそのまま維持する。

そして、位相比較部５００は、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が所定の範囲を越える場合には、ロジック「ロー（Ｌｏｗ）」で非活性化状態になる遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを出力し、所定の範囲を越えない場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になる遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを出力する。

このような位相比較部５００の動作に対応して、第１クロック遅延部５２０および第２クロック遅延部５３０は各々、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答してソースクロックＲＥＦＣＬＫを遅延させ、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答してソースクロックＲＥＦＣＬＫを遅延させないよう動作する。

より具体的に、遅延選択制御部５９０の動作を説明すれば、遅延選択制御部５９０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部（第１クロック遅延部５２０になることもあり、第２クロック遅延部５３０になることもある）を動作させることによって、所定の周期ごとに、開始遅延部に対応する遅延ユニット単位（第１クロック遅延部５２０が選択された場合には第１遅延ユニットＳＵＤ単位になり、第２クロック遅延部５３０が選択された場合には第２遅延ユニットＬＵＤ単位になる）でソースクロックＲＥＦＣＬＫを遅延させるように制御し、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にも継続して遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部の動作を終了させ、連結遅延部（第１クロック遅延部５２０および第２クロック遅延部５３０のうち開始遅延部に指定されなかったクロック遅延部を意味する）を動作させることによって、所定の周期ごとに、連結制御部に対応する遅延ユニット単位でソースクロックＲＥＦＣＬＫを遅延させるように制御する。このとき、ソースクロックＲＥＦＣＬＫが開始遅延部の動作によって遅延されているか、連結遅延部の動作によって遅延されているかに関係なく、遅延選択制御部５９０は、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、開始遅延部または連結遅延部の動作を終了させ、ソースクロックＲＥＦＣＬＫをこれ以上遅延させないように制御する。

さらに、位相比較部５００は、前述した動作のように設定された１個の所定の範囲を基準として、遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの論理レベルを変化させる方式で動作可能だが、次のように設定された複数個の所定の範囲を基準として、複数個の遅延固定信号の論理レベルを変化させる方式でも動作可能である。

なお、１個の遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬを使用してクロック遅延部５２０の遅延量を調節する場合には、遅延固定信号の論理レベルに応じてクロック遅延部５２０の遅延量を増加または減少させる動作のみを行うことができるだけだが、複数個の遅延固定信号を使用してクロック遅延部５２０の遅延量を調節する場合には、クロック遅延部５２０の遅延量を増加または減少させる動作を行うだけではなく、各々の遅延固定信号の論理レベルに応じてクロック遅延部５２０の遅延量が変動する範囲を異ならせる動作を追加で行うことができるという長所がある。

また、説明の便宜のために、複数個の所定の範囲を、所定の第１範囲および所定の第２範囲の２種類に分け、複数個の遅延固定信号を、ノーマル遅延固定信号およびファイン遅延固定信号の２種類に分ける。このように複数個の所定の範囲と複数個の遅延固定信号とを使用する実施形態の図は、図面の複雑性が増加するだけで実質的に図５に示す図面とその動作が類似するため、図面符号およびその構成は図５を参照して説明する。

位相比較部５００は、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が、所定の第１範囲を越える場合には、ロジック「ロー（Ｌｏｗ）」で非活性化状態になるノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬを出力し、所定の第１範囲を越えない場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になるノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬを出力し、ソースクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が所定の第２範囲（第１範囲より小さい）を越える場合には、ロジック「ロー（Ｌｏｗ）」で非活性化状態になるファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥを出力し、所定の第２範囲を越えない場合には、ロジック「ハイ（Ｈｉｇｈ）」で活性化状態になるファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥを出力する。

このような位相比較部５００に対応して、遅延選択制御部５９０は、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部または連結遅延部を動作させることによって、所定の周期ごとに、開始遅延部または連結遅延部に対応する遅延ユニット単位でソースクロックＲＥＦＣＬＫを遅延させるように制御し、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ロー（Ｌｏｗ）」で非活性化状態になり、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、開始遅延部または連結遅延部を動作させることによって、所定の周期ごとに、開始遅延部または連結遅延部に対応する遅延ユニットの遅延量を所定の個数に分けた遅延量の分ずつソースクロックＲＥＦＣＬＫを遅延させるように制御し、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、開始遅延部または連結遅延部の動作を終了させることによって、ソースクロックＲＥＦＣＬＫをこれ以上遅延させないように制御する。

より具体的に、位相比較部５００の動作に対応する遅延選択制御部５９０の動作を説明すれば、遅延選択制御部５９０は、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部（第１クロック遅延部５２０になることもあり、第２クロック遅延部５３０になることもある）を動作させることによって、所定の周期ごとに、開始遅延部に対応する遅延ユニット単位（第１クロック遅延部５２０が選択された場合には第１遅延ユニットＳＵＤ単位になり、第２クロック遅延部５３０が選択された場合には第２遅延ユニットＬＵＤ単位になる）でソースクロックＲＥＦＣＬＫを遅延させるように制御し、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延される前にノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になって、ファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部を動作させることによって、所定の周期ごとに、開始遅延部に対応する遅延ユニットの遅延量を所定の個数に分けた遅延量の分ずつソースクロックＲＥＦＣＬＫを遅延させるように制御し、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延される前にファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、開始遅延部の動作を終了させることによって、ソースクロックＲＥＦＣＬＫをこれ以上遅延させないように制御する。

同様に、遅延選択制御部５９０は、ノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部（第１クロック遅延部５２０になることもあり、第２クロック遅延部５３０になることもある）を動作させることによって、所定の周期ごとに、開始遅延部に対応する遅延ユニット単位（第１クロック遅延部５２０が選択された場合には第１遅延ユニットＳＵＤ単位になり、第２クロック遅延部５３０が選択された場合には第２遅延ユニットＬＵＤ単位になる）でソースクロックＲＥＦＣＬＫを遅延させるように制御し、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ロー（Ｌｏｗ）」で非活性化状態になることに応答して、開始遅延部の動作を終了させ連結遅延部（第１クロック遅延部５２０および第２クロック遅延部５３０のうち開始遅延部に指定されなかったクロック遅延部を意味する）を動作させることによって、所定の周期ごとに、連結遅延部に対応する遅延ユニット単位でソースクロックＲＥＦＣＬＫを遅延させるように制御し、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にノーマル遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＮＯＲＭＡＬがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になってファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥが非活性化状態になることに応答して、連結遅延部を動作させることによって、所定の周期ごとに、連結遅延部に対応する遅延ユニットの遅延量を所定の個数に分けた遅延量の分ずつソースクロックＲＥＦＣＬＫを遅延させるように制御し、ソースクロックＲＥＦＣＬＫが所定の遅延量の分ほど遅延された以後にファイン遅延固定信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬ＿ＦＩＮＥがロジック「ハイ（Ｈｉｇｈ）」で活性化状態になることに応答して、連結遅延部の動作を終了させることによって、ソースクロックＲＥＦＣＬＫをこれ以上遅延させないように制御する。

そして、図６を参照して、遅延選択制御部５９０の構成をより具体的に説明すれば、遅延選択制御部５９０は、遅延ライン選択信号生成部５９６と、第１遅延制御部５９２と、第２遅延制御部５９４と、出力選択部５９７と、第１伝達選択部５９８と、第２伝達選択部５９９とを備える。遅延ライン選択信号生成部５９６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに対応する動作区間で、検出信号ＶＤＥＴ＿ＬＶに応答して遅延部選択信号ＨＶＤＯを生成する。

第１遅延制御部５９２は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに対応する動作区間で、パルス信号ＰＵＬＳＥに対応する周期ごとに、遅延部選択信号ＨＶＤＯに対応して、第１クロック遅延部５２０の遅延動作を制御するための信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）の論理レベルを、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。第２遅延制御部５９４は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに対応する動作区間で、パルス信号ＰＵＬＳＥに対応する周期ごとに、遅延部選択信号ＨＶＤＯに対応して、第２クロック遅延部５３０の遅延動作を制御するための信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］）の論理レベルを、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

出力選択部５９７は、遅延部選択信号ＨＶＤＯに応答して、第１クロック遅延部５２０から出力されるクロックＳＵＤ＿ＣＬＫと第２クロック遅延部５３０から出力されるクロックＬＵＤ＿ＣＬＫとのうち、何れか１つのクロックを選択して遅延固定クロックＤＬＬＣＬＫとして出力する。第１伝達選択部５９８は、遅延部選択信号ＨＶＤＯに応答して、第２クロック遅延部５３０から出力されるクロックＬＵＤ＿ＣＬＫを第１クロック遅延部５２０に伝達することを制御する。。第２伝達選択部５９９は、遅延部選択信号ＨＶＤＯに応答して、第１クロック遅延部５２０から出力されるクロックＳＵＤ＿ＣＬＫを第２クロック遅延部５３０に伝達することを制御する。

そして、図６を参照して、第１クロック遅延部５２０および第２クロック遅延部５３０の構成をより具体的に説明すれば、まず、第１クロック遅延部５２０は、直列で接続された複数の第１遅延ユニットＳＵＤを具備し、遅延選択制御部５９０の構成要素のうち第１遅延制御部５９２から出力される信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）：全部でＭ個）に応答して、各々の第１遅延ユニットＳＵＤの遅延動作を制御する。

そして、第２クロック遅延部５３０は、直列で接続された複数の第２遅延ユニットＬＵＤを具備し、遅延選択制御部５９０の構成要素のうち第２遅延制御部５９４から出力される信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）に応答して、各々の第２遅延ユニットＬＵＤの遅延動作を制御する。

ここで、遅延選択制御部５９０の構成要素のうち、遅延ライン選択信号生成部５９６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われない区間では、検出信号ＶＤＥＴ＿ＬＶのレベルに応答して、遅延部選択信号ＨＶＤＯのレベルを決定する。

例えば、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ハイ（Ｈｉｇｈ）」で活性化されて遅延固定動作が行われない区間では、遅延ライン選択信号生成部５９６は、検出信号ＶＤＥＴ＿ＬＶがロジック「ハイ（Ｈｉｇｈ）」であることに応答して、ロジック「ハイ（Ｈｉｇｈ）」レベルを有する遅延部選択信号ＨＶＤＯを生成し、検出信号ＶＤＥＴ＿ＬＶがロジック「ロー（Ｌｏｗ）」であることに応答して、ロジック「ロー（Ｌｏｗ）」レベルを有する遅延部選択信号ＨＶＤＯを生成する。

反対に、遅延選択制御部５９０の構成要素のうち、遅延ライン選択信号生成部５９６は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われる区間では、検出信号ＶＤＥＴ＿ＬＶのレベルとは関係なく、遅延部選択信号ＨＶＤＯのレベルを変更しない。

例えば、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、遅延ライン選択信号生成部５９６は、検出信号ＶＤＥＴ＿ＬＶがロジック「ハイ（Ｈｉｇｈ）」レベルであろうがロジック「ロー（Ｌｏｗ）」レベルであろうが関係なく、遅延部選択信号ＨＶＤＯの論理レベルを、以前遅延固定動作が行われなかった区間で決定された論理レベルにそのまま維持する。

そして、遅延選択制御部５９０の構成要素のうち、第１遅延制御部５９２は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われない区間では、パルス信号ＰＵＬＳＥの論理レベル、遅延部選択信号ＨＶＤＯの論理レベル、および位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの論理レベルとは関係なく、出力する信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）の論理レベルを変更しない。すなわち、第１クロック遅延部５２０でソースクロックＲＥＦＣＬＫを遅延させないようにする。

反対に、第１遅延制御部５９２は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われる区間では、パルス信号ＰＵＬＳＥがトグリングする周期ごとに、出力する信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）：全部でＭ個）の論理レベルを、遅延部選択信号ＨＶＤＯに対応する順に、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

同様に、遅延選択制御部５９０の構成要素のうち、第２遅延制御部５９４は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われない区間では、パルス信号ＰＵＬＳＥの論理レベル、遅延部選択信号ＨＶＤＯの論理レベル、および位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬの論理レベルとは関係なく、出力する信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］）の論理レベルを変更しない。すなわち、第２クロック遅延部５３０でソースクロックＲＥＦＣＬＫを遅延させないようにする。

反対に、第２遅延制御部５９４は、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴに応答して遅延固定動作が行われる区間では、パルス信号ＰＵＬＳＥがトグリングする周期ごとに、出力する信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）の論理レベルを、遅延部選択信号ＨＶＤＯに対応する順に、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

例えば、遅延固定リセット信号ＤＬＬ＿ＲＥＳＥＴがロジック「ロー（Ｌｏｗ）」で非活性化されて遅延固定動作が行われる区間では、パルス信号ＰＵＬＳＥがロジック「ハイ（Ｈｉｇｈ）」でトグリングする周期ごとに、遅延部選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」である場合には、第１遅延制御部５９２から出力される信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）：全部でＭ個）の論理レベルに続いて、第２遅延制御部５９４から出力される信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）の論理レベルを、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更し、遅延部選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」である場合には、第２遅延制御部５９４から出力される信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）の論理レベルに続いて、第１遅延制御部５９２から出力される信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）：全部でＭ個）の論理レベルを、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬに応じて変更する。

このとき、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ハイ（Ｈｉｇｈ）」である場合には、第１クロック遅延部５２０および第２クロック遅延部５３０の遅延量を減少させてソースクロックＲＥＦＣＬＫを遅延させられるように、第１遅延制御部５９２から出力される信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）および第２遅延制御部５９４から出力される信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）の論理レベルを変更する。反対に、位相比較部５００の出力信号ＤＥＬＡＹ＿ＬＯＣＫ＿ＣＴＲＬがロジック「ロー（Ｌｏｗ）」である場合には、第１クロック遅延部５２０および第２クロック遅延部５３０の遅延量を増加させてソースクロックＲＥＦＣＬＫを遅延させられるように、第１遅延制御部５９２から出力される信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）および第２遅延制御部５９４から出力される信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）の論理レベルを変更する。

そして、遅延選択制御部５９０の構成要素のうち、出力選択部５９７は、遅延部選択信号ＨＶＤＯに応答して、第１クロック遅延部５２０から出力されるクロックＳＵＤ＿ＣＬＫと第２クロック遅延部５３０から出力されるクロックＬＵＤ＿ＣＬＫとのうち、何れか１つのクロックを選択して、遅延固定クロックＤＬＬＣＬＫとして出力する。

例えば、出力選択部５９７は、遅延部選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、第１クロック遅延部５２０から出力されるクロックＳＵＤ＿ＣＬＫを選択して、遅延固定クロックＤＬＬＣＬＫとして出力し、遅延部選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、第２クロック遅延部５３０から出力されるクロックＬＵＤ＿ＣＬＫを選択して、遅延固定クロックＤＬＬＣＬＫとして出力する。

そして、遅延選択制御部５９０の構成要素のうち、第１伝達選択部５９８は、遅延部選択信号ＨＶＤＯに応答して、第２クロック遅延部５３０の出力クロックＬＵＤ＿ＣＬＫと電源電圧ＶＤＤレベルを有する信号とのうち何れか１つの信号を、第１クロック遅延部５２０に伝達する。このとき、第１クロック遅延部５２０に第２クロック遅延部５３０の出力クロックＬＵＤ＿ＣＬＫが伝達された場合、第１クロック遅延部５２０は、第２クロック遅延部５３０でソースクロックＲＥＦＣＬＫを遅延した遅延量を引き継いで、追加でさらに遅延動作を行う。反面、電源電圧ＶＤＤレベルを有する信号が第１クロック遅延部５２０に伝達された場合、第１クロック遅延部５２０は、遅延量を引き継がず、単独でソースクロックＲＥＦＣＬＫを遅延させる動作を行う。

そして、遅延選択制御部５９０の構成要素のうち、第２伝達選択部５９９は、遅延部選択信号ＨＶＤＯに応答して、第１クロック遅延部５２０の出力クロックＳＵＤ＿ＣＬＫと電源電圧ＶＤＤレベルを有する信号とのうち何れか１つの信号を、第２クロック遅延部５３０に伝達する。このとき、第２クロック遅延部５３０に第１クロック遅延部５２０の出力クロックＳＵＤ＿ＣＬＫが伝達された場合、第２クロック遅延部５３０は、第１クロック遅延部５２０でソースクロックＲＥＦＣＬＫを遅延した遅延量を引き継いで、追加でさらに遅延動作を行う。反面、電源電圧ＶＤＤレベルを有する信号が第２クロック遅延部５３０に伝達された場合、第２クロック遅延部５３０は、遅延量を引き継がず、単独でソースクロックＲＥＦＣＬＫを遅延させる動作を行う。

なお、第１伝達選択部５９８と第２伝達選択部５９９とは、遅延部選択信号ＨＶＤＯに対応して相反する動作を行わなければならない。例えば、第１伝達選択部５９８が、遅延部選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、第２クロック遅延部５３０の出力クロックＬＵＤ＿ＣＬＫを第１クロック遅延部５２０に伝達し、遅延部選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、電源電圧ＶＤＤレベルを有する信号を第１クロック遅延部５２０に伝達する動作を行う場合には、第２伝達選択部５９９は、これとは反対に、遅延部選択信号ＨＶＤＯがロジック「ハイ（Ｈｉｇｈ）」で活性化されることに応答して、電源電圧ＶＤＤレベルを有する信号を第２クロック遅延部５３０に伝達し、遅延部選択信号ＨＶＤＯがロジック「ロー（Ｌｏｗ）」で非活性化されることに応答して、第１クロック遅延部５２０の出力クロックＳＵＤ＿ＣＬＫを第２クロック遅延部５３０に伝達する動作を行う。

そして、遅延選択制御部５９０の構成要素のうち、第１クロック遅延部５２０は、内部に直列で接続された複数の第１遅延ユニットＳＵＤを具備することによって、第１遅延制御部５９２の出力信号（ＳＥＬ＿ＤＬＹ１［０］、…、ＳＥＬ＿ＤＬＹ１［ｉ−１］、ＳＥＬ＿ＤＬＹ１［ｉ］、ＳＥＬ＿ＤＬＹ１［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ１［Ｍ−１］）：全部でＭ個）に対応する第１遅延ユニットＳＵＤ単位の遅延量の分ほど、入力されるクロックを遅延させて出力する。

このとき、第１クロック遅延部５２０に入力されるクロックは、ソースクロックＲＥＦＣＬＫになることもあり、第２クロック遅延部５３０の出力クロックＬＵＤ＿ＣＬＫになることもある。なお、第１伝達選択部５９８に電源電圧ＶＤＤレベルを有する信号が印加された場合、入力されるクロックはソースクロックＲＥＦＣＬＫになる。

すなわち、第１クロック遅延部５２０が開始遅延部として選択される場合には、入力されるクロックがソースクロックＲＥＦＣＬＫになるが、第１クロック遅延部５２０が連結遅延部として選択される場合には、入力されるクロックが第２クロック遅延部５３０の出力クロックＬＵＤ＿ＣＬＫになる。

そして、遅延選択制御部５９０の構成要素のうち、第２クロック遅延部５３０は、内部に直列で接続された複数の第２遅延ユニットＬＵＤを具備することによって、第２遅延制御部５９４の出力信号（ＳＥＬ＿ＤＬＹ２［０］、…、ＳＥＬ＿ＤＬＹ２［ｉ−１］、ＳＥＬ＿ＤＬＹ２［ｉ］、ＳＥＬ＿ＤＬＹ２［ｉ＋１］、…、ＳＥＬ＿ＤＬＹ２［Ｎ−Ｍ−１］：全部でＮ−Ｍ個）に対応する第２遅延ユニットＬＵＤ単位の遅延量の分ほど、入力されるクロックを遅延させて出力する。

このとき、第２クロック遅延部５３０に入力されるクロックは、ソースクロックＲＥＦＣＬＫになることもあり、第１クロック遅延部５２０の出力クロックＳＵＤ＿ＣＬＫになることもある。なお、第２伝達選択部５９９に電源電圧ＶＤＤレベルを有する信号が印加された場合、入力されるクロックはソースクロックＲＥＦＣＬＫになる。

すなわち、第２クロック遅延部５３０が開始遅延部として選択される場合には、入力されるクロックがソースクロックＲＥＦＣＬＫになるが、第２クロック遅延部５３０が連結遅延部として選択される場合には、入力されるクロックが第１クロック遅延部５２０の出力クロックＳＵＤ＿ＣＬＫになる。

以上説明したように、本発明の一実施形態によれば、外部電源電圧ＶＤＤのレベル変動を検出し、検出結果に応じて、遅延量が互いに異なる複数の遅延ユニットのうち、少なくとも１つ以上の遅延ユニットを選択し、選択された遅延ユニットを順に使用してソースクロックＲＥＦＣＬＫを遅延させて、遅延固定クロックＤＬＬＣＬＫとして出力する遅延固定動作を行うことによって、外部電源電圧ＶＤＤのレベル変動とは関係なく、安定的に遅延固定動作を行うことができるという効果がある。

以上で説明した本発明は、前述した実施形態および添付された図面によって限定されるものではなく、本発明の技術的な思想を逸脱しない範囲内で様々な置換、変形および変更が可能であることは、本発明が属する技術分野における通常の知識を有する者にとって明白である。

例えば、前述した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じて、その位置および種類が異なるように具現されてもよい。

１００、２００、５００：位相比較部
１２０、２２０：クロック遅延部
５２０：第１クロック遅延部
５３０：第２クロック遅延部
１４０、２４０、５４０：遅延複製モデル部
１６０、２６０、５６０：クロックバッファリング部
１７０、２７０、５７０：内部データ出力部
２８０、５８０：電圧レベル検出部
５９０：遅延選択制御部

Claims (22)

1. 外部電源電圧のレベルを検出する電圧レベル検出部と、
   ソースクロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
   前記電圧レベル検出部の出力信号に応じて、第１遅延ユニット単位および前記第１遅延ユニットより大きい遅延量を有する第２遅延ユニット単位のうち何れか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定し、前記位相比較部の出力信号に応答して、前記ソースクロックの遅延量が、所定の遅延量に到達するまでは前記開始遅延ユニット単位で、前記所定の遅延量に到達した以後には前記連結遅延ユニット単位で前記ソースクロックを遅延させ、遅延固定クロックとして出力するクロック遅延部と、
   前記遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部と、
   を備えることを特徴とする遅延固定ループ回路。
2. 前記電圧レベル検出部が、
   設定された電圧レベルを有する基準電圧より前記外部電源電圧のレベルが高い場合には、活性化状態の検出信号を出力し、低い場合には、非活性化状態の前記検出信号を出力することを特徴とする請求項１に記載の遅延固定ループ回路。
3. 前記クロック遅延部が、
   遅延固定リセット信号が活性化されて遅延固定動作が非活性化される区間では、
   非活性化状態の前記検出信号に応答して、前記第１遅延ユニット単位を前記開始遅延ユニット単位として、前記第２遅延ユニット単位を前記連結遅延ユニット単位としてそれぞれ指定し、
   活性化状態の前記検出信号に応答して、前記第２遅延ユニット単位を前記開始遅延ユニット単位として、前記第１遅延ユニット単位を前記連結遅延ユニット単位としてそれぞれ指定することを特徴とする請求項２に記載の遅延固定ループ回路。
4. 前記クロック遅延部が、
   前記遅延固定リセット信号が非活性化されて前記遅延固定動作が活性化される区間では、
   前記検出信号の論理レベルとは関係なく、前記遅延固定動作が非活性化される区間において前記開始遅延ユニット単位および前記連結遅延ユニット単位に各々指定されていた遅延ユニット単位を変更しないことを特徴とする請求項３に記載の遅延固定ループ回路。
5. 前記位相比較部が、
   前記ソースクロックおよび前記フィードバッククロックの位相差が所定の範囲を越える場合には、非活性化状態の遅延固定信号を出力し、前記所定の範囲を越えない場合には、活性化状態の前記遅延固定信号を出力することを特徴とする請求項１に記載の遅延固定ループ回路。
6. 前記クロック遅延部が、
   前記遅延固定信号が非活性化状態であることに応答して前記ソースクロックを遅延させ、活性化状態であることに応答して前記ソースクロックを遅延させないことを特徴とする請求項５に記載の遅延固定ループ回路。
7. 前記クロック遅延部が、
   前記遅延固定信号が非活性化状態であることに応答して、所定の周期ごとに前記ソースクロックを前記開始遅延ユニット単位で遅延させ、
   前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記遅延固定信号が非活性化状態であることに応答して、前記所定の周期ごとに前記ソースクロックを前記連結遅延ユニット単位で遅延させ、
   前記遅延固定信号が活性化状態であることに応答して、前記ソースクロックを遅延させないことを特徴とする請求項６に記載の遅延固定ループ回路。
8. 前記位相比較部が、
   前記ソースクロックおよび前記フィードバッククロックの位相差が所定の第１範囲を越える場合には、非活性化状態のノーマル遅延固定信号を出力し、前記所定の第１範囲を越えない場合には、活性化状態の前記ノーマル遅延固定信号を出力し、
   前記ソースクロックおよび前記フィードバッククロックの位相差が所定の第２範囲（前記第１範囲より小さい）を越える場合には、非活性化状態のファイン遅延固定信号を出力し、前記所定の第２範囲を越えない場合には、活性化状態の前記ファイン遅延固定信号を出力することを特徴とする請求項１に記載の遅延固定ループ回路。
9. 前記クロック遅延部が、
   前記ノーマル遅延固定信号が非活性化状態であることに応答して、所定の周期ごとに前記ソースクロックを前記開始遅延ユニット単位または連結遅延ユニット単位で遅延させ、
   前記ファイン遅延固定信号が非活性化状態であり、且つ前記ノーマル遅延固定信号が活性化状態であることに応答して、前記所定の周期ごとに、前記ソースクロックを、前記開始遅延ユニットまたは連結遅延ユニットに対応する遅延量を所定の個数に分けた遅延量の分ずつ遅延させ、
   前記ファイン遅延固定信号が活性化状態であることに応答して、前記ソースクロックを遅延させないことを特徴とする請求項８に記載の遅延固定ループ回路。
10. 前記クロック遅延部が、
    前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記所定の周期ごとに前記ソースクロックを前記開始遅延ユニット単位で遅延させ、
    前記ソースクロックが前記所定の遅延量の分ほど遅延される前に前記ノーマル遅延固定信号が活性化され、前記ファイン遅延固定信号が非活性化されることに応答して、前記所定の周期ごとに、前記ソースクロックを、前記開始遅延ユニットを所定の個数に分けた遅延量の分ずつ遅延させ、
    前記ソースクロックが前記所定の遅延量の分ほど遅延される前に前記ファイン遅延固定信号が活性化されることに応答して、前記ソースクロックを遅延させないことを特徴とする請求項９に記載の遅延固定ループ回路。
11. 前記クロック遅延部が、
    前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記所定の周期ごとに前記ソースクロックを前記開始遅延ユニット単位で遅延させ、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記所定の周期ごとに前記ソースクロックを前記連結遅延ユニット単位で遅延させ、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記ノーマル遅延固定信号が活性化され、前記ファイン遅延固定信号が非活性化されることに応答して、前記所定の周期ごとに、前記ソースクロックを、前記連結遅延ユニットを所定の個数に分けた遅延量の分ずつ遅延させ、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記ファイン遅延固定信号が活性化されることに応答して、前記ソースクロックを遅延させないことを特徴とする請求項１０に記載の遅延固定ループ回路。
12. 外部電源電圧のレベルを検出する電圧レベル検出部と、
    ソースクロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
    前記位相比較部の出力信号に応答して、前記ソースクロックを第１遅延ユニット単位で遅延させる第１クロック遅延部と、
    前記位相比較部の出力信号に応答して、前記ソースクロックを、前記第１遅延ユニットより大きい遅延量を有する第２遅延ユニット単位で遅延させる第２クロック遅延部と、
    前記電圧レベル検出部の出力信号に応じて、前記第１および第２クロック遅延部のうち何れか一方を開始遅延部として、他方を連結遅延部としてそれぞれ指定し、前記ソースクロックの遅延量が、所定の遅延量に到達するまでは前記開始遅延部が動作し、前記所定の遅延量に到達した以後には前記連結遅延部が動作して前記ソースクロックを遅延させるように制御する遅延選択制御部と、
    前記第１または第２クロック遅延部から出力される遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部と、
    を備えることを特徴とする遅延固定ループ回路。
13. 前記電圧レベル検出部が、
    設定された電圧レベルを有する基準電圧より前記外部電源電圧のレベルが高い場合には、活性化状態の検出信号を出力し、低い場合には、非活性化状態の前記検出信号を出力することを特徴とする請求項１２に記載の遅延固定ループ回路。
14. 前記遅延選択制御部が、
    遅延固定リセット信号が活性化されて遅延固定動作が非活性化される区間では、
    非活性化状態の前記検出信号に応答して、前記第１クロック遅延部を前記開始遅延部として、前記第２クロック遅延部を前記連結遅延部としてそれぞれ指定し、
    活性化状態の前記検出信号に応答して、前記第２クロック遅延部を前記開始遅延部として、前記第１クロック遅延部を前記連結遅延部としてそれぞれ指定することを特徴とする請求項１３に記載の遅延固定ループ回路。
15. 前記遅延選択制御部が、
    前記遅延固定リセット信号が非活性化されて前記遅延固定動作が活性化される区間では、
    前記検出信号の論理レベルとは関係なく、前記遅延固定動作が非活性化される区間において前記開始遅延部および前記連結遅延部に各々指定されていたクロック遅延部を変更しないことを特徴とする請求項１４に記載の遅延固定ループ回路。
16. 前記位相比較部が、
    前記ソースクロックおよび前記フィードバッククロックの位相差が所定の範囲を越える場合には、非活性化状態の遅延固定信号を出力し、前記所定の範囲を越えない場合には、活性化状態の前記遅延固定信号を出力することを特徴とする請求項１２に記載の遅延固定ループ回路。
17. 前記第１および第２クロック遅延部の各々が、
    前記遅延固定信号が非活性化状態であることに応答して前記ソースクロックを遅延させ、活性化状態であることに応答して前記ソースクロックを遅延させないことを特徴とする請求項１６に記載の遅延固定ループ回路。
18. 前記遅延選択制御部が、
    前記遅延固定信号が非活性化状態であることに応答して、前記開始遅延部を動作させることによって、所定の周期ごとに、前記開始遅延部に対応する遅延ユニット単位で前記ソースクロックを遅延させるように制御し、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記遅延固定信号が非活性化状態であることに応答して、前記開始遅延部の動作を終了させ、且つ前記連結遅延部を動作させることによって、前記所定の周期ごとに、前記連結制御部に対応する遅延ユニット単位で前記ソースクロックを遅延させるように制御し、
    前記遅延固定信号が活性化状態であることに応答して、前記開始遅延部または前記連結遅延部の動作を終了させることによって、前記ソースクロックを遅延させないように制御することを特徴とする請求項１７に記載の遅延固定ループ回路。
19. 前記位相比較部が、
    前記ソースクロックおよび前記フィードバッククロックの位相差が所定の第１範囲を越える場合には、非活性化状態のノーマル遅延固定信号を出力し、前記所定の第１範囲を越えない場合には、活性化状態の前記ノーマル遅延固定信号を出力し、
    前記ソースクロックおよび前記フィードバッククロックの前記位相差が所定の第２範囲（前記第１範囲より小さい）を越える場合には、非活性化状態のファイン遅延固定信号を出力し、前記所定の第２範囲を越えない場合には、活性化状態の前記ファイン遅延固定信号を出力することを特徴とする請求項１２に記載の遅延固定ループ回路。
20. 前記遅延選択制御部が、
    前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記開始遅延部または前記連結遅延部を動作させることによって、所定の周期ごとに、前記開始遅延部または前記連結遅延部に対応する遅延ユニット単位で前記ソースクロックを遅延させるように制御し、
    前記ファイン遅延固定信号が非活性化状態であり、且つ前記ノーマル遅延固定信号が活性化状態であることに応答して、前記開始遅延部または前記連結遅延部を動作させることによって、前記所定の周期ごとに、前記開始遅延部または前記連結遅延部に対応する遅延ユニットの遅延量を所定の個数に分けた遅延量の分ずつ、前記ソースクロックを遅延させるように制御し、
    前記ファイン遅延固定信号が活性化状態であることに応答して、前記開始遅延部または前記連結遅延部の動作を終了させることによって、前記ソースクロックを遅延させないように制御することを特徴とする請求項１９に記載の遅延固定ループ回路。
21. 前記遅延選択制御部が、
    前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記開始遅延部を動作させることによって、前記所定の周期ごとに、前記開始遅延部に対応する遅延ユニット単位で前記ソースクロックを遅延させるように制御し、
    前記ソースクロックが前記所定の遅延量の分ほど遅延される前に前記ノーマル遅延固定信号が活性化され、前記ファイン遅延固定信号が非活性化されることに応答して、前記開始遅延部を動作させることによって、前記所定の周期ごとに、前記開始遅延部に対応する遅延ユニットの遅延量を所定の個数に分けた遅延量の分ずつ、前記ソースクロックを遅延させるように制御し、
    前記ソースクロックが前記所定の遅延量の分ほど遅延される前に前記ファイン遅延固定信号が活性化されることに応答して、前記開始遅延部の動作を終了させることによって、前記ソースクロックを遅延させないことを特徴とする請求項２０に記載の遅延固定ループ回路。
22. 前記遅延選択制御部が、
    前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記開始遅延部を動作させることによって、前記所定の周期ごとに、前記開始遅延部に対応する遅延ユニット単位で前記ソースクロックを遅延させるように制御し、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記ノーマル遅延固定信号が非活性化状態であることに応答して、前記開始遅延部の動作を終了させ、且つ前記連結遅延部を動作させることによって、前記所定の周期ごとに、前記連結遅延部に対応する遅延ユニット単位で前記ソースクロックを遅延させるように制御し、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記ノーマル遅延固定信号が活性化され前記ファイン遅延固定信号が非活性化されることに応答して、前記連結遅延部を動作させることによって、前記所定の周期ごとに、前記連結遅延部に対応する遅延ユニットの遅延量を所定の個数に分けた遅延量の分ずつ、前記ソースクロックを遅延させるように制御し、
    前記ソースクロックが前記所定の遅延量の分ほど遅延された以後に前記ファイン遅延固定信号が活性化されることに応答して、前記連結遅延部の動作を終了させることによって、前記ソースクロックを遅延させないことを特徴とする請求項２１に記載の遅延固定ループ回路。

Images