JP2003069424A - リングレジスタ制御型遅延固定ループ及びその制御方法 - Google Patents
リングレジスタ制御型遅延固定ループ及びその制御方法Info
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Abstract
(57)【要約】
【課題】 少数の単位遅延素子をリング型に具現するこ
とによって、レイアウトの面積を減らしながらも必要な
時間の遅延量を確保することができるリングレジスタ制
御型遅延固定ループ及びその制御方法を提供する。 【解決手段】 本発明は、内部クロック信号と出力クロ
ック信号との位相を比較し、前記信号を同期させるため
の制御信号を発生する位相検出手段と、前記位相検出手
段から出力される制御信号を利用して前記内部クロック
信号に対する微細遅延を行ったり前記制御信号をバイパ
スさせる微細遅延手段と、前記バイパスされた制御信号
を利用して前記微細遅延手段から出力される遅延された
内部クロック信号に対する粗(coarse)遅延を行うように
複数の粗単位遅延素子がリング型に連結された粗遅延手
段と、前記粗遅延手段における粗遅延が要求されるだけ
発生した場合、前記出力クロック信号を発生させる出力
クロック信号発生手段と、前記出力クロック信号を所定
時間遅延させて出力させる遅延モデルとを含む
とによって、レイアウトの面積を減らしながらも必要な
時間の遅延量を確保することができるリングレジスタ制
御型遅延固定ループ及びその制御方法を提供する。 【解決手段】 本発明は、内部クロック信号と出力クロ
ック信号との位相を比較し、前記信号を同期させるため
の制御信号を発生する位相検出手段と、前記位相検出手
段から出力される制御信号を利用して前記内部クロック
信号に対する微細遅延を行ったり前記制御信号をバイパ
スさせる微細遅延手段と、前記バイパスされた制御信号
を利用して前記微細遅延手段から出力される遅延された
内部クロック信号に対する粗(coarse)遅延を行うように
複数の粗単位遅延素子がリング型に連結された粗遅延手
段と、前記粗遅延手段における粗遅延が要求されるだけ
発生した場合、前記出力クロック信号を発生させる出力
クロック信号発生手段と、前記出力クロック信号を所定
時間遅延させて出力させる遅延モデルとを含む
Description
【０００１】
【発明の属する技術分野】本発明は、リングレジスタ制
御型遅延固定ループ（Ring-Register ControlledDLL)及
びその制御方法に関し、具体的には、微細遅延ラインと
直接的なスキュー感知機能を備えたリングレジスタ制御
型遅延固定ループを利用することによって、スキュー補
償用内部クロックを必要とする全ての半導体記憶装置に
適用できる。
御型遅延固定ループ（Ring-Register ControlledDLL)及
びその制御方法に関し、具体的には、微細遅延ラインと
直接的なスキュー感知機能を備えたリングレジスタ制御
型遅延固定ループを利用することによって、スキュー補
償用内部クロックを必要とする全ての半導体記憶装置に
適用できる。
【０００２】
【従来の技術】一般に、システムや回路におけるクロッ
クは、動作タイミングを合せるためのレファレンスとし
て用いられており、誤りなしにより速い動作を保障する
ために用いられることもある。外部から入力されるクロ
ックが内部で用いられる時、内部回路による時間遅延
(クロックスキュー)が発生することになるが、このよう
な時間遅延を補償して内部クロックが外部クロックと同
じ位相を有するようにするために、DLLが用いられてい
る。
クは、動作タイミングを合せるためのレファレンスとし
て用いられており、誤りなしにより速い動作を保障する
ために用いられることもある。外部から入力されるクロ
ックが内部で用いられる時、内部回路による時間遅延
(クロックスキュー)が発生することになるが、このよう
な時間遅延を補償して内部クロックが外部クロックと同
じ位相を有するようにするために、DLLが用いられてい
る。
【０００３】DLLが備えるべき重要な要素には、小さい
面積と小さいジッタ、そして速いロックキング時間(loc
king time)等がある。これは低電圧化し、高速動作化し
ていく今後の半導体記憶装置でも依然として要求される
性能である。しかし、従来の技術はこれらの中で一部要
素のみを充足させるか、低電圧高速動作に制限となる短
所を持っている。
面積と小さいジッタ、そして速いロックキング時間(loc
king time)等がある。これは低電圧化し、高速動作化し
ていく今後の半導体記憶装置でも依然として要求される
性能である。しかし、従来の技術はこれらの中で一部要
素のみを充足させるか、低電圧高速動作に制限となる短
所を持っている。
【０００４】一方、DLLは、既存の位相固定ループ(PLL:
Phase Locked Loop)に比べて雑音(noise)の影響をあま
り受けない長所があって、DDR SDRAM(Double Data Rate
Synchronous DRAM)を始めとする同期式半導体メモリで
広く用いられており、その中でもレジスタ制御型DLL(re
gister controlled DLL)が最も広く用いられているが、
これを例に上げて従来の技術の問題点を具体的に説明す
る。
Phase Locked Loop)に比べて雑音(noise)の影響をあま
り受けない長所があって、DDR SDRAM(Double Data Rate
Synchronous DRAM)を始めとする同期式半導体メモリで
広く用いられており、その中でもレジスタ制御型DLL(re
gister controlled DLL)が最も広く用いられているが、
これを例に上げて従来の技術の問題点を具体的に説明す
る。
【０００５】図１は、従来の技術に係るDDR SDRAMのレ
ジスタ制御型DLLのブロック図である。
ジスタ制御型DLLのブロック図である。
【０００６】従来の技術に係るDDR SDRAMのレジスタ制
御型DLLは、外部クロック反転信号(/clk)を入力とし
て、外部クロック信号(clk)の立ち下がりエッジに同期
されて発生する内部クロック(fall#clk)を生成するため
の第１クロックバッファ１１と、外部クロック(clk)を
入力として、外部クロック(clk)の立ち上がりエッジに
同期されて発生する内部クロック(rise#clk)を生成する
ための第２クロックバッファ１２と、内部クロック(ris
e#clk)を１/n(nは正の整数であり、通常、n=８)に分周
して遅延モニタリングクロック(dly#in)及び基準クロッ
ク(ref)を出力するクロック分周器１３と、内部クロッ
ク(fall#clk)を入力とする第１遅延ライン１４と、内部
クロック(rise#clk)を入力とする第２遅延ライン１５
と、遅延モニタリングクロック(dly#in)を入力とする第
３遅延ライン１６と、第１、第２及び第３遅延ライン１
４、１５、１６の遅延量を決定するためのシフトレジス
タ１７と、第１遅延ライン１４の出力(ifclk)を駆動し
て、DLLクロック(fclk#dll)を生成するための第１DLLド
ライバー２０と、第２遅延ライン１５の出力(irclk)を
駆動してDLLクロック(rclk#dll)を生成するための第２D
LLドライバー２１と、第３遅延ライン１６の出力(feedb
ack#dly)を入力として、クロック(feedback#dly)が実際
クロック経路と同じ遅延条件を経るように構成された遅
延モデル２２と、遅延モデル２２の出力(feedback)と基
準クロック(ref)の位相とを比較するための位相比較器
１９と、位相比較器１９から出力された制御信号(ctrl)
に応答してシフトレジスタ１７に格納された値に基づい
て前記第１ないし第３遅延ラインのクロック位相をシフ
トさせるためのシフト制御信号(SR、SL)、及び遅延固定
(locking)がなされたことを示す遅延固定信号(dll#lock
b)を出力するシフト制御機１８とを備える。
御型DLLは、外部クロック反転信号(/clk)を入力とし
て、外部クロック信号(clk)の立ち下がりエッジに同期
されて発生する内部クロック(fall#clk)を生成するため
の第１クロックバッファ１１と、外部クロック(clk)を
入力として、外部クロック(clk)の立ち上がりエッジに
同期されて発生する内部クロック(rise#clk)を生成する
ための第２クロックバッファ１２と、内部クロック(ris
e#clk)を１/n(nは正の整数であり、通常、n=８)に分周
して遅延モニタリングクロック(dly#in)及び基準クロッ
ク(ref)を出力するクロック分周器１３と、内部クロッ
ク(fall#clk)を入力とする第１遅延ライン１４と、内部
クロック(rise#clk)を入力とする第２遅延ライン１５
と、遅延モニタリングクロック(dly#in)を入力とする第
３遅延ライン１６と、第１、第２及び第３遅延ライン１
４、１５、１６の遅延量を決定するためのシフトレジス
タ１７と、第１遅延ライン１４の出力(ifclk)を駆動し
て、DLLクロック(fclk#dll)を生成するための第１DLLド
ライバー２０と、第２遅延ライン１５の出力(irclk)を
駆動してDLLクロック(rclk#dll)を生成するための第２D
LLドライバー２１と、第３遅延ライン１６の出力(feedb
ack#dly)を入力として、クロック(feedback#dly)が実際
クロック経路と同じ遅延条件を経るように構成された遅
延モデル２２と、遅延モデル２２の出力(feedback)と基
準クロック(ref)の位相とを比較するための位相比較器
１９と、位相比較器１９から出力された制御信号(ctrl)
に応答してシフトレジスタ１７に格納された値に基づい
て前記第１ないし第３遅延ラインのクロック位相をシフ
トさせるためのシフト制御信号(SR、SL)、及び遅延固定
(locking)がなされたことを示す遅延固定信号(dll#lock
b)を出力するシフト制御機１８とを備える。
【０００７】ここで、遅延モデル２２は、ダミークロッ
クバッファ、ダミー出力バッファ及びダミーロードを含
んで、レプリカ回路(replica circuit)とも呼ぶ。そし
て、DLLループ内のシフトレジスタ１７及びシフト制御
機１８は、遅延部１０内の第１ないし第３遅延ライン１
４、１５、１６を制御するための遅延制御信号発生部２
３という。
クバッファ、ダミー出力バッファ及びダミーロードを含
んで、レプリカ回路(replica circuit)とも呼ぶ。そし
て、DLLループ内のシフトレジスタ１７及びシフト制御
機１８は、遅延部１０内の第１ないし第３遅延ライン１
４、１５、１６を制御するための遅延制御信号発生部２
３という。
【０００８】以下、前記のように構成された従来のレジ
スタ制御DLLの動作を述べる。
スタ制御DLLの動作を述べる。
【０００９】まず、第１クロックバッファ１１は、外部
クロック(clk)の立ち下がりエッジを受けて同期された
内部クロック(fall#clk)を発生させ、第２クロックバッ
ファ１２は、外部クロック(clk)の立ち上がりエッジを
受けて内部クロック(rise#clk)を発生させる。クロック
分周器１３は、外部クロック(clk)の立ち上がりエッジ
に同期された内部クロック(rise#clk)を１/n分周して外
部クロック(clk)とn番目のクロックごとに一回ずつ同期
されるクロック(ref、div#in)を作る。
クロック(clk)の立ち下がりエッジを受けて同期された
内部クロック(fall#clk)を発生させ、第２クロックバッ
ファ１２は、外部クロック(clk)の立ち上がりエッジを
受けて内部クロック(rise#clk)を発生させる。クロック
分周器１３は、外部クロック(clk)の立ち上がりエッジ
に同期された内部クロック(rise#clk)を１/n分周して外
部クロック(clk)とn番目のクロックごとに一回ずつ同期
されるクロック(ref、div#in)を作る。
【００１０】初期動作時、分周クロック(div#in)は、遅
延部１０の第３遅延ライン１６の単位遅延素子一つのみ
を通過してfeedback#dlyクロックで出力され、このクロ
ックはまた遅延モデル２２を通しながらfeedbackクロッ
クで遅延されて出力される。
延部１０の第３遅延ライン１６の単位遅延素子一つのみ
を通過してfeedback#dlyクロックで出力され、このクロ
ックはまた遅延モデル２２を通しながらfeedbackクロッ
クで遅延されて出力される。
【００１１】一方、位相比較器１９は、基準クロックで
ある基準クロック(ref)の立ち上がりエッジとfeedback
クロックの立ち上がりエッジとを比較して制御信号(ctr
l)を生成し、シフト制御機１８は、前記制御信号(ctrl)
に応答してシフトレジスタ１７のシフト方向を制御する
ためのシフト制御信号(SR、SL)を出力する。シフトレジ
スタ１７は、シフト制御信号(SR、SL)に応答して第１、
第２及び第３遅延ライン１４、１５、１６の遅延量を決
定する。この時、SR(shift right)が入力されれば、レ
ジスタを左に移動させ、SL(shift left)が入力されれ
ば、レジスタを右に移動させる。
ある基準クロック(ref)の立ち上がりエッジとfeedback
クロックの立ち上がりエッジとを比較して制御信号(ctr
l)を生成し、シフト制御機１８は、前記制御信号(ctrl)
に応答してシフトレジスタ１７のシフト方向を制御する
ためのシフト制御信号(SR、SL)を出力する。シフトレジ
スタ１７は、シフト制御信号(SR、SL)に応答して第１、
第２及び第３遅延ライン１４、１５、１６の遅延量を決
定する。この時、SR(shift right)が入力されれば、レ
ジスタを左に移動させ、SL(shift left)が入力されれ
ば、レジスタを右に移動させる。
【００１２】以後、遅延量が制御されたfeedbackクロッ
クと基準クロック(ref)とを比較しながら二つのクロッ
クが最小のジッタを有する瞬間に遅延固定(locking)が
なされることになり、シフト制御機１８から遅延固定信
号(dll#lockb)が出力されて、第１及び第２DLLドライバ
ー２０、２１を駆動することによって、外部クロック(c
lk)と同じ位相を有するDLLクロック(fclk#dll、rclk#dl
l)を得ることになる。
クと基準クロック(ref)とを比較しながら二つのクロッ
クが最小のジッタを有する瞬間に遅延固定(locking)が
なされることになり、シフト制御機１８から遅延固定信
号(dll#lockb)が出力されて、第１及び第２DLLドライバ
ー２０、２１を駆動することによって、外部クロック(c
lk)と同じ位相を有するDLLクロック(fclk#dll、rclk#dl
l)を得ることになる。
【００１３】ところが、一旦位相固定がなされば、DLL
クロックは、リフレッシュやパワーダウンモードである
場合を除いては、引き続きトグル(toggling)するため
に、不要な電流消耗を誘発した。特に、高周波動作時電
流消耗が増加する問題点があった。
クロックは、リフレッシュやパワーダウンモードである
場合を除いては、引き続きトグル(toggling)するため
に、不要な電流消耗を誘発した。特に、高周波動作時電
流消耗が増加する問題点があった。
【００１４】また、前記従来のレジスタ制御DLLは、比
較の基準となる信号(ref)と遅延モニタリング信号(dly#
in)が外部クロック(clk)周期(tCK)に比例するだけの時
間差を有するために、二つの信号が同じ位相を有するよ
うに遅延を補償するための遅延ライン内の単位遅延素子
の数が多くなることによって、位相固定をなすことにか
かる時間が長くなり、DLL動作に消耗される電流量とレ
イアウト面積が大きい問題点があった。
較の基準となる信号(ref)と遅延モニタリング信号(dly#
in)が外部クロック(clk)周期(tCK)に比例するだけの時
間差を有するために、二つの信号が同じ位相を有するよ
うに遅延を補償するための遅延ライン内の単位遅延素子
の数が多くなることによって、位相固定をなすことにか
かる時間が長くなり、DLL動作に消耗される電流量とレ
イアウト面積が大きい問題点があった。
【００１５】それのみでなく、遅延固定ループは、ジッ
タが小さい時優れた遅延固定ループといえるが、各単位
遅延素子の遅延量が大きいと位相検出器で基準信号とフ
ィードバック信号との差により発生するジッタが大きく
なるしかない。
タが小さい時優れた遅延固定ループといえるが、各単位
遅延素子の遅延量が大きいと位相検出器で基準信号とフ
ィードバック信号との差により発生するジッタが大きく
なるしかない。
【００１６】
【発明が解決しようとする課題】そこで、本発明は、前
記のような従来の技術の問題点に鑑みてなされたもので
あって、少数の単位遅延素子をリング型に具現すること
によって、レイアウトの面積を減らしながらも必要な時
間の遅延量を確保することができるリングレジスタ制御
型遅延固定ループ及びその制御方法を提供することに目
的がある。
記のような従来の技術の問題点に鑑みてなされたもので
あって、少数の単位遅延素子をリング型に具現すること
によって、レイアウトの面積を減らしながらも必要な時
間の遅延量を確保することができるリングレジスタ制御
型遅延固定ループ及びその制御方法を提供することに目
的がある。
【００１７】また、本発明は、単位遅延素子を粗(coars
e)遅延素子及び微細遅延素子に区分することによって、
ジッタを最小化できるリングレジスタ制御型遅延固定ル
ープ及びその制御方法を提供することにまた別の目的が
ある。
e)遅延素子及び微細遅延素子に区分することによって、
ジッタを最小化できるリングレジスタ制御型遅延固定ル
ープ及びその制御方法を提供することにまた別の目的が
ある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のリングレジスタ制御型遅延固定ループは、
内部クロック信号と出力クロック信号との位相を比較
し、前記信号を同期させるための制御信号を発生する位
相検出手段と、前記位相検出手段から出力される制御信
号を利用して前記内部クロック信号に対する微細遅延を
行ったり前記制御信号をバイパスさせる微細遅延手段
と、前記バイパスされた制御信号を利用して前記微細遅
延手段から出力される遅延された内部クロック信号に対
する粗(coarse)遅延を行うように複数の粗単位遅延素子
がリング型に連結された粗遅延手段と、前記粗遅延手段
における粗遅延が要求されるだけ発生した場合、前記出
力クロック信号を発生させる出力クロック信号発生手段
と、前記出力クロック信号を所定時間遅延させて出力さ
せる遅延モデルとを含む。
め、本発明のリングレジスタ制御型遅延固定ループは、
内部クロック信号と出力クロック信号との位相を比較
し、前記信号を同期させるための制御信号を発生する位
相検出手段と、前記位相検出手段から出力される制御信
号を利用して前記内部クロック信号に対する微細遅延を
行ったり前記制御信号をバイパスさせる微細遅延手段
と、前記バイパスされた制御信号を利用して前記微細遅
延手段から出力される遅延された内部クロック信号に対
する粗(coarse)遅延を行うように複数の粗単位遅延素子
がリング型に連結された粗遅延手段と、前記粗遅延手段
における粗遅延が要求されるだけ発生した場合、前記出
力クロック信号を発生させる出力クロック信号発生手段
と、前記出力クロック信号を所定時間遅延させて出力さ
せる遅延モデルとを含む。
【００１９】また、前記目的を達成するための本発明の
前記微細遅延手段は、最低キャパシタンスを有するキャ
パシタによる遅延時間に略線形比例する複数個のキャパ
シタの中一つを前記内部クロック信号線に選択的に接続
して微細遅延を行う微細遅延部と、前記位相検出手段か
ら出力される制御信号を利用して前記微細遅延部内の各
々のキャパシタと直列に連結されたスイッチの接続を制
御したり前記制御信号をバイパスさせる第１遅延制御部
とを含む。
前記微細遅延手段は、最低キャパシタンスを有するキャ
パシタによる遅延時間に略線形比例する複数個のキャパ
シタの中一つを前記内部クロック信号線に選択的に接続
して微細遅延を行う微細遅延部と、前記位相検出手段か
ら出力される制御信号を利用して前記微細遅延部内の各
々のキャパシタと直列に連結されたスイッチの接続を制
御したり前記制御信号をバイパスさせる第１遅延制御部
とを含む。
【００２０】また、前記目的を達成するための本発明の
前記粗遅延手段は、同一特性の粗単位遅延素子の複数個
を使用して前記微細遅延部から出力される前記遅延され
た内部クロック信号を粗遅延させる逆方向リング型遅延
部と、前記第１遅延制御部からバイパスされた制御信号
を利用して前記遅延された内部クロック信号に対して粗
遅延を行うように前記逆方向リング型遅延部を制御する
第２遅延制御部とを含む。
前記粗遅延手段は、同一特性の粗単位遅延素子の複数個
を使用して前記微細遅延部から出力される前記遅延され
た内部クロック信号を粗遅延させる逆方向リング型遅延
部と、前記第１遅延制御部からバイパスされた制御信号
を利用して前記遅延された内部クロック信号に対して粗
遅延を行うように前記逆方向リング型遅延部を制御する
第２遅延制御部とを含む。
【００２１】また、前記目的を達成するための本発明の
前記逆方向リング型遅延部は、複数個の段から構成さ
れ、前記各段は、前記第２遅延制御部から出力される信
号と前記微細遅延部から出力される信号とを入力とする
第１NANDゲートと、前記第１NANDゲートの出力信号、前
段から出力される出力信号及び前記逆方向リング型遅延
部をリセットさせるために用いられるリセットバー信号
を入力として前記遅延された内部クロック信号を遅延さ
せる直列連結された第２及び第３NANDゲートとを含む。
前記逆方向リング型遅延部は、複数個の段から構成さ
れ、前記各段は、前記第２遅延制御部から出力される信
号と前記微細遅延部から出力される信号とを入力とする
第１NANDゲートと、前記第１NANDゲートの出力信号、前
段から出力される出力信号及び前記逆方向リング型遅延
部をリセットさせるために用いられるリセットバー信号
を入力として前記遅延された内部クロック信号を遅延さ
せる直列連結された第２及び第３NANDゲートとを含む。
【００２２】また、前記目的を達成するための本発明の
前記微細遅延手段における遅延時間と前記粗遅延手段に
おける遅延時間との関係は次の数式４
前記微細遅延手段における遅延時間と前記粗遅延手段に
おける遅延時間との関係は次の数式４
【００２３】
【数４】
【００２４】−ここで、τCDは前記粗遅延手段における
粗単位遅延時間、τVAR,maxは、前記微細遅延手段にお
ける最大微細遅延時間、そしてτFDは、前記微細遅延手
段における微細単位遅延時間である−を満足させる。
粗単位遅延時間、τVAR,maxは、前記微細遅延手段にお
ける最大微細遅延時間、そしてτFDは、前記微細遅延手
段における微細単位遅延時間である−を満足させる。
【００２５】また、前記目的を達成するための本発明の
前記出力クロック信号発生手段は、前記逆方向リング型
遅延部内の所定の粗単位遅延素子の出力端に接続されて
第１論理状態を検出及び計数する逆方向カウンタと、前
記第２遅延制御部内の所定の粗遅延選択ロジックの出力
端に接続されて第１論理状態を検出及び計数する順方向
カウンタと、前記逆方向カウンタに計数された値と前記
順方向カウンタに計数された値とが一致する場合、前記
逆方向リング型遅延部を通過した前記遅延された内部ク
ロック信号を出力させる内部クロック信号出力部とを含
む。
前記出力クロック信号発生手段は、前記逆方向リング型
遅延部内の所定の粗単位遅延素子の出力端に接続されて
第１論理状態を検出及び計数する逆方向カウンタと、前
記第２遅延制御部内の所定の粗遅延選択ロジックの出力
端に接続されて第１論理状態を検出及び計数する順方向
カウンタと、前記逆方向カウンタに計数された値と前記
順方向カウンタに計数された値とが一致する場合、前記
逆方向リング型遅延部を通過した前記遅延された内部ク
ロック信号を出力させる内部クロック信号出力部とを含
む。
【００２６】また、前記目的を達成するための本発明の
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて各々前記内部クロック信号に同期され
た内部クロック同期信号と遅延モデルにおける遅延時間
だけ遅延されたパルス(遅延パルス)を出力するスキュー
直接感知制御手段と、前記内部クロック信号と出力クロ
ック信号との位相を比較し、前記信号を同期させるため
の制御信号を発生させる位相検出手段と、前記位相検出
手段から出力される制御信号を利用して前記内部クロッ
ク信号に対する微細遅延を行ったり前記制御信号をバイ
パスさせる微細遅延手段と、前記スキュー直接感知制御
手段から出力された前記内部クロック同期信号及び前記
遅延パルスと前記微細遅延手段からバイパスされた前記
制御信号を利用して前記微細遅延手段から出力される遅
延された内部クロック信号に対する粗遅延を行うように
複数の単位遅延素子がリング型に連結された粗遅延手段
と、前記粗遅延手段における粗遅延が要求されるだけ発
生した場合、前記出力クロック信号を発生させる出力ク
ロック信号発生手段と、前記出力クロック信号を所定時
間遅延させて出力させる遅延モデルとを含む。
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて各々前記内部クロック信号に同期され
た内部クロック同期信号と遅延モデルにおける遅延時間
だけ遅延されたパルス(遅延パルス)を出力するスキュー
直接感知制御手段と、前記内部クロック信号と出力クロ
ック信号との位相を比較し、前記信号を同期させるため
の制御信号を発生させる位相検出手段と、前記位相検出
手段から出力される制御信号を利用して前記内部クロッ
ク信号に対する微細遅延を行ったり前記制御信号をバイ
パスさせる微細遅延手段と、前記スキュー直接感知制御
手段から出力された前記内部クロック同期信号及び前記
遅延パルスと前記微細遅延手段からバイパスされた前記
制御信号を利用して前記微細遅延手段から出力される遅
延された内部クロック信号に対する粗遅延を行うように
複数の単位遅延素子がリング型に連結された粗遅延手段
と、前記粗遅延手段における粗遅延が要求されるだけ発
生した場合、前記出力クロック信号を発生させる出力ク
ロック信号発生手段と、前記出力クロック信号を所定時
間遅延させて出力させる遅延モデルとを含む。
【００２７】また、前記目的を達成するための本発明の
前記微細遅延手段は、最低キャパシタンスを有するキャ
パシタによる遅延時間に略線形比例する複数個のキャパ
シタの中一つを前記内部クロック信号線に選択的に接続
して微細遅延を行う微細遅延部と、前記位相検出手段か
ら出力される制御信号を利用して前記微細遅延部内の各
々のキャパシタと直列に連結されたスイッチの接続を制
御したり前記制御信号をバイパスさせる第１遅延制御部
とを含む。
前記微細遅延手段は、最低キャパシタンスを有するキャ
パシタによる遅延時間に略線形比例する複数個のキャパ
シタの中一つを前記内部クロック信号線に選択的に接続
して微細遅延を行う微細遅延部と、前記位相検出手段か
ら出力される制御信号を利用して前記微細遅延部内の各
々のキャパシタと直列に連結されたスイッチの接続を制
御したり前記制御信号をバイパスさせる第１遅延制御部
とを含む。
【００２８】また、前記目的を達成するための本発明の
前記粗遅延手段は、同一特性の粗単位遅延素子の複数個
をリング型に接続して前記スキュー直接感知制御手段か
ら入力される前記内部クロック同期信号を前記遅延モデ
ルにおける遅延時間だけ粗遅延させる順方向リング型遅
延部と、同一特性の粗単位遅延素子の複数個を使用して
前記微細遅延部から出力される前記遅延された内部クロ
ック信号を粗遅延させる逆方向リング型遅延部と、前記
第１遅延制御部からバイパスされた制御信号を利用して
前記遅延された内部クロック信号に対して粗遅延を行う
ように前記逆方向リング型遅延部を制御し、前記順方向
リング型遅延部内の遅延パルスが何番目の順方向粗遅延
段にあるかを格納する第２遅延制御部とを含む。
前記粗遅延手段は、同一特性の粗単位遅延素子の複数個
をリング型に接続して前記スキュー直接感知制御手段か
ら入力される前記内部クロック同期信号を前記遅延モデ
ルにおける遅延時間だけ粗遅延させる順方向リング型遅
延部と、同一特性の粗単位遅延素子の複数個を使用して
前記微細遅延部から出力される前記遅延された内部クロ
ック信号を粗遅延させる逆方向リング型遅延部と、前記
第１遅延制御部からバイパスされた制御信号を利用して
前記遅延された内部クロック信号に対して粗遅延を行う
ように前記逆方向リング型遅延部を制御し、前記順方向
リング型遅延部内の遅延パルスが何番目の順方向粗遅延
段にあるかを格納する第２遅延制御部とを含む。
【００２９】また、前記目的を達成するための本発明
の。前記逆方向リング型遅延部は、複数個の段から構成
され、前記各段は、前記第２遅延制御部から出力される
信号と前記微細遅延部から出力される信号とを入力とす
る第１NANDゲートと、前記第１NANDゲートの出力信号、
前段から出力される出力信号及び前記逆方向リング型遅
延部をリセットさせるために用いられるリセットバー信
号を入力として、前記遅延された内部クロック信号を遅
延させる直列連結された第２及び第３NANDゲートとを含
む。
の。前記逆方向リング型遅延部は、複数個の段から構成
され、前記各段は、前記第２遅延制御部から出力される
信号と前記微細遅延部から出力される信号とを入力とす
る第１NANDゲートと、前記第１NANDゲートの出力信号、
前段から出力される出力信号及び前記逆方向リング型遅
延部をリセットさせるために用いられるリセットバー信
号を入力として、前記遅延された内部クロック信号を遅
延させる直列連結された第２及び第３NANDゲートとを含
む。
【００３０】また、前記目的を達成するための本発明の
前記順方向リング型遅延部は、複数個の段から構成さ
れ、前記各段は、前記スキュー直接感知制御手段から出
力される前記遅延パルス及び前段の出力信号を入力とす
る第１NANDゲートと、前記第１NANDゲートの出力信号及
び前記スキュー直接感知制御手段から出力される前記内
部クロック同期信号を入力とする第２NANDゲートとを含
む。
前記順方向リング型遅延部は、複数個の段から構成さ
れ、前記各段は、前記スキュー直接感知制御手段から出
力される前記遅延パルス及び前段の出力信号を入力とす
る第１NANDゲートと、前記第１NANDゲートの出力信号及
び前記スキュー直接感知制御手段から出力される前記内
部クロック同期信号を入力とする第２NANDゲートとを含
む。
【００３１】また、前記目的を達成するための本発明の
前記出力クロック信号発生手段は、前記逆方向リング型
遅延部内の所定粗単位遅延素子の出力端に接続されて第
１論理状態を検出及び計数する逆方向カウンタと、前記
第２遅延制御部内の所定粗遅延選択ロジックの出力端に
接続されて第１論理状態と、前記順方向リング型遅延部
内の所定粗単位遅延素子の出力端に接続されて第１論理
状態を検出及び計数する順方向カウンタと、前記逆方向
カウンタに計数された値と前記順方向カウンタに計数さ
れた値とが一致する場合、前記逆方向リング型遅延部を
通過した前記遅延された内部クロック信号を出力させる
内部クロック信号出力部とを含む。
前記出力クロック信号発生手段は、前記逆方向リング型
遅延部内の所定粗単位遅延素子の出力端に接続されて第
１論理状態を検出及び計数する逆方向カウンタと、前記
第２遅延制御部内の所定粗遅延選択ロジックの出力端に
接続されて第１論理状態と、前記順方向リング型遅延部
内の所定粗単位遅延素子の出力端に接続されて第１論理
状態を検出及び計数する順方向カウンタと、前記逆方向
カウンタに計数された値と前記順方向カウンタに計数さ
れた値とが一致する場合、前記逆方向リング型遅延部を
通過した前記遅延された内部クロック信号を出力させる
内部クロック信号出力部とを含む。
【００３２】また、前記目的を達成するため、本発明の
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて各々前記内部クロック信号に同期され
た内部クロック同期信号と遅延モデルにおける遅延時間
だけ遅延されたパルス(遅延パルス)を出力するスキュー
直接感知制御手段と、外部クロック信号と出力クロック
信号との位相を比較して、前記信号を同期させるための
制御信号を発生させる位相検出手段と、前記位相検出手
段から出力される制御信号を利用して前記内部クロック
信号に対する微細遅延を行ったり前記制御信号をバイパ
スさせる微細遅延手段と、前記スキュー直接感知制御手
段から出力された前記内部クロック同期信号及び前記遅
延パルスと前記微細遅延手段からバイパスされた前記制
御信号を利用して前記微細遅延手段から出力される遅延
された内部クロック信号に対する粗遅延を行うように複
数の単位遅延素子がリング型に連結された粗遅延手段
と、前記粗遅延手段における粗遅延が要求されるだけ発
生した場合、前記出力クロック信号を発生させる出力ク
ロック信号発生手段と、前記出力クロック信号を所定時
間遅延させて出力させる遅延モデルとを含む。
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて各々前記内部クロック信号に同期され
た内部クロック同期信号と遅延モデルにおける遅延時間
だけ遅延されたパルス(遅延パルス)を出力するスキュー
直接感知制御手段と、外部クロック信号と出力クロック
信号との位相を比較して、前記信号を同期させるための
制御信号を発生させる位相検出手段と、前記位相検出手
段から出力される制御信号を利用して前記内部クロック
信号に対する微細遅延を行ったり前記制御信号をバイパ
スさせる微細遅延手段と、前記スキュー直接感知制御手
段から出力された前記内部クロック同期信号及び前記遅
延パルスと前記微細遅延手段からバイパスされた前記制
御信号を利用して前記微細遅延手段から出力される遅延
された内部クロック信号に対する粗遅延を行うように複
数の単位遅延素子がリング型に連結された粗遅延手段
と、前記粗遅延手段における粗遅延が要求されるだけ発
生した場合、前記出力クロック信号を発生させる出力ク
ロック信号発生手段と、前記出力クロック信号を所定時
間遅延させて出力させる遅延モデルとを含む。
【００３３】また、前記目的を達成するため、本発明の
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて前記内部クロック信号に同期された信
号と遅延モデルでの遅延時間だけ遅延されたパルス(遅
延パルス)を出力するスキュー直接感知制御手段と、外
部クロック信号と出力クロック信号との位相を比較し、
前記信号を同期させるための制御信号を発生させる位相
検出手段と、前記スキュー直接感知制御手段から出力さ
れた信号及びパルスと微細遅延手段からバイパスされた
制御信号を利用して粗遅延を行うように複数の単位遅延
素子がリング型に連結された粗遅延手段と、前記粗遅延
手段における粗遅延が要求されるだけ発生した場合、前
記出力クロック信号を発生させる出力クロック信号発生
手段と、前記位相検出手段から出力される制御信号を利
用して前記出力クロック信号に対する微細遅延を行った
り前記制御信号をバイパスさせる微細遅延手段と、前記
出力クロック信号を所定時間遅延させて出力させる遅延
モデルとを含む。
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて前記内部クロック信号に同期された信
号と遅延モデルでの遅延時間だけ遅延されたパルス(遅
延パルス)を出力するスキュー直接感知制御手段と、外
部クロック信号と出力クロック信号との位相を比較し、
前記信号を同期させるための制御信号を発生させる位相
検出手段と、前記スキュー直接感知制御手段から出力さ
れた信号及びパルスと微細遅延手段からバイパスされた
制御信号を利用して粗遅延を行うように複数の単位遅延
素子がリング型に連結された粗遅延手段と、前記粗遅延
手段における粗遅延が要求されるだけ発生した場合、前
記出力クロック信号を発生させる出力クロック信号発生
手段と、前記位相検出手段から出力される制御信号を利
用して前記出力クロック信号に対する微細遅延を行った
り前記制御信号をバイパスさせる微細遅延手段と、前記
出力クロック信号を所定時間遅延させて出力させる遅延
モデルとを含む。
【００３４】また、前記目的を達成するため、本発明の
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて前記内部クロック信号に同期された信
号と遅延モデルにおける遅延時間だけ遅延されたパルス
(遅延パルス)を出力するスキュー直接感知制御手段と、
前記内部クロック信号と出力クロック信号との位相を比
較し、前記信号を同期させるための制御信号を発生させ
る位相検出手段と、前記スキュー直接感知制御手段から
出力された信号及びパルスと微細遅延手段からバイパス
された制御信号を利用して粗遅延を行うように複数の単
位遅延素子がリング型に連結された粗遅延手段と、前記
粗遅延手段における粗遅延が要求されるだけ発生した場
合、前記出力クロック信号を発生させる出力クロック信
号発生手段と、前記位相検出手段から出力される制御信
号を利用して前記出力クロック信号に対する微細遅延を
行ったり前記制御信号をバイパスさせる微細遅延手段
と、前記出力クロック信号を所定時間遅延させて出力さ
せる遅延モデルとを含む。
リングレジスタ制御型遅延固定ループは、内部クロック
信号を入力されて前記内部クロック信号に同期された信
号と遅延モデルにおける遅延時間だけ遅延されたパルス
(遅延パルス)を出力するスキュー直接感知制御手段と、
前記内部クロック信号と出力クロック信号との位相を比
較し、前記信号を同期させるための制御信号を発生させ
る位相検出手段と、前記スキュー直接感知制御手段から
出力された信号及びパルスと微細遅延手段からバイパス
された制御信号を利用して粗遅延を行うように複数の単
位遅延素子がリング型に連結された粗遅延手段と、前記
粗遅延手段における粗遅延が要求されるだけ発生した場
合、前記出力クロック信号を発生させる出力クロック信
号発生手段と、前記位相検出手段から出力される制御信
号を利用して前記出力クロック信号に対する微細遅延を
行ったり前記制御信号をバイパスさせる微細遅延手段
と、前記出力クロック信号を所定時間遅延させて出力さ
せる遅延モデルとを含む。
【００３５】また、前記目的を達成するための本発明の
前記微細遅延手段は、最低キャパシタンスを有するキャ
パシタによる遅延時間に略線形比例する複数個のキャパ
シタの中一つを前記内部クロック信号線に選択的に接続
して微細遅延を行う微細遅延部と、前記位相検出手段か
ら出力される制御信号を利用して前記微細遅延部内の各
々のキャパシタと直列に連結されたスイッチの接続を制
御したり前記制御信号をバイパスさせる第１遅延制御部
とを含む。
前記微細遅延手段は、最低キャパシタンスを有するキャ
パシタによる遅延時間に略線形比例する複数個のキャパ
シタの中一つを前記内部クロック信号線に選択的に接続
して微細遅延を行う微細遅延部と、前記位相検出手段か
ら出力される制御信号を利用して前記微細遅延部内の各
々のキャパシタと直列に連結されたスイッチの接続を制
御したり前記制御信号をバイパスさせる第１遅延制御部
とを含む。
【００３６】また、前記目的を達成するための本発明の
前記粗遅延手段は、同一特性の粗単位遅延素子の複数個
をリング型に接続して前記スキュー直接感知制御手段か
ら入力される前記内部クロック同期信号を前記遅延モデ
ルにおける遅延時間だけ粗遅延させる順方向リング型遅
延部と、同一特性の粗単位遅延素子の複数個を使用して
前記内部クロック信号を粗遅延させる逆方向リング型遅
延部と、前記第１遅延制御部からバイパスされた制御信
号を利用して前記内部クロック信号に対して粗遅延を行
うように前記逆方向リング型遅延部を制御し、前記順方
向リング型遅延部内の遅延パルスが何番目の順方向粗遅
延段にあるかを格納する第２遅延制御部とを含む。
前記粗遅延手段は、同一特性の粗単位遅延素子の複数個
をリング型に接続して前記スキュー直接感知制御手段か
ら入力される前記内部クロック同期信号を前記遅延モデ
ルにおける遅延時間だけ粗遅延させる順方向リング型遅
延部と、同一特性の粗単位遅延素子の複数個を使用して
前記内部クロック信号を粗遅延させる逆方向リング型遅
延部と、前記第１遅延制御部からバイパスされた制御信
号を利用して前記内部クロック信号に対して粗遅延を行
うように前記逆方向リング型遅延部を制御し、前記順方
向リング型遅延部内の遅延パルスが何番目の順方向粗遅
延段にあるかを格納する第２遅延制御部とを含む。
【００３７】また、前記目的を達成するための本発明の
前記出力クロック信号発生手段は、前記逆方向リング型
遅延部内の所定粗単位遅延素子の出力端に接続されて第
１論理状態を検出及び計数する逆方向カウンタと、前記
第２遅延制御部内の所定粗遅延選択ロジックの出力端に
接続されて第１論理状態と、前記順方向リング型遅延部
内の所定粗単位遅延素子の出力端に接続されて第１論理
状態を検出及び計数する順方向カウンタと、前記逆方向
カウンタに計数された値と前記順方向カウンタに計数さ
れた値とが一致する場合、前記逆方向リング型遅延部を
通過した前記内部クロック信号を出力させる内部クロッ
ク信号出力部とを含む。
前記出力クロック信号発生手段は、前記逆方向リング型
遅延部内の所定粗単位遅延素子の出力端に接続されて第
１論理状態を検出及び計数する逆方向カウンタと、前記
第２遅延制御部内の所定粗遅延選択ロジックの出力端に
接続されて第１論理状態と、前記順方向リング型遅延部
内の所定粗単位遅延素子の出力端に接続されて第１論理
状態を検出及び計数する順方向カウンタと、前記逆方向
カウンタに計数された値と前記順方向カウンタに計数さ
れた値とが一致する場合、前記逆方向リング型遅延部を
通過した前記内部クロック信号を出力させる内部クロッ
ク信号出力部とを含む。
【００３８】また、前記目的を達成するための本発明の
前記微細遅延手段は、前記微細遅延手段に入力される信
号と同期される信号及び前記微細遅延手段に入力される
信号を粗単位遅延時間だけ遅延させた信号を入力とし
て、前記粗単位遅延時間を複数個の微細単位遅延時間に
分割する位相混合器を有する微細遅延部と、前記位相検
出手段の制御信号に応じて前記位相混合器に分割された
前記複数個の微細単位遅延時間の中必要な遅延時間を選
択する第１遅延制御部とを含む。
前記微細遅延手段は、前記微細遅延手段に入力される信
号と同期される信号及び前記微細遅延手段に入力される
信号を粗単位遅延時間だけ遅延させた信号を入力とし
て、前記粗単位遅延時間を複数個の微細単位遅延時間に
分割する位相混合器を有する微細遅延部と、前記位相検
出手段の制御信号に応じて前記位相混合器に分割された
前記複数個の微細単位遅延時間の中必要な遅延時間を選
択する第１遅延制御部とを含む。
【００３９】また、前記目的を達成するための本発明の
前記微細遅延部は、前記微細遅延手段に入力される信号
を粗単位遅延時間だけ遅延させるために前記粗遅延手段
で用いられる粗単位遅延素子と同じ特性を有する直列連
結された複数の粗単位遅延素子を使用することを特徴と
する。
前記微細遅延部は、前記微細遅延手段に入力される信号
を粗単位遅延時間だけ遅延させるために前記粗遅延手段
で用いられる粗単位遅延素子と同じ特性を有する直列連
結された複数の粗単位遅延素子を使用することを特徴と
する。
【００４０】また、前記目的を達成するため、本発明の
リングレジスタ制御型遅延固定ループ制御方法は、複数
の粗単位遅延素子から構成されたリング型の逆方向リン
グ型遅延部により内部クロック信号に対して粗遅延を行
うステップと、最大微細遅延時間が粗単位遅延時間より
小さいか同じ範囲内で微細遅延を行うステップとを含
む。
リングレジスタ制御型遅延固定ループ制御方法は、複数
の粗単位遅延素子から構成されたリング型の逆方向リン
グ型遅延部により内部クロック信号に対して粗遅延を行
うステップと、最大微細遅延時間が粗単位遅延時間より
小さいか同じ範囲内で微細遅延を行うステップとを含
む。
【００４１】また、前記目的を達成するため、本発明の
リングレジスタ制御型遅延固定ループ制御方法は、複数
の粗単位遅延素子から構成されたリング型の順方向リン
グ型遅延部により遅延モデルにおける遅延時間を認識す
るステップと、前記認識された遅延モデルにおける遅延
時間だけ複数の粗単位遅延素子から構成されたリング型
の逆方向リング型遅延部により内部クロック信号に対し
て粗遅延を行うステップと、最大微細遅延時間が粗単位
遅延時間より小さいか同じ範囲内で微細遅延を行うステ
ップとを含む。
リングレジスタ制御型遅延固定ループ制御方法は、複数
の粗単位遅延素子から構成されたリング型の順方向リン
グ型遅延部により遅延モデルにおける遅延時間を認識す
るステップと、前記認識された遅延モデルにおける遅延
時間だけ複数の粗単位遅延素子から構成されたリング型
の逆方向リング型遅延部により内部クロック信号に対し
て粗遅延を行うステップと、最大微細遅延時間が粗単位
遅延時間より小さいか同じ範囲内で微細遅延を行うステ
ップとを含む。
【００４２】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有するものが本発明の技術的思想を容易に
実施できる程度に詳細に説明するため、本発明の最も好
ましい実施の形態を添付した図面を参照しながら説明す
る。
通常の知識を有するものが本発明の技術的思想を容易に
実施できる程度に詳細に説明するため、本発明の最も好
ましい実施の形態を添付した図面を参照しながら説明す
る。
【００４３】図２は、本発明に係るリングレジスタ制御
型遅延固定ループの第１実施の形態のブロック図であ
る。
型遅延固定ループの第１実施の形態のブロック図であ
る。
【００４４】本発明にかかる遅延固定ループの第１実施
の形態は、内部クロック信号(CLKin)と出力クロック信
号(CLKout)が遅延モデルを通過してフィードバックされ
たフィードバッククロック信号の位相を比較検出する位
相検出器２１０と、位相検出器から出力されるシフトレ
フト(SL)あるいはシフトライト(SR)信号を利用して直接
微細遅延を行うか、この信号をバイパスさせる微細遅延
部２２０と、バイパスされたシフトレフト(SL)あるいは
シフトライト(SR)信号を利用して粗遅延を行う複数の単
位遅延素子がリング型に連結された粗遅延部２３０と、
要求される遅延が発生したかを判断して出力クロック信
号CLKoutを発生させる出力クロック信号発生部２４０、
及び出力クロック信号をtDMだけ遅延させて出力させる
遅延モデル２５０とから構成される。遅延固定がよく行
われば、出力クロック信号CLKoutの位相は、位相検出器
２１０の基準信号(この場合はCLKin)に比べてtDMだけ先
立つことになる。したがって、遅延モデル２５０が有す
る遅延時間tDMをいくらになるように設計するかによっ
て、所望する出力クロック信号CLKoutの位相が得られ
る。これはtDM=０の場合も含む。
の形態は、内部クロック信号(CLKin)と出力クロック信
号(CLKout)が遅延モデルを通過してフィードバックされ
たフィードバッククロック信号の位相を比較検出する位
相検出器２１０と、位相検出器から出力されるシフトレ
フト(SL)あるいはシフトライト(SR)信号を利用して直接
微細遅延を行うか、この信号をバイパスさせる微細遅延
部２２０と、バイパスされたシフトレフト(SL)あるいは
シフトライト(SR)信号を利用して粗遅延を行う複数の単
位遅延素子がリング型に連結された粗遅延部２３０と、
要求される遅延が発生したかを判断して出力クロック信
号CLKoutを発生させる出力クロック信号発生部２４０、
及び出力クロック信号をtDMだけ遅延させて出力させる
遅延モデル２５０とから構成される。遅延固定がよく行
われば、出力クロック信号CLKoutの位相は、位相検出器
２１０の基準信号(この場合はCLKin)に比べてtDMだけ先
立つことになる。したがって、遅延モデル２５０が有す
る遅延時間tDMをいくらになるように設計するかによっ
て、所望する出力クロック信号CLKoutの位相が得られ
る。これはtDM=０の場合も含む。
【００４５】一方、粗遅延部２３０及び出力クロック信
号発生部２４０の一部に対する構成及び動作は、図３
(a)ないし図４で、微細遅延部２２０に対する構成及び
動作は、図５(a)ないし図５(c)で具体的に述べる。そし
て、粗遅延部２３０の単位遅延時間は、微細遅延部２２
０の単位遅延時間より極めて大きくなっている。
号発生部２４０の一部に対する構成及び動作は、図３
(a)ないし図４で、微細遅延部２２０に対する構成及び
動作は、図５(a)ないし図５(c)で具体的に述べる。そし
て、粗遅延部２３０の単位遅延時間は、微細遅延部２２
０の単位遅延時間より極めて大きくなっている。
【００４６】図３(a)は、本発明の第１実施の形態に係
る粗遅延部２３０及び出力クロック信号発生部２４０の
一部に対する詳細構成図である。
る粗遅延部２３０及び出力クロック信号発生部２４０の
一部に対する詳細構成図である。
【００４７】本発明の粗遅延部２３０は、微細遅延部か
らバイパスされたシフトレフト(SL)あるいはシフトライ
ト(SR)信号に応じて複数個の中一つのみを"H"で出力す
るリング型に構成された第２遅延制御機２３１と、第２
遅延制御機の出力信号に応じて選択された段に遅延され
た内部クロック信号CLKin#dを出力することによって、
粗遅延が開始される６段のNAND-NAND単位遅延素子から
構成された逆方向リング型遅延器(２３３)からなる。こ
こで逆方向リング型遅延器２３３は、NAND-NANDから構
成されてHigh-to-High遅延時間やLow-to-Low遅延時間が
条件に関係なしに一致するようになっている対称構造を
有する。したがって、特別な装置がなくても逆方向リン
グ型遅延器２３３を循環するパルスの幅は、全く変わら
ない。また、リング型シフトレジスタからなる第２遅延
制御機は、図３(b)のようなリング構造を有し、選択信
号の循環回数を順方向カウンタ２４１が記録することに
なる。粗遅延部２３０の動作原理は以下の通りである。
らバイパスされたシフトレフト(SL)あるいはシフトライ
ト(SR)信号に応じて複数個の中一つのみを"H"で出力す
るリング型に構成された第２遅延制御機２３１と、第２
遅延制御機の出力信号に応じて選択された段に遅延され
た内部クロック信号CLKin#dを出力することによって、
粗遅延が開始される６段のNAND-NAND単位遅延素子から
構成された逆方向リング型遅延器(２３３)からなる。こ
こで逆方向リング型遅延器２３３は、NAND-NANDから構
成されてHigh-to-High遅延時間やLow-to-Low遅延時間が
条件に関係なしに一致するようになっている対称構造を
有する。したがって、特別な装置がなくても逆方向リン
グ型遅延器２３３を循環するパルスの幅は、全く変わら
ない。また、リング型シフトレジスタからなる第２遅延
制御機は、図３(b)のようなリング構造を有し、選択信
号の循環回数を順方向カウンタ２４１が記録することに
なる。粗遅延部２３０の動作原理は以下の通りである。
【００４８】図３(a)に示すように、逆方向リング型遅
延器には、遅延された内部クロック信号CLKin#dが共通
に連結されており、第２遅延制御機の粗遅延選択ロジッ
クCSL１-CSL６の値に応じて遅延された内部クロック信
号CLKin#dが逆方向リング型遅延器２３３内のどの段に
進入するかが決定される。すなわち、第２遅延制御機２
３１の粗遅延選択ロジックCSL１-CSL６の中一つのみが
「H」状態であって、残りは「L」状態である状況下で、
逆方向リング型遅延器２３３内の各々の段選択用NANDゲ
ートに連結されている遅延された内部クロック信号CLKi
n#dは、第２遅延制御機２３１の粗遅延選択ロジックCSL
が「H」状態であるもののみ位相反転され、残りの粗遅
延選択ロジックCSLは、「L」状態を有することになる。
したがって、遅延された内部クロック信号CLKin#dは、
第２遅延制御機２３１の粗遅延選択ロジックCSLが「H」
状態である場合のみ段選択用NANDゲートを介して位相反
転されて逆方向リング型遅延器２３３に進入した後、循
環することになる。
延器には、遅延された内部クロック信号CLKin#dが共通
に連結されており、第２遅延制御機の粗遅延選択ロジッ
クCSL１-CSL６の値に応じて遅延された内部クロック信
号CLKin#dが逆方向リング型遅延器２３３内のどの段に
進入するかが決定される。すなわち、第２遅延制御機２
３１の粗遅延選択ロジックCSL１-CSL６の中一つのみが
「H」状態であって、残りは「L」状態である状況下で、
逆方向リング型遅延器２３３内の各々の段選択用NANDゲ
ートに連結されている遅延された内部クロック信号CLKi
n#dは、第２遅延制御機２３１の粗遅延選択ロジックCSL
が「H」状態であるもののみ位相反転され、残りの粗遅
延選択ロジックCSLは、「L」状態を有することになる。
したがって、遅延された内部クロック信号CLKin#dは、
第２遅延制御機２３１の粗遅延選択ロジックCSLが「H」
状態である場合のみ段選択用NANDゲートを介して位相反
転されて逆方向リング型遅延器２３３に進入した後、循
環することになる。
【００４９】例えば、第２遅延制御機２３１の粗遅延選
択ロジックの中CSL２のみが「H」状態であるならば、遅
延された内部クロック信号CLKin#dは、逆方向リング型
遅延器２３３内のCD２に進入した後、引き続き循環する
ことになり、カウンタ比較器の出力信号であるイネーブ
ルバー信号enbが「L」状態に転移すれば、出力クロック
信号CLKoutで出力されることになり、この時逆方向カウ
ンタ２４３は、逆方向リング型遅延器２３３内の各段の
出力用NANDゲートの入力信号rstbを「L」状態に転移さ
せて逆方向リング型遅延器をリセットさせる。
択ロジックの中CSL２のみが「H」状態であるならば、遅
延された内部クロック信号CLKin#dは、逆方向リング型
遅延器２３３内のCD２に進入した後、引き続き循環する
ことになり、カウンタ比較器の出力信号であるイネーブ
ルバー信号enbが「L」状態に転移すれば、出力クロック
信号CLKoutで出力されることになり、この時逆方向カウ
ンタ２４３は、逆方向リング型遅延器２３３内の各段の
出力用NANDゲートの入力信号rstbを「L」状態に転移さ
せて逆方向リング型遅延器をリセットさせる。
【００５０】この後、逆方向カウンタ２４３は、カウン
ト比較器２４５の出力信号enbと逆方向リング型遅延器
２３３内の各段の出力用NANDゲートの入力信号rstbを再
び「H」状態に転移させ、次の遅延された内部クロック
信号CLKin#dが進入することになる。ここで、第２遅延
制御機２３１が初期化される場合、第２遅延制御機２３
１の粗遅延選択ロジックの中CSL１のみが「H」状態であ
って、残りは「L」状態を保持する。
ト比較器２４５の出力信号enbと逆方向リング型遅延器
２３３内の各段の出力用NANDゲートの入力信号rstbを再
び「H」状態に転移させ、次の遅延された内部クロック
信号CLKin#dが進入することになる。ここで、第２遅延
制御機２３１が初期化される場合、第２遅延制御機２３
１の粗遅延選択ロジックの中CSL１のみが「H」状態であ
って、残りは「L」状態を保持する。
【００５１】一方、第２遅延制御機２３１の動作によっ
て順方向カウンタが計数を増加させるか減少させること
は図３(b)及び３(c)を参照しながらさらに具体的に説明
する。
て順方向カウンタが計数を増加させるか減少させること
は図３(b)及び３(c)を参照しながらさらに具体的に説明
する。
【００５２】図３(b)は、本発明の第１実施の形態に係
る第２遅延制御機と順方向カウンタの概念図であって、
図３(c)は、本発明の第１実施の形態に係る第２遅延制
御機と順方向カウンタの動作原理である。
る第２遅延制御機と順方向カウンタの概念図であって、
図３(c)は、本発明の第１実施の形態に係る第２遅延制
御機と順方向カウンタの動作原理である。
【００５３】図３(c)のように、第２遅延制御機の粗遅
延選択ロジックCSLの中一つのみ「H」状態に転移し、こ
の「H」状態は、制御信号であるSL#CやSR#Cにより左側
か右側のCSLに移動する。図３(b)に示されているよう
に、第２遅延制御機２３１がリング構造であるので、シ
フトライトSR#C信号が続けて発生すれば、第２遅延制御
機２３１の粗遅延選択ロジックCSLの「H」状態は、時計
回りの反対方向に回転する。反対にシフトレフトSL#C信
号が続けて発生すれば、第２遅延制御機２３１の粗遅延
選択ロジックCSLの「H」状態は時計回り方向に回転す
る。
延選択ロジックCSLの中一つのみ「H」状態に転移し、こ
の「H」状態は、制御信号であるSL#CやSR#Cにより左側
か右側のCSLに移動する。図３(b)に示されているよう
に、第２遅延制御機２３１がリング構造であるので、シ
フトライトSR#C信号が続けて発生すれば、第２遅延制御
機２３１の粗遅延選択ロジックCSLの「H」状態は、時計
回りの反対方向に回転する。反対にシフトレフトSL#C信
号が続けて発生すれば、第２遅延制御機２３１の粗遅延
選択ロジックCSLの「H」状態は時計回り方向に回転す
る。
【００５４】順方向カウンタ２４１は、第２遅延制御機
２３１の粗遅延選択ロジックCSLの「H」状態が循環した
回数を記録することになる。すなわち、シフトライトSR
#C信号が続けて発生して「H」状態が粗遅延選択ロジッ
クCSL６から粗遅延選択ロジックCSL１に移す時ごとに順
方向カウンタ２４１は、カウンタの計数を１ずつ増加さ
せる。反対にシフトレフトSL#C信号が発生して「H」状
態が粗遅延選択ロジックCSL１から粗遅延選択ロジックC
SL６に移す時ごとに順方向カウンタ２４１はカウンタの
計数を１ずつ減少させる。このような方式で順方向カウ
ンタ２４１によって記録された計数は、遅延された内部
クロック信号CLKin#dが逆方向リング型遅延器２３３に
進入した後、何回転をすべきであるかを示す。
２３１の粗遅延選択ロジックCSLの「H」状態が循環した
回数を記録することになる。すなわち、シフトライトSR
#C信号が続けて発生して「H」状態が粗遅延選択ロジッ
クCSL６から粗遅延選択ロジックCSL１に移す時ごとに順
方向カウンタ２４１は、カウンタの計数を１ずつ増加さ
せる。反対にシフトレフトSL#C信号が発生して「H」状
態が粗遅延選択ロジックCSL１から粗遅延選択ロジックC
SL６に移す時ごとに順方向カウンタ２４１はカウンタの
計数を１ずつ減少させる。このような方式で順方向カウ
ンタ２４１によって記録された計数は、遅延された内部
クロック信号CLKin#dが逆方向リング型遅延器２３３に
進入した後、何回転をすべきであるかを示す。
【００５５】そして、逆方向カウンタ２４３は、逆方向
リング型遅延器２３３内のCD１段の出力を観察すること
によって、遅延された内部クロック信号CLKin#dが逆方
向リング型遅延器２３３に進入した後、循環した回数を
計数し、カウント比較器２４５は、逆方向カウンタ２４
３の計数結果と順方向カウンタ２４１の計数結果とを比
較して一致する場合、イネーブルバー信号enbを「L」状
態に転移させて内部クロック信号が外部クロック信号CL
Koutで出力されるようにする２４７。
リング型遅延器２３３内のCD１段の出力を観察すること
によって、遅延された内部クロック信号CLKin#dが逆方
向リング型遅延器２３３に進入した後、循環した回数を
計数し、カウント比較器２４５は、逆方向カウンタ２４
３の計数結果と順方向カウンタ２４１の計数結果とを比
較して一致する場合、イネーブルバー信号enbを「L」状
態に転移させて内部クロック信号が外部クロック信号CL
Koutで出力されるようにする２４７。
【００５６】図４は、本発明の第１実施の形態に係るタ
イミング図であって、現在順方向カウンタ２４１の計数
された値が２であって、第２遅延制御機２３１の粗遅延
選択ロジックCSL１が「H」状態であると仮定した場合で
ある。
イミング図であって、現在順方向カウンタ２４１の計数
された値が２であって、第２遅延制御機２３１の粗遅延
選択ロジックCSL１が「H」状態であると仮定した場合で
ある。
【００５７】上記の仮定は、遅延された内部クロック信
号CLKin#dが逆方向リング型遅延器２３３内のCD１から
始まって逆方向リング型遅延器２３３を２回回転した後
出力すべきであることを意味し、すなわち、遅延された
内部クロック信号CLKin#dが１３段の粗単位遅延素子を
通過したものだけ(=１３τCD)遅延されるべきであるこ
とを意味する。ここでτCDは、粗単位遅延素子１段の遅
延時間であり、図４のτRingは、逆方向リング型遅延器
２３３を一回り回転することに必要な遅延時間である。
したがってこの実施の形態では、逆方向リング型遅延器
２３３が６段の粗単位遅延素子から構成されているの
で、τRing = ６τCDとなる。
号CLKin#dが逆方向リング型遅延器２３３内のCD１から
始まって逆方向リング型遅延器２３３を２回回転した後
出力すべきであることを意味し、すなわち、遅延された
内部クロック信号CLKin#dが１３段の粗単位遅延素子を
通過したものだけ(=１３τCD)遅延されるべきであるこ
とを意味する。ここでτCDは、粗単位遅延素子１段の遅
延時間であり、図４のτRingは、逆方向リング型遅延器
２３３を一回り回転することに必要な遅延時間である。
したがってこの実施の形態では、逆方向リング型遅延器
２３３が６段の粗単位遅延素子から構成されているの
で、τRing = ６τCDとなる。
【００５８】第２遅延制御機２３１の粗遅延選択ロジッ
クCSL１が「H」状態であるので、遅延された内部クロッ
ク信号CLKin#dの「H」パルスは、逆方向リング型遅延器
２３３内のCD１に「L」パルスに転移しながら進入す
る。粗単位遅延時間τCDの時間遅延後、逆方向リング型
遅延器２３３内のCD１を出た後逆方向リング型遅延器２
３３内のCD６に入るが、この時逆方向リング型遅延器２
３３内のCD１の出力outbノードに表われた「L」パルス
が逆方向カウンタ２４３の計数を１に増加させる。
クCSL１が「H」状態であるので、遅延された内部クロッ
ク信号CLKin#dの「H」パルスは、逆方向リング型遅延器
２３３内のCD１に「L」パルスに転移しながら進入す
る。粗単位遅延時間τCDの時間遅延後、逆方向リング型
遅延器２３３内のCD１を出た後逆方向リング型遅延器２
３３内のCD６に入るが、この時逆方向リング型遅延器２
３３内のCD１の出力outbノードに表われた「L」パルス
が逆方向カウンタ２４３の計数を１に増加させる。
【００５９】また、この「L」パルスは、再び逆方向リ
ング型遅延器２３３を時計回り方向に循環するので、１
回転後、逆方向リング型遅延器２３３内のCD１の出力ou
tbノードにまた「L」パルスが逆方向カウンタ２４３の
計数を増加させて循環回数２を記録することになる。こ
のようになれば、逆方向カウンタ２４３の計数と順方向
カウンタ２４１の計数とが一致するので、カウント比較
器２４５は、次に現れる逆方向リング型遅延器２３３内
のCD１の出力outbノードの「L」パルスが出て行くこと
ができるように、適当な時点でイネーブルバー信号enb
を「L」状態に転移させる。したがって、次の「L」パル
スは、出力クロック信号CLKoutで出力されることにな
り、逆方向カウンタ２４３、カウント比較器２４５及び
逆方向リング型遅延器２３３は、全てリセットされた後
同じ過程を繰り返すことになる。
ング型遅延器２３３を時計回り方向に循環するので、１
回転後、逆方向リング型遅延器２３３内のCD１の出力ou
tbノードにまた「L」パルスが逆方向カウンタ２４３の
計数を増加させて循環回数２を記録することになる。こ
のようになれば、逆方向カウンタ２４３の計数と順方向
カウンタ２４１の計数とが一致するので、カウント比較
器２４５は、次に現れる逆方向リング型遅延器２３３内
のCD１の出力outbノードの「L」パルスが出て行くこと
ができるように、適当な時点でイネーブルバー信号enb
を「L」状態に転移させる。したがって、次の「L」パル
スは、出力クロック信号CLKoutで出力されることにな
り、逆方向カウンタ２４３、カウント比較器２４５及び
逆方向リング型遅延器２３３は、全てリセットされた後
同じ過程を繰り返すことになる。
【００６０】出力クロック信号CLKoutは、結局遅延され
た内部クロック信号CLKin#dが逆方向リング型遅延器２
３３内のCD１を経た後、２回のリング循環により作られ
るので、総１３τCDだけ遅延されることが分かる。この
遅延量は、位相検出器２１０の出力信号により第２遅延
制御機２３１の粗遅延選択ロジックCSLの「H」状態が左
右に転移するによって、増えるか減ることになる。
た内部クロック信号CLKin#dが逆方向リング型遅延器２
３３内のCD１を経た後、２回のリング循環により作られ
るので、総１３τCDだけ遅延されることが分かる。この
遅延量は、位相検出器２１０の出力信号により第２遅延
制御機２３１の粗遅延選択ロジックCSLの「H」状態が左
右に転移するによって、増えるか減ることになる。
【００６１】以上で分かるように、必要な時間遅延量が
増えれば、それだけ循環回数のみ増やせば良いので、少
ない段数のリング遅延とカウンタのみでとても長い時間
遅延に対応できるようになって必要な回路面積を減らす
ことができる。
増えれば、それだけ循環回数のみ増やせば良いので、少
ない段数のリング遅延とカウンタのみでとても長い時間
遅延に対応できるようになって必要な回路面積を減らす
ことができる。
【００６２】本発明の遅延固定ループが初期化される時
には、位相検出器２１０の出力信号は、第１遅延制御機
２２３から第２遅延制御機２３１にバイパスされて粗遅
延を行い、粗遅延が完了すれば、この出力信号を利用し
て微細遅延を行うことになる。
には、位相検出器２１０の出力信号は、第１遅延制御機
２２３から第２遅延制御機２３１にバイパスされて粗遅
延を行い、粗遅延が完了すれば、この出力信号を利用し
て微細遅延を行うことになる。
【００６３】図５(a)は、本発明の第１実施の形態に係
る微細遅延部２２０及び粗遅延部２３０の一部に対する
詳細構成図であって、微細遅延器２２１は、３段の微細
単位遅延素子から構成される。また、図５(b)は、本発
明の第１実施の形態に係る第１遅延制御機２２３と第２
遅延制御機２３１の動作原理説明図であって、図５(c)
は、本発明の第１実施の形態に係る微細遅延器における
全体遅延時間の説明図である。
る微細遅延部２２０及び粗遅延部２３０の一部に対する
詳細構成図であって、微細遅延器２２１は、３段の微細
単位遅延素子から構成される。また、図５(b)は、本発
明の第１実施の形態に係る第１遅延制御機２２３と第２
遅延制御機２３１の動作原理説明図であって、図５(c)
は、本発明の第１実施の形態に係る微細遅延器における
全体遅延時間の説明図である。
【００６４】第１遅延制御機２２３の出力である微細遅
延選択ロジックFSL１-３は、キャパシタンス負荷(１C-
３C)を内部クロック信号CLKin電波経路に連結するスイ
ッチを制御する。微細遅延選択ロジックFSL１-３が
「H」状態になれば、スイッチが連結され該当するキャ
パシタンス負荷が加えられただけ内部クロック信号CLKi
n信号は遅延される。三つの微細遅延選択ロジックFSLが
全て「L」状態であるならば、全スイッチが切れてキャ
パシタンス負荷は全く加えられない。この時内部クロッ
ク信号CLKinは、二つのインバータ遅延を経た後、遅延
された内部クロック信号CLKin#dで出力されて粗遅延部
２３０に供給される。すなわち、この場合の全ての遅延
は粗遅延のみによって発生する。
延選択ロジックFSL１-３は、キャパシタンス負荷(１C-
３C)を内部クロック信号CLKin電波経路に連結するスイ
ッチを制御する。微細遅延選択ロジックFSL１-３が
「H」状態になれば、スイッチが連結され該当するキャ
パシタンス負荷が加えられただけ内部クロック信号CLKi
n信号は遅延される。三つの微細遅延選択ロジックFSLが
全て「L」状態であるならば、全スイッチが切れてキャ
パシタンス負荷は全く加えられない。この時内部クロッ
ク信号CLKinは、二つのインバータ遅延を経た後、遅延
された内部クロック信号CLKin#dで出力されて粗遅延部
２３０に供給される。すなわち、この場合の全ての遅延
は粗遅延のみによって発生する。
【００６５】まず、微細遅延選択ロジックFSL１が「H」
状態に転移すれば、キャパシタンス負荷１Cが内部クロ
ック信号CLKinに加えれレルのでそれだけの時間遅延が
発生し、この時間遅延量をτFDという(図５(b)の最上
段)。第２遅延制御機２３１の粗遅延選択ロジックCSL２
が「H」状態とした時、位相検出器２１０によりシフト
ライトが発生すれば、微細遅延選択ロジックFSL１の
「H」状態は、微細遅延選択ロジックFSL２に移す。この
時第２遅延制御機２３１の粗遅延選択ロジックCSLには
変化がない。これによって微細遅延器２２１ではキャパ
シタンス負荷C２が加えられるので追加遅延量は２τFD
となって以前より１τFDが増加したものである(図５(b)
の二番目の段)。
状態に転移すれば、キャパシタンス負荷１Cが内部クロ
ック信号CLKinに加えれレルのでそれだけの時間遅延が
発生し、この時間遅延量をτFDという(図５(b)の最上
段)。第２遅延制御機２３１の粗遅延選択ロジックCSL２
が「H」状態とした時、位相検出器２１０によりシフト
ライトが発生すれば、微細遅延選択ロジックFSL１の
「H」状態は、微細遅延選択ロジックFSL２に移す。この
時第２遅延制御機２３１の粗遅延選択ロジックCSLには
変化がない。これによって微細遅延器２２１ではキャパ
シタンス負荷C２が加えられるので追加遅延量は２τFD
となって以前より１τFDが増加したものである(図５(b)
の二番目の段)。
【００６６】同様に、位相検出器２１０によりシフトラ
イトがもう一度発生すれば、微細遅延選択ロジックFSL
２の「H」状態は、微細遅延選択ロジックFSL３に移され
てキャパシタンス負荷C３により３τFDだけの遅延量が
増加し、この時もやはり以前より１τFDが増加する。一
方第２遅延制御機２３１の粗遅延選択ロジックCSLには
変化がない(図５(b)の三番目の段)。
イトがもう一度発生すれば、微細遅延選択ロジックFSL
２の「H」状態は、微細遅延選択ロジックFSL３に移され
てキャパシタンス負荷C３により３τFDだけの遅延量が
増加し、この時もやはり以前より１τFDが増加する。一
方第２遅延制御機２３１の粗遅延選択ロジックCSLには
変化がない(図５(b)の三番目の段)。
【００６７】位相検出器２１０によりもう一度シフトラ
イトが発生すれば、微細遅延器２２１ではこれ以上転移
する所がないので、微細遅延選択ロジックFSLは、全部
「L」状態に転移しながら第２遅延制御機２３１の粗遅
延選択ロジックCSL２の「H」状態が粗遅延選択ロジック
CSL３に転移する。もちろんこの過程は第１遅延制御機
２２３が位相検出器２１０から入力されるシフトライト
信号SRを第２遅延制御機２３１にバイパスさせることに
よって進行される(図５(b)の四番目の段)。この場合
は、粗単位遅延時間τCDだけが増加したことであるが、
もしτCD=４τFDとなるように設計すれば、微細遅延選
択ロジックFSL３が「H」状態である時に比べて１τFDだ
け遅延量が追加される。こういう方式で微細遅延部２２
０における微細遅延と粗遅延部２３０における粗遅延を
相互関連させれば、１τFDだけずつ追加遅延させること
ができる。
イトが発生すれば、微細遅延器２２１ではこれ以上転移
する所がないので、微細遅延選択ロジックFSLは、全部
「L」状態に転移しながら第２遅延制御機２３１の粗遅
延選択ロジックCSL２の「H」状態が粗遅延選択ロジック
CSL３に転移する。もちろんこの過程は第１遅延制御機
２２３が位相検出器２１０から入力されるシフトライト
信号SRを第２遅延制御機２３１にバイパスさせることに
よって進行される(図５(b)の四番目の段)。この場合
は、粗単位遅延時間τCDだけが増加したことであるが、
もしτCD=４τFDとなるように設計すれば、微細遅延選
択ロジックFSL３が「H」状態である時に比べて１τFDだ
け遅延量が追加される。こういう方式で微細遅延部２２
０における微細遅延と粗遅延部２３０における粗遅延を
相互関連させれば、１τFDだけずつ追加遅延させること
ができる。
【００６８】次に、微細遅延選択ロジックFSLは、全部
「L」状態であり、粗遅延選択ロジックCSL３が「H」状
態で(図５(b)の四番目の段)、もし位相検出器２１０か
らシフトレフト信号SLが入力されれば、微細遅延部２２
０では、時間遅延量を減少させる所がないので、第１遅
延制御機２２３は、粗遅延選択ロジックCSL３の「H」状
態をCSL２に転移させ、微細遅延選択ロジックFSL３を
「H」状態にする。粗単位遅延時間τCD(=４τFD)が一つ
減り、３τFDが足されたので、実際減少した遅延量は、
１τFDである(図５(b)の三番目の段)。もし位相検出器
２１０からもう一度シフトレフト信号SLが入力されれ
ば、粗遅延選択ロジックCSLには変化がなく、微細遅延
選択ロジックのみ「H」状態がFSL３からFSL２に転移さ
れて１τFDだけ遅延量が減ることになる(図５(b)の二番
目の段)。
「L」状態であり、粗遅延選択ロジックCSL３が「H」状
態で(図５(b)の四番目の段)、もし位相検出器２１０か
らシフトレフト信号SLが入力されれば、微細遅延部２２
０では、時間遅延量を減少させる所がないので、第１遅
延制御機２２３は、粗遅延選択ロジックCSL３の「H」状
態をCSL２に転移させ、微細遅延選択ロジックFSL３を
「H」状態にする。粗単位遅延時間τCD(=４τFD)が一つ
減り、３τFDが足されたので、実際減少した遅延量は、
１τFDである(図５(b)の三番目の段)。もし位相検出器
２１０からもう一度シフトレフト信号SLが入力されれ
ば、粗遅延選択ロジックCSLには変化がなく、微細遅延
選択ロジックのみ「H」状態がFSL３からFSL２に転移さ
れて１τFDだけ遅延量が減ることになる(図５(b)の二番
目の段)。
【００６９】以上のように微細遅延部２２０における微
細遅延と粗遅延部２３０における粗遅延を相互関連させ
れば、常に一回に１τFDだけの遅延量を足したり引くこ
とができるようになって、ジッタを１τFD程度に減らす
ことができるようになる。したがって微細単位遅延時間
を減らすほどさらに小さいジッタが得られる。
細遅延と粗遅延部２３０における粗遅延を相互関連させ
れば、常に一回に１τFDだけの遅延量を足したり引くこ
とができるようになって、ジッタを１τFD程度に減らす
ことができるようになる。したがって微細単位遅延時間
を減らすほどさらに小さいジッタが得られる。
【００７０】以下では、図５(c)に示した微細遅延部２
２０における全体遅延時間を説明する。
２０における全体遅延時間を説明する。
【００７１】微細遅延器２２１における全体遅延時間
は、[固定遅延時間(τFIX)+可変遅延時間(τVAR)]とな
る。ここで、固定遅延時間τFIXは、固定された遅延時
間であって、本発明の一実施の形態例では二つのインバ
ータによる遅延時間である。
は、[固定遅延時間(τFIX)+可変遅延時間(τVAR)]とな
る。ここで、固定遅延時間τFIXは、固定された遅延時
間であって、本発明の一実施の形態例では二つのインバ
ータによる遅延時間である。
【００７２】一方、粗単位遅延時間τCDと微細遅延部２
２０における最大微細遅延時間τVA R、maxとの好ましい
関係は、次の数式５と同様である。
２０における最大微細遅延時間τVA R、maxとの好ましい
関係は、次の数式５と同様である。
【００７３】
【数５】
【００７４】また、可変遅延時間τVARは、数式６を満
足する。
足する。
【００７５】
【数６】
【００７６】ここで、mは、微細遅延器の段数０≦m≦N
である場合、
である場合、
【００７７】
【数７】
【００７８】である。
【００７９】もし数式５に満足できないように設計され
た場合、全体ジッタは微細単位遅延時間τFDではなく、
た場合、全体ジッタは微細単位遅延時間τFDではなく、
【００８０】
【数８】
【００８１】により決められる。すなわち、全体ジッタ
は、微細単位遅延時間τFDと
は、微細単位遅延時間τFDと
【００８２】
【数９】
【００８３】の中でより大きい方により決められる。
【００８４】図６は、本発明の第２実施の形態に係るリ
ングレジスタ制御型遅延固定ループブロック図であっ
て、第１実施の形態にスキュー直接感知制御機２６０と
順方向リング型遅延器２３５が付加されたものである。
ングレジスタ制御型遅延固定ループブロック図であっ
て、第１実施の形態にスキュー直接感知制御機２６０と
順方向リング型遅延器２３５が付加されたものである。
【００８５】スキュー直接感知制御機２６０は、シンク
ラナスミラーディレイ技法(synchronous mirror dela
y、以下「SMD」という)により２サイクル内に固定させ
ることが可能である。SMDは、二つのミラーディレイラ
イン(mirror delay line)から構成され、制御するため
のレジスタアレイが必要である。二つのミラーディレイ
ラインの中いずれか一つは順方向ディレイライン(forwa
rd delay line)、他の一つは逆方向ディレイライン(bac
kward delay line)と呼ぶ。レジスタ制御型遅延固定ル
ープは、本来一つのディレイライン(delay line)と制御
のためのシフトレジスタアレイを有しているので順方向
ディレイライン(forward delay line)のみ追加すれば、
SMDのような機能をすることができる。
ラナスミラーディレイ技法(synchronous mirror dela
y、以下「SMD」という)により２サイクル内に固定させ
ることが可能である。SMDは、二つのミラーディレイラ
イン(mirror delay line)から構成され、制御するため
のレジスタアレイが必要である。二つのミラーディレイ
ラインの中いずれか一つは順方向ディレイライン(forwa
rd delay line)、他の一つは逆方向ディレイライン(bac
kward delay line)と呼ぶ。レジスタ制御型遅延固定ル
ープは、本来一つのディレイライン(delay line)と制御
のためのシフトレジスタアレイを有しているので順方向
ディレイライン(forward delay line)のみ追加すれば、
SMDのような機能をすることができる。
【００８６】本発明の第２実施の形態に係るリングレジ
スタ制御型遅延固定ループでは、既に粗遅延を行う逆方
向リング型遅延器２３３とリング構造のシフトレジスタ
からなる第２遅延制御機２３１を備えているので、順方
向リング型遅延器２３５を追加してスキュー直接感知を
可能にする。
スタ制御型遅延固定ループでは、既に粗遅延を行う逆方
向リング型遅延器２３３とリング構造のシフトレジスタ
からなる第２遅延制御機２３１を備えているので、順方
向リング型遅延器２３５を追加してスキュー直接感知を
可能にする。
【００８７】図７(a)は、本発明の第２実施の形態に係
る粗遅延部２３０及び出力クロック発生部２４０の一部
に対する詳細構成図であって、図７(b)は、本発明の第
２実施の形態に係るスキュー直接感知制御機２６０の詳
細構成図であって、図７(c)は、本発明の第２実施の形
態に係る順方向リング型遅延器と順方向カウンタの動作
波形図であって、以下では、スキュー直接感知に対する
動作を説明する。
る粗遅延部２３０及び出力クロック発生部２４０の一部
に対する詳細構成図であって、図７(b)は、本発明の第
２実施の形態に係るスキュー直接感知制御機２６０の詳
細構成図であって、図７(c)は、本発明の第２実施の形
態に係る順方向リング型遅延器と順方向カウンタの動作
波形図であって、以下では、スキュー直接感知に対する
動作を説明する。
【００８８】最初の内部クロック信号CLKinがD F/F２６
１のキャリー(C)に入力される瞬間、ストップバー信号s
topbは「H」信号を出力し、スタートバー信号startb
は、ストップバー信号stopbより遅延モデル２６３での
遅延時間tDMだけ遅延され位相反転２６５されてパルス
発生器「L」パルスで出力される。すなわち、スタート
バー信号startbは、一定時間のみ「L」状態を保持し再
び「H」状態の信号を出力させる。ここで、遅延モデル
２６３における遅延時間tDMは、遅延モデル２５０にお
ける遅延時間tDMと同一である。
１のキャリー(C)に入力される瞬間、ストップバー信号s
topbは「H」信号を出力し、スタートバー信号startb
は、ストップバー信号stopbより遅延モデル２６３での
遅延時間tDMだけ遅延され位相反転２６５されてパルス
発生器「L」パルスで出力される。すなわち、スタート
バー信号startbは、一定時間のみ「L」状態を保持し再
び「H」状態の信号を出力させる。ここで、遅延モデル
２６３における遅延時間tDMは、遅延モデル２５０にお
ける遅延時間tDMと同一である。
【００８９】一方、スタートバー信号startbが順方向リ
ング型遅延器２３５内の順方向粗遅延端FCD１に進入し
て循環することになれば、次の内部クロック信号CLKin
が入力されてストップバー信号stopbが「L」状態に転移
する時までFcnt１bにより順方向カウンタ２４１は、循
環回数を記録することになり、第２遅延制御機２３１に
は順方向リング型遅延器２３５内の何番目の順方向粗遅
延端FCDまで「L」パルスが伝達されたか格納される。こ
のようにすることによって、遅延モデル２６３における
遅延時間tDMが順方向リング型遅延器２３５における[何
回り+いくつの順方向粗遅延段FCD]に該当するか記録さ
れる。図７(c)の例は、順方向リング型遅延器２３５を
２回転したものを示す。
ング型遅延器２３５内の順方向粗遅延端FCD１に進入し
て循環することになれば、次の内部クロック信号CLKin
が入力されてストップバー信号stopbが「L」状態に転移
する時までFcnt１bにより順方向カウンタ２４１は、循
環回数を記録することになり、第２遅延制御機２３１に
は順方向リング型遅延器２３５内の何番目の順方向粗遅
延端FCDまで「L」パルスが伝達されたか格納される。こ
のようにすることによって、遅延モデル２６３における
遅延時間tDMが順方向リング型遅延器２３５における[何
回り+いくつの順方向粗遅延段FCD]に該当するか記録さ
れる。図７(c)の例は、順方向リング型遅延器２３５を
２回転したものを示す。
【００９０】このように、まずtCK-tDMという時間が順
方向リング型遅延器２３５における[何回り+いくつの順
方向順方向粗遅延段FCD]に該当しているかが分かれば、
逆方向リング型遅延器２３３を介してそれだけの粗遅延
を行い、以後粗遅延と微細遅延とを相互関連付けて行う
ことになる。逆方向リング型遅延器における粗遅延と微
細遅延部における微細遅延とは、第１実施の形態での動
作と同一であるのでここでは説明を省略することにす
る。
方向リング型遅延器２３５における[何回り+いくつの順
方向順方向粗遅延段FCD]に該当しているかが分かれば、
逆方向リング型遅延器２３３を介してそれだけの粗遅延
を行い、以後粗遅延と微細遅延とを相互関連付けて行う
ことになる。逆方向リング型遅延器における粗遅延と微
細遅延部における微細遅延とは、第１実施の形態での動
作と同一であるのでここでは説明を省略することにす
る。
【００９１】大慨順方向リング型遅延器による粗遅延は
始めに一回行われ、これ以上行われないし、逆方向リン
グ型遅延器における粗遅延と微細遅延部における微細遅
延との相互関係による固定が行われるが、一回以上行わ
れても問題にはならない。
始めに一回行われ、これ以上行われないし、逆方向リン
グ型遅延器における粗遅延と微細遅延部における微細遅
延との相互関係による固定が行われるが、一回以上行わ
れても問題にはならない。
【００９２】図８は、本発明の第２実施の形態に係る全
体動作シミュレーション波形の一例示図である。
体動作シミュレーション波形の一例示図である。
【００９３】順方向リング型遅延器などを利用してスキ
ュー直接感知を行い、以後逆方向リング型遅延器などを
利用して粗遅延による固定を行い、最後に微細遅延部を
介した微細遅延による固定を行うことを示す。
ュー直接感知を行い、以後逆方向リング型遅延器などを
利用して粗遅延による固定を行い、最後に微細遅延部を
介した微細遅延による固定を行うことを示す。
【００９４】図９は、本発明の第２実施の形態に係る遅
延固定時間とジッタを示すシミュレーション結果波形図
である。
延固定時間とジッタを示すシミュレーション結果波形図
である。
【００９５】二つの周波数に対する遅延固定時間が１５
サイクル程度としかならないことが分かる。微細単位遅
延時間τFDが小さくなれば、全体遅延固定時間はもう少
し所要されるが、粗遅延による遅延固定時間は変化しな
い。また、このシミュレーションの場合、全体ジッタは
５０psec程度である。
サイクル程度としかならないことが分かる。微細単位遅
延時間τFDが小さくなれば、全体遅延固定時間はもう少
し所要されるが、粗遅延による遅延固定時間は変化しな
い。また、このシミュレーションの場合、全体ジッタは
５０psec程度である。
【００９６】図１０は、本発明の第３実施の形態に係る
リングレジスタ制御型遅延固定ループブロック図であ
る。
リングレジスタ制御型遅延固定ループブロック図であ
る。
【００９７】第３実施の形態は、第２実施の形態の構成
と同一であるが、位相検出器２１０に入力される信号と
して内部クロック信号CLKinを使用せず、外部クロック
信号(External CLK)を使用するという点が相異なる。こ
のようにする場合、遅延モデル２５０にバッファである
クロックレシーバー(CLK Receiver)に対する遅延を考慮
しなくても良いので、温度/工程/電圧変化に対してさら
に正確に動作できる。
と同一であるが、位相検出器２１０に入力される信号と
して内部クロック信号CLKinを使用せず、外部クロック
信号(External CLK)を使用するという点が相異なる。こ
のようにする場合、遅延モデル２５０にバッファである
クロックレシーバー(CLK Receiver)に対する遅延を考慮
しなくても良いので、温度/工程/電圧変化に対してさら
に正確に動作できる。
【００９８】図１１は、本発明の第４実施の形態に係る
リングレジスタ制御型遅延固定ループブロック図であ
る。
リングレジスタ制御型遅延固定ループブロック図であ
る。
【００９９】第４実施の形態は、第２実施の形態の構成
と大部分同一であるが、微細遅延部の位置が移されたこ
とと外部クロック信号External CLKを位相検出器の入力
信号に使用するという点が異なり、同じ原理として動作
することが可能である。
と大部分同一であるが、微細遅延部の位置が移されたこ
とと外部クロック信号External CLKを位相検出器の入力
信号に使用するという点が異なり、同じ原理として動作
することが可能である。
【０１００】図１２は、本発明の第５実施の形態に係る
リングレジスタ制御型遅延固定ループブロック図であ
る。
リングレジスタ制御型遅延固定ループブロック図であ
る。
【０１０１】第５実施の形態は、第４実施の形態の構成
と大部分同一であるが、内部クロック信号CLKinを位相
検出器の入力信号に使用するという点が異なり、動作原
理は同一である。
と大部分同一であるが、内部クロック信号CLKinを位相
検出器の入力信号に使用するという点が異なり、動作原
理は同一である。
【０１０２】図１３(a)は、本発明に係るリングレジス
タ制御型遅延固定ループにおける微細遅延器の他の実施
の形態構成図であって、図１３(b)は、図１３(a)の微細
遅延器内の位相混合器入出力信号のタイミング図であ
る。
タ制御型遅延固定ループにおける微細遅延器の他の実施
の形態構成図であって、図１３(b)は、図１３(a)の微細
遅延器内の位相混合器入出力信号のタイミング図であ
る。
【０１０３】微細遅延器１２２１内の位相混合器は、位
相が異なる二つの入力信号(in１は、内部クロック信号C
LKin、in２は、内部クロック信号CLKinより粗単位遅延
時間τCDだけ遅延された信号)を受けて二つの入力信号
の位相差内に入いる信号を出力する装置である。図１３
(a)のように、論理素子を適切に使用して二つの入力信
号が粗単位遅延時間τCDだけ位相差を有するようにする
場合、位相混合器の出力は、図１３(b)と同様である。
出力信号は、制御信号によって粗単位遅延時間τCDをN
等分した位相を有し得るし、常にτVAR、max=τCD関係が
成り立つので本発明が必要とする微細遅延器に非常に好
適である。
相が異なる二つの入力信号(in１は、内部クロック信号C
LKin、in２は、内部クロック信号CLKinより粗単位遅延
時間τCDだけ遅延された信号)を受けて二つの入力信号
の位相差内に入いる信号を出力する装置である。図１３
(a)のように、論理素子を適切に使用して二つの入力信
号が粗単位遅延時間τCDだけ位相差を有するようにする
場合、位相混合器の出力は、図１３(b)と同様である。
出力信号は、制御信号によって粗単位遅延時間τCDをN
等分した位相を有し得るし、常にτVAR、max=τCD関係が
成り立つので本発明が必要とする微細遅延器に非常に好
適である。
【０１０４】本発明の技術思想は、上記好ましい実施の
形態によって具体的に記述されたが、上記した実施の形
態はその説明のためのものであって、その制限のための
ものでないことに留意されるべきである。また、本発明
の技術分野の通常の専門家であるならば、本発明の技術
思想の範囲内で種々の実施の形態が可能であることを理
解されるべきである。
形態によって具体的に記述されたが、上記した実施の形
態はその説明のためのものであって、その制限のための
ものでないことに留意されるべきである。また、本発明
の技術分野の通常の専門家であるならば、本発明の技術
思想の範囲内で種々の実施の形態が可能であることを理
解されるべきである。
【０１０５】
【発明の効果】上述のようになされる本発明によると、
簡単かつ小さい面積、低い消耗電力、優れたジッタ特
性、そして速い遅延固定時間を有する遅延固定ループを
提供することができる。
簡単かつ小さい面積、低い消耗電力、優れたジッタ特
性、そして速い遅延固定時間を有する遅延固定ループを
提供することができる。
【図１】 従来の技術に係るDDR SDRAMのレジスタ制御
型DLLのブロック図である。
型DLLのブロック図である。
【図２】 本発明に係るリングレジスタ制御型遅延固定
ループの第１実施の形態ブロック図である。
ループの第１実施の形態ブロック図である。
【図３(a)】 本発明の第１実施の形態に係る粗遅延部
及び出力クロック信号発生部の一部に対する詳細構成図
である。
及び出力クロック信号発生部の一部に対する詳細構成図
である。
【図３(b)】 本発明の第１実施の形態に係る第２遅延
制御機と順方向カウンタの概念図である。
制御機と順方向カウンタの概念図である。
【図３(c)】 本発明の第１実施の形態に係る第２遅延
制御機と順方向カウンタの動作原理説明図である。
制御機と順方向カウンタの動作原理説明図である。
【図４】 本発明の第１実施の形態に係るタイミング図
である。
である。
【図５(a)】 本発明の第１実施の形態に係る微細遅延
部及び粗遅延部の一部に対する詳細構成図である。
部及び粗遅延部の一部に対する詳細構成図である。
【図５(b)】 本発明の第１実施の形態に係る第１遅延
制御機と第２遅延制御機の動作原理説明図である。
制御機と第２遅延制御機の動作原理説明図である。
【図５(c)】 本発明の第１実施の形態に係る微細遅延
器における全体遅延時間説明図である。
器における全体遅延時間説明図である。
【図６】 本発明に係るリングレジスタ制御型遅延固定
ループの第２実施の形態ブロック図である。
ループの第２実施の形態ブロック図である。
【図７(a)】 本発明の第２実施の形態に係る粗遅延部
及び出力クロック発生部の一部に対する詳細構成図であ
る。
及び出力クロック発生部の一部に対する詳細構成図であ
る。
【図７(b)】 本発明の第２実施の形態に係るスキュー
直接感知制御機の詳細構成図である。
直接感知制御機の詳細構成図である。
【図７(c)】 本発明の第２実施の形態に係る順方向リ
ング型遅延器と順方向カウンタの動作波形図である。
ング型遅延器と順方向カウンタの動作波形図である。
【図８】 本発明の第２実施の形態に係る全体動作シミ
ュレーション波形の一例示図である。
ュレーション波形の一例示図である。
【図９】 本発明の第２実施の形態に係る遅延固定時間
とジッタを示すシミュレーション結果波形図である。
とジッタを示すシミュレーション結果波形図である。
【図１０】 本発明の第３実施の形態に係るリングレジ
スタ制御型遅延固定ループブロック図である。
スタ制御型遅延固定ループブロック図である。
【図１１】 本発明の第４実施の形態に係るリングレジ
スタ制御型遅延固定ループブロック図である。
スタ制御型遅延固定ループブロック図である。
【図１２】 本発明の第５実施の形態に係るリングレジ
スタ制御型遅延固定ループブロック図である。
スタ制御型遅延固定ループブロック図である。
【図１３(a)】 本発明に係るリングレジスタ制御型遅
延固定ループにおける微細遅延器の他の実施の形態構成
図である。
延固定ループにおける微細遅延器の他の実施の形態構成
図である。
【図１３(b)】 図１３(a)の微細遅延器内の位相混合器
入出力信号のタイミング図である。
入出力信号のタイミング図である。
２１０...位相検出器、２２０...微細遅延部、２２１、
１２２１...微細遅延器、２２３...第１遅延制御機、２
３０...粗遅延部、２３１...第２遅延制御機、２３
３...逆方向リング型遅延器、２３５...順方向リング型
遅延器、２４０...出力クロック信号発生部、２４１...
順方向カウンタ、２４３...逆方向カウンタ、２４５...
カウント比較器、２５０...遅延モデル、２６０...スキ
ュー直接感知制御部、２６１...Dフリップフロップ、２
６３...遅延モデル、２６５...インバータ、２６７...
パルス発生器
１２２１...微細遅延器、２２３...第１遅延制御機、２
３０...粗遅延部、２３１...第２遅延制御機、２３
３...逆方向リング型遅延器、２３５...順方向リング型
遅延器、２４０...出力クロック信号発生部、２４１...
順方向カウンタ、２４３...逆方向カウンタ、２４５...
カウント比較器、２５０...遅延モデル、２６０...スキ
ュー直接感知制御部、２６１...Dフリップフロップ、２
６３...遅延モデル、２６５...インバータ、２６７...
パルス発生器
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B079 BC03 CC02 CC14 DD06 DD08
DD20
5J001 BB00 BB10 BB12 BB14 BB21
BB23 BB24 CC00 DD04
5J106 AA04 CC21 CC59 DD24 GG10
HH02 KK38 KK39
5M024 AA20 AA27 AA40 AA56 AA70
BB27 BB30 BB40 DD83 GG01
GG02 HH11 JJ03 JJ34 JJ38
PP01 PP02 PP07 PP10
Claims (28)
- 【請求項１】 内部クロック信号と出力クロック信号と
の位相を比較し、前記信号を同期させるための制御信号
を発生する位相検出手段と、 前記位相検出手段から出力される制御信号を利用して前
記内部クロック信号に対する微細遅延を行ったり前記制
御信号をバイパスさせる微細遅延手段と、 前記バイパスされた制御信号を利用して前記微細遅延手
段から出力される遅延された内部クロック信号に対する
粗(coarse)遅延を行うように複数の粗単位遅延素子がリ
ング型に連結された粗遅延手段と、 前記粗遅延手段における粗遅延が要求されるだけ発生し
た場合、前記出力クロック信号を発生させる出力クロッ
ク信号発生手段と、 前記出力クロック信号を所定時間遅延させて出力させる
遅延モデルとを含むことを特徴とするリングレジスタ制
御型遅延固定ループ。 - 【請求項２】 前記微細遅延手段は、 最低キャパシタンスを有するキャパシタによる遅延時間
に略線形比例する複数個のキャパシタの中一つを前記内
部クロック信号線に選択的に接続して微細遅延を行う微
細遅延部と、 前記位相検出手段から出力される制御信号を利用して前
記微細遅延部内の各々のキャパシタと直列に連結された
スイッチの接続を制御したり前記制御信号をバイパスさ
せる第１遅延制御部とを含むことを特徴とする請求項１
に記載のリングレジスタ制御型遅延固定ループ。 - 【請求項３】 前記粗遅延手段は、 同一特性の粗単位遅延素子の複数個を使用して前記微細
遅延部から出力される前記遅延された内部クロック信号
を粗遅延させる逆方向リング型遅延部と、 前記第１遅延制御部からバイパスされた制御信号を利用
して前記遅延された内部クロック信号に対して粗遅延を
行うように前記逆方向リング型遅延部を制御する第２遅
延制御部とを含むことを特徴とする請求項２に記載のリ
ングレジスタ制御型遅延固定ループ。 - 【請求項４】 前記逆方向リング型遅延部は、複数個の
段から構成され、 前記各段は、 前記第２遅延制御部から出力される信号と前記微細遅延
部から出力される信号とを入力とする第１NANDゲート
と、 前記第１NANDゲートの出力信号、前段から出力される出
力信号及び前記逆方向リング型遅延部をリセットさせる
ために用いられるリセットバー信号を入力として前記遅
延された内部クロック信号を遅延させる直列連結された
第２及び第３NANDゲートとを含むことを特徴とする請求
項２に記載のリングレジスタ制御型遅延固定ループ。 - 【請求項５】 前記微細遅延手段における遅延時間と前
記粗遅延手段における遅延時間との関係は次の数式１ 【数１】 −ここで、τCDは前記粗遅延手段における粗単位遅延時
間、τVAR,maxは、前記微細遅延手段における最大微細
遅延時間、そしてτFDは、前記微細遅延手段における微
細単位遅延時間である− を満足させることを特徴とする請求項３または４に記載
のリングレジスタ制御型遅延固定ループ。 - 【請求項６】 前記出力クロック信号発生手段は、 前記逆方向リング型遅延部内の所定の粗単位遅延素子の
出力端に接続されて第１論理状態を検出及び計数する逆
方向カウンタと、 前記第２遅延制御部内の所定の粗遅延選択ロジックの出
力端に接続されて第１論理状態を検出及び計数する順方
向カウンタと、 前記逆方向カウンタに計数された値と前記順方向カウン
タに計数された値とが一致する場合、前記逆方向リング
型遅延部を通過した前記遅延された内部クロック信号を
出力させる内部クロック信号出力部とを含むことを特徴
とする請求項３または４に記載のリングレジスタ制御型
遅延固定ループ。 - 【請求項７】 内部クロック信号を入力されて各々前記
内部クロック信号に同期された内部クロック同期信号と
遅延モデルにおける遅延時間だけ遅延されたパルス(遅
延パルス)を出力するスキュー直接感知制御手段と、 前記内部クロック信号と出力クロック信号との位相を比
較し、前記信号を同期させるための制御信号を発生させ
る位相検出手段と、 前記位相検出手段から出力される制御信号を利用して前
記内部クロック信号に対する微細遅延を行ったり前記制
御信号をバイパスさせる微細遅延手段と、 前記スキュー直接感知制御手段から出力された前記内部
クロック同期信号及び前記遅延パルスと前記微細遅延手
段からバイパスされた前記制御信号を利用して前記微細
遅延手段から出力される遅延された内部クロック信号に
対する粗遅延を行うように複数の単位遅延素子がリング
型に連結された粗遅延手段と、 前記粗遅延手段における粗遅延が要求されるだけ発生し
た場合、前記出力クロック信号を発生させる出力クロッ
ク信号発生手段と、 前記出力クロック信号を所定時間遅延させて出力させる
遅延モデルとを含むことを特徴とするリングレジスタ制
御型遅延固定ループ。 - 【請求項８】 内部クロック信号を入力されて各々前記
内部クロック信号に同期された内部クロック同期信号と
遅延モデルにおける遅延時間だけ遅延されたパルス(遅
延パルス)を出力するスキュー直接感知制御手段と、 外部クロック信号と出力クロック信号との位相を比較し
て、前記信号を同期させるための制御信号を発生させる
位相検出手段と、 前記位相検出手段から出力される制御信号を利用して前
記内部クロック信号に対する微細遅延を行ったり前記制
御信号をバイパスさせる微細遅延手段と、 前記スキュー直接感知制御手段から出力された前記内部
クロック同期信号及び前記遅延パルスと前記微細遅延手
段からバイパスされた前記制御信号を利用して前記微細
遅延手段から出力される遅延された内部クロック信号に
対する粗遅延を行うように複数の単位遅延素子がリング
型に連結された粗遅延手段と、 前記粗遅延手段における粗遅延が要求されるだけ発生し
た場合、前記出力クロック信号を発生させる出力クロッ
ク信号発生手段と、 前記出力クロック信号を所定時間遅延させて出力させる
遅延モデルとを含むことを特徴とするリングレジスタ制
御型遅延固定ループ。 - 【請求項９】 前記微細遅延手段は、 最低キャパシタンスを有するキャパシタによる遅延時間
に略線形比例する複数個のキャパシタの中一つを前記内
部クロック信号線に選択的に接続して微細遅延を行う微
細遅延部と、 前記位相検出手段から出力される制御信号を利用して前
記微細遅延部内の各々のキャパシタと直列に連結された
スイッチの接続を制御したり前記制御信号をバイパスさ
せる第１遅延制御部とを含むことを特徴とする請求項７
または８に記載のリングレジスタ制御型遅延固定ルー
プ。 - 【請求項１０】 前記粗遅延手段は、 同一特性の粗単位遅延素子の複数個をリング型に接続し
て前記スキュー直接感知制御手段から入力される前記内
部クロック同期信号を前記遅延モデルにおける遅延時間
だけ粗遅延させる順方向リング型遅延部と、 同一特性の粗単位遅延素子の複数個を使用して前記微細
遅延部から出力される前記遅延された内部クロック信号
を粗遅延させる逆方向リング型遅延部と、 前記第１遅延制御部からバイパスされた制御信号を利用
して前記遅延された内部クロック信号に対して粗遅延を
行うように前記逆方向リング型遅延部を制御し、前記順
方向リング型遅延部内の遅延パルスが何番目の順方向粗
遅延段にあるかを格納する第２遅延制御部とを含むこと
を特徴とする請求項９に記載のリングレジスタ制御型遅
延固定ループ。 - 【請求項１１】 前記逆方向リング型遅延部は、複数個
の段から構成され、前記各段は、 前記第２遅延制御部から出力される信号と前記微細遅延
部から出力される信号とを入力とする第１NANDゲート
と、 前記第１NANDゲートの出力信号、前段から出力される出
力信号及び前記逆方向リング型遅延部をリセットさせる
ために用いられるリセットバー信号を入力として、前記
遅延された内部クロック信号を遅延させる直列連結され
た第２及び第３NANDゲートとを含むことを特徴とする請
求項１０に記載のリングレジスタ制御型遅延固定ルー
プ。 - 【請求項１２】 前記順方向リング型遅延部は、複数個
の段から構成され、前記各段は、 前記スキュー直接感知制御手段から出力される前記遅延
パルス及び前段の出力信号を入力とする第１NANDゲート
と、 前記第１NANDゲートの出力信号及び前記スキュー直接感
知制御手段から出力される前記内部クロック同期信号を
入力とする第２NANDゲートとを含むことを特徴とする請
求項１０に記載のリングレジスタ制御型遅延固定ルー
プ。 - 【請求項１３】 前記微細遅延手段における遅延時間と
前記粗遅延手段における遅延時間との関係は、次の数式
２ 【数２】 −ここで、τCDは、前記粗遅延手段における粗単位遅延
時間、τVAR,maxは、前記微細遅延手段における最大微
細遅延時間、そしてτFDは、前記微細遅延手段における
微細単位遅延時間である− を満足させることを特徴とする請求項１０ないし１２の
いずれかに記載のリングレジスタ制御型遅延固定ルー
プ。 - 【請求項１４】 前記出力クロック信号発生手段は、前
記逆方向リング型遅延部内の所定粗単位遅延素子の出力
端に接続されて第１論理状態を検出及び計数する逆方向
カウンタと、 前記第２遅延制御部内の所定粗遅延選択ロジックの出力
端に接続されて第１論理状態と、前記順方向リング型遅
延部内の所定粗単位遅延素子の出力端に接続されて第１
論理状態を検出及び計数する順方向カウンタと、 前記逆方向カウンタに計数された値と前記順方向カウン
タに計数された値とが一致する場合、前記逆方向リング
型遅延部を通過した前記遅延された内部クロック信号を
出力させる内部クロック信号出力部とを含むことを特徴
とする請求項１３に記載のリングレジスタ制御型遅延固
定ループ。 - 【請求項１５】 前記微細遅延手段は、 最低キャパシタンスを有するキャパシタによる遅延時間
に略線形比例する複数個のキャパシタの中一つを前記内
部クロック信号線に選択的に接続して微細遅延を行う微
細遅延部と、 前記位相検出手段から出力される制御信号を利用して前
記微細遅延部内の各々のキャパシタと直列に連結された
スイッチの接続を制御したり前記制御信号をバイパスさ
せる第１遅延制御部とを含むことを特徴とする請求項１
４に記載のリングレジスタ制御型遅延固定ループ。 - 【請求項１６】 内部クロック信号を入力されて前記内
部クロック信号に同期された信号と遅延モデルでの遅延
時間だけ遅延されたパルス(遅延パルス)を出力するスキ
ュー直接感知制御手段と、 外部クロック信号と出力クロック信号との位相を比較
し、前記信号を同期させるための制御信号を発生させる
位相検出手段と、 前記スキュー直接感知制御手段から出力された信号及び
パルスと微細遅延手段からバイパスされた制御信号を利
用して粗遅延を行うように複数の単位遅延素子がリング
型に連結された粗遅延手段と、前記粗遅延手段における
粗遅延が要求されるだけ発生した場合、前記出力クロッ
ク信号を発生させる出力クロック信号発生手段と、 前記位相検出手段から出力される制御信号を利用して前
記出力クロック信号に対する微細遅延を行ったり前記制
御信号をバイパスさせる微細遅延手段と、 前記出力クロック信号を所定時間遅延させて出力させる
遅延モデルとを含むことを特徴とするリングレジスタ制
御型遅延固定ループ。 - 【請求項１７】 内部クロック信号を入力されて前記内
部クロック信号に同期された信号と遅延モデルにおける
遅延時間だけ遅延されたパルス(遅延パルス)を出力する
スキュー直接感知制御手段と、 前記内部クロック信号と出力クロック信号との位相を比
較し、前記信号を同期させるための制御信号を発生させ
る位相検出手段と、 前記スキュー直接感知制御手段から出力された信号及び
パルスと微細遅延手段からバイパスされた制御信号を利
用して粗遅延を行うように複数の単位遅延素子がリング
型に連結された粗遅延手段と、 前記粗遅延手段における粗遅延が要求されるだけ発生し
た場合、前記出力クロック信号を発生させる出力クロッ
ク信号発生手段と、 前記位相検出手段から出力される制御信号を利用して前
記出力クロック信号に対する微細遅延を行ったり前記制
御信号をバイパスさせる微細遅延手段と、 前記出力クロック信号を所定時間遅延させて出力させる
遅延モデルとを含むことを特徴とするリングレジスタ制
御型遅延固定ループ。 - 【請求項１８】 前記微細遅延手段は、 最低キャパシタンスを有するキャパシタによる遅延時間
に略線形比例する複数個のキャパシタの中一つを前記内
部クロック信号線に選択的に接続して微細遅延を行う微
細遅延部と、 前記位相検出手段から出力される制御信号を利用して前
記微細遅延部内の各々のキャパシタと直列に連結された
スイッチの接続を制御したり前記制御信号をバイパスさ
せる第１遅延制御部とを含むことを特徴とする請求項１
６または１７に記載のリングレジスタ制御型遅延固定ル
ープ。 - 【請求項１９】 前記粗遅延手段は、 同一特性の粗単位遅延素子の複数個をリング型に接続し
て前記スキュー直接感知制御手段から入力される前記内
部クロック同期信号を前記遅延モデルにおける遅延時間
だけ粗遅延させる順方向リング型遅延部と、 同一特性の粗単位遅延素子の複数個を使用して前記内部
クロック信号を粗遅延させる逆方向リング型遅延部と、 前記第１遅延制御部からバイパスされた制御信号を利用
して前記内部クロック信号に対して粗遅延を行うように
前記逆方向リング型遅延部を制御し、前記順方向リング
型遅延部内の遅延パルスが何番目の順方向粗遅延段にあ
るかを格納する第２遅延制御部とを含むことを特徴とす
る請求項１８に記載のリングレジスタ制御型遅延固定ル
ープ。 - 【請求項２０】 前記逆方向リング型遅延部は、複数個
の段から構成され、前記各段は、 前記第２遅延制御部から出力される信号と前記内部クロ
ック信号とを入力とする第１NANDゲートと、 前記第１NANDゲートの出力信号、前段から出力される出
力信号及び前記逆方向リング型遅延部をリセットさせる
ために用いられるリセットバー信号を入力として、前記
内部クロック信号を遅延させる直列連結された第２及び
第３NANDゲートとを含むことを特徴とする請求項１９に
記載のリングレジスタ制御型遅延固定ループ。 - 【請求項２１】 前記順方向リング型遅延部は、複数個
の段から構成され、前記各段は、 前記スキュー直接感知制御手段から出力される前記遅延
パルス及び前段の出力信号を入力とする第１NANDゲート
と、 前記第１NANDゲートの出力信号及び前記スキュー直接感
知制御手段から出力される前記内部クロック同期信号を
入力とする第２NANDゲートとを含むことを特徴とする請
求項２０に記載のリングレジスタ制御型遅延固定ルー
プ。 - 【請求項２２】 前記微細遅延手段における遅延時間と
前記粗遅延手段における遅延時間との関係は、次の数式
３ 【数３】 −ここで、τCDは、前記粗遅延手段における粗単位遅延
時間、τVAR,maxは、前記微細遅延手段における最大微
細遅延時間、そしてτFDは、前記微細遅延手段における
微細単位遅延時間である− を満足させることを特徴とする請求項１９ないし２１の
いずれかに記載のリングレジスタ制御型遅延固定ルー
プ。 - 【請求項２３】 前記出力クロック信号発生手段は、前
記逆方向リング型遅延部内の所定粗単位遅延素子の出力
端に接続されて第１論理状態を検出及び計数する逆方向
カウンタと、 前記第２遅延制御部内の所定粗遅延選択ロジックの出力
端に接続されて第１論理状態と、前記順方向リング型遅
延部内の所定粗単位遅延素子の出力端に接続されて第１
論理状態を検出及び計数する順方向カウンタと、 前記逆方向カウンタに計数された値と前記順方向カウン
タに計数された値とが一致する場合、前記逆方向リング
型遅延部を通過した前記内部クロック信号を出力させる
内部クロック信号出力部とを含むことを特徴とする請求
項２２に記載のリングレジスタ制御型遅延固定ループ。 - 【請求項２４】 前記微細遅延手段は、 前記微細遅延手段に入力される信号と同期される信号及
び前記微細遅延手段に入力される信号を粗単位遅延時間
だけ遅延させた信号を入力として、前記粗単位遅延時間
を複数個の微細単位遅延時間に分割する位相混合器を有
する微細遅延部と、 前記位相検出手段の制御信号に応じて前記位相混合器に
分割された前記複数個の微細単位遅延時間の中必要な遅
延時間を選択する第１遅延制御部とを含むことを特徴と
する請求項１、７、８、１６及び１７のいずれかに記載
のリングレジスタ制御型遅延固定ループ。 - 【請求項２５】 前記微細遅延部は、 前記微細遅延手段に入力される信号を粗単位遅延時間だ
け遅延させるために前記粗遅延手段で用いられる粗単位
遅延素子と同じ特性を有する直列連結された複数の粗単
位遅延素子を使用することを特徴とする請求項２４に記
載のリングレジスタ制御型遅延固定ループ。 - 【請求項２６】 前記遅延モデルにおける出力クロック
信号を遅延させるための所定時間は、０より大きいか同
じであることを特徴とする請求項１、７、８、１６及び
１７に記載のリングレジスタ制御型遅延固定ループ。 - 【請求項２７】 複数の粗単位遅延素子から構成された
リング型の逆方向リング型遅延部により内部クロック信
号に対して粗遅延を行うステップと、 最大微細遅延時間が粗単位遅延時間より小さいか同じ範
囲内で微細遅延を行うステップとを含むことを特徴とす
るリングレジスタ制御型遅延固定ループ制御方法。 - 【請求項２８】 複数の粗単位遅延素子から構成された
リング型の順方向リング型遅延部により遅延モデルにお
ける遅延時間を認識するステップと、 前記認識された遅延モデルにおける遅延時間だけ複数の
粗単位遅延素子から構成されたリング型の逆方向リング
型遅延部により内部クロック信号に対して粗遅延を行う
ステップと、 最大微細遅延時間が粗単位遅延時間より小さいか同じ範
囲内で微細遅延を行うステップとを含むことを特徴とす
るリングレジスタ制御型遅延固定ループ制御方法。
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