JP2000224029A - 遅延同期ル―プ及びこれに対する制御方法 - Google Patents

遅延同期ル―プ及びこれに対する制御方法

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JP2000224029A
JP2000224029A JP2000016195A JP2000016195A JP2000224029A JP 2000224029 A JP2000224029 A JP 2000224029A JP 2000016195 A JP2000016195 A JP 2000016195A JP 2000016195 A JP2000016195 A JP 2000016195A JP 2000224029 A JP2000224029 A JP 2000224029A
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signal
transition
delay
phase comparison
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Koichi In
洪一 尹
Shoshoku Yu
昌植 兪
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Samsung Electronics Co Ltd
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    • H03L2207/14—Preventing false-lock or pseudo-lock of the PLL

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 回路が簡単でロッキング時間が短く不正確な
状態でロックされることを防止できるアナログ遅延同期
ループ及びこれに対する制御方法を提供する。 【解決手段】 遅延ラインは直列に連結される複数個の
単位遅延器を含む。位相検出器は、前記単位遅延器のう
ち中間に位置する単位遅延器から出力される中間クロッ
ク信号の立上りエッジ後に前記遅延ラインの入力クロッ
ク信号の立上りエッジが前記遅延ラインの出力クロック
信号の立上りエッジより先の時は第１出力信号を活性化
させ、前記中間クロック信号の立上りエッジ後に前記出
力クロック信号の立上りエッジが前記入力クロック信号
の立上りエッジより先の時は第２出力信号を活性化させ
る。電荷ポンプ回路は、前記第１位相比較信号に応答し
て前記単位遅延器の遅延時間を縮め、前記第２位相比較
信号に応答して前記単位遅延器の遅延時間を延ばす。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置の遅延同期ループ(DLL、De
lay Locked Loop)に関する。
【０００２】
【従来の技術】外部クロック信号に同期されて動作する
半導体メモリ装置では、内部クロック信号が外部クロッ
ク信号に比べて一定時間遅延される場合、半導体メモリ
装置の高周波数動作性能が低下する。特に外部クロック
信号の印加後データが出力される時間、即ち、出力デー
タアクセス時間tACが長くなる。従って半導体メモリ装
置の高周波数動作性能の低下を防止するために内部クロ
ック信号の位相を外部クロック信号の位相に正確に同期
させる回路が要求され、一般的に遅延同期ループが使わ
れる。また遅延同期ループは、クロックリカバリシステ
ムと高速シリアルリンクに広く使われる。
【０００３】一方アナログ遅延同期ループ、デジタル遅
延同期ループ及びハイブリッド遅延同期ループ中何れか
一つが使われることができる。特に前記アナログ遅延同
期ループは優れたジッタ特性を有する反面、内部クロッ
ク信号が基準クロック信号、例えば外部クロック信号に
対して一周期以上遅延される不正確な状態でロックされ
うる根本的な問題点を有している。前記不正確なロッキ
ングはジッタ累積だけでなく増加した雑音敏感度のため
望ましくない。
【０００４】図１に従来のアナログ遅延同期ループが示
されている。図１を参照すれば、前記従来のアナログ遅
延同期ループは、直列に連結される複数個の単位遅延器
d１乃至dnを含む遅延ライン１１、入力クロック信号CLK
INと出力クロック信号CLKOUTを受けて該２つのクロック
信号間の位相差を検出する位相検出器１３、及び前記位
相検出器１３の出力信号FWD、BCKに応答して前記単位遅
延器d１乃至dnの遅延時間を可変させるための制御電圧
を発生する電荷ポンプ回路１５を具備する。ここで前記
入力クロック信号CLKINは外部クロック信号に該当し、
前記出力クロック信号CLKOUTは内部クロック信号に該当
する。
【０００５】前記位相検出器１３としてRS型位相検出器
または三状位相周波数検出器PFDが使われる。前記RS型
位相検出器の動作タイミング図が図２（ａ）及び図２
（ｂ）に示されているし、前記三状位相周波数検出器の
動作タイミング図が図３（ａ）及び図３（ｂ）に示され
ている。図２（ａ）及び図３（ａ）は前記遅延ライン１
１の遅延tTOTALが前記入力クロック信号CLKINの周期Tよ
り小さな場合、即ち、tTOTAL＝Δの場合を示し、図２
（ｂ）及び図３（ｂ）は前記遅延ライン１１の総遅延tT
OTALが前記入力クロック信号CLKINの周期Tより大きい場
合、即ち、tTOTAL＝Δ+Tの場合を示す。ここで、Δは、
Δ＜T である。
【０００６】前記位相検出器１３としてRS型位相検出器
または三状位相周波数検出器が用いられる前記従来のア
ナログ遅延同期ループでは、tTOTAL＝Δの場合には出力
信号FWDが前記電荷ポンプ回路１５を制御して前記単位
遅延器d１乃至dnの遅延時間を延ばし、結局前記アナロ
グ遅延同期ループはtTOTAL＝Tで正確にロックされる。
ところがtTOTAL＝Δ+Tの場合にはtTOTAL＝Δの場合と同
じ出力信号BCK、FWDが出力され、これによって前記アナ
ログ遅延同期ループは不正確な状態、即ちtTOTAL＝２T
でロックされる。
【０００７】言い換えると、前記RS型位相検出器または
三状位相周波数検出器はtTOTAL＝Δ+mT(m＝０,１,２,)
の場合に対して同じ出力信号BCK、FWDを出力し、これに
よりtTOTAL＝Δ+mT(m＝１，２，．．．)の場合には前記
アナログ遅延同期ループが不正確な状態、即ち、tTOTAL
＝nT(n＝２，３，４，．．．)でロックされる問題点が
ある。特に前記単位遅延器d１乃至dnは制限された範囲
の遅延を有するため、前記アナログ遅延同期ループがtT
OTAL＝２Tでロックされる可能性が最も高い。
【０００８】一方前記不正確なロッキングを防止するた
めに、前記アナログ遅延同期ループが前記単位遅延器d
１乃至dnの遅延時間が延びるべきか縮むべきかが分かる
ように前記単位遅延器d１乃至dnの遅延時間が最小また
は最大に初期化できる。しかし、これを具現するために
は付加的な回路が追加されるべきで、またロッキング時
間が長くなる短所がある。
【０００９】
【発明が解決しようとする課題】従って本発明が解決し
ようとする技術的課題は、回路が簡単でロッキング時間
が短く不正確な状態、即ち、tTOTAL＝２Tでロックされ
ることを防止できるアナログ遅延同期ループを提供する
ことにある。本発明が解決しようとする他の技術的課題
は、回路が簡単でロッキング時間が短く不正確な状態、
即ち、tTOTAL＝２Tでロックされることを防止できるア
ナログ遅延同期ループに対する制御方法を提供すること
にある。
【００１０】
【課題を解決するための手段】前記技術的な課題を達成
するための本発明に係る遅延同期ループは、直列に連結
される複数個の単位遅延器を含む遅延ライン、前記単位
遅延器のうち中間に位置する単位遅延器から出力される
中間クロック信号の立上りエッジ後に前記遅延ラインの
入力クロック信号の立上りエッジが前記遅延ラインの出
力クロック信号の立上りエッジより先の時は第１出力信
号を活性化させ、前記中間クロック信号の立上りエッジ
後に前記出力クロック信号の立上りエッジが前記入力ク
ロック信号の立上りエッジより先の時は第２出力信号を
活性化させる位相検出器を具備することを特徴とする。
【００１１】前記本発明に係る遅延同期ループは、前記
第１出力信号に応答して前記単位遅延器の遅延時間を縮
め、前記第２出力信号に応答して前記単位遅延器の遅延
時間を延ばす電荷ポンプ回路をさらに具備する。
【００１２】望ましい実施形態によれば、前記位相検出
器は、第１乃至第３フリップフロップ及びANDゲートを
含む。前記第１フリップフロップは前記中間クロック信
号の立上りエッジに応答して準備信号を活性化させ、リ
セット信号に応答して前記準備信号を非活性化させる。
前記第２フリップフロップは前記準備信号が活性化され
た状態で前記入力クロック信号の立上りエッジに応答し
て前記第１出力信号を活性化させ、前記リセット信号に
応答して前記第１出力信号を非活性化させる。前記第３
フリップフロップは前記準備信号が活性化した状態で前
記出力クロック信号の立上りエッジに応答して前記第２
出力信号を活性化させ、前記リセット信号に応答して前
記第２出力信号を非活性化させる。前記ANDゲートは前
記準備信号、前記第１出力信号及び前記第２出力信号が
全て活性化される時前記リセット信号を活性化させる。
【００１３】前記他の技術的課題を達成するための本発
明に係る遅延同期ループに対する制御方法は、直列に連
結される複数個の単位遅延器を含む遅延ラインを具備す
る遅延同期ループ回路に対する制御方法において、前記
単位遅延器のうち中間に位置する単位遅延器から出力さ
れる中間クロック信号の立上りエッジ後に前記遅延ライ
ンの入力クロック信号の立上りエッジが前記遅延ライン
の出力クロック信号の立上りエッジより先の時は、前記
単位遅延器の遅延時間を縮める段階、及び前記中間クロ
ック信号の立上りエッジ後に前記出力クロック信号の立
上りエッジが前記入力クロック信号の立上りエッジより
先の時は、前記単位遅延器の遅延時間を延ばす段階を具
備することを特徴とする。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明の実施形態は色々な他の形態に変形でき、本発明の
範囲が後述する実施形態に限定されることと解釈されて
はいけない。本発明の実施形態は当業界で平均知識を有
する者に本発明をより完全に説明するために提供される
ことである。図面上で同じ符号及び番号は同じ要素を示
す。
【００１５】図４を参照すれば、前記本発明に係るアナ
ログ遅延同期ループは、遅延ライン４１、位相検出器４
３、及び電荷ポンプ回路４５を具備し、本発明に係る制
御方法に従って動作される。
【００１６】前記遅延ライン４１は一種の遅延回路であ
って、直列に連結される複数個の単位遅延器d１乃至dn
を含み、入力クロック信号CLKINを遅延させて出力クロ
ック信号CLKOUTを出力する。特に前記位相検出器４３は
前記入力クロック信号CLKIN、前記単位遅延器d１乃至dn
のうち中間に位置する単位遅延器から出力される中間ク
ロック信号CLKMID、及び前記出力クロック信号CLKOUTを
受けてこれらのクロック信号間の位相差を検出して第１
及び第２位相比較信号BCK、FWDを発生する。
【００１７】前記中間クロック信号CLKMIDとして最初の
端の単位遅延器d１と最後端の単位遅延器dnとの間に位
置する任意の単位遅延器の出力信号が選択されることが
できる。しかし前記中間クロック信号CLKMIDは前記最初
の端の単位遅延器d１と前記最後の端の単位遅延器dnと
の間で真ん中に位置する単位遅延器の出力信号であるこ
とが最も望ましい。
【００１８】前記電荷ポンプ回路４５は、前記第１及び
第２位相比較信号BCK、FWDに応答して前記単位遅延器d
１乃至dnの遅延時間を可変させるための遅延制御信号VC
ONを発生する。前記電荷ポンプ回路４５は通常の電荷ポ
ンプ回路であって、一定の電流能力を有するループキャ
パシタ(図示せず)を充電または放電させるために前記第
１及び第２位相比較信号BCK、FWDにより制御される。
【００１９】さらに説明すれば、前記遅延ライン４１の
総遅延tTOTALが前記入力クロック信号CLKINの周期Tより
小さな場合、即ち、tTOTAL＜Tの場合と前記遅延ライン
４１の総遅延tTOTALが前記入力クロック信号CLKINの周
期Tより大きい場合、即ち、tTOTAL＞Tの場合を区別する
ために、前記位相検出器４３に前記中間クロック信号CL
KMIDが入力される。図５（ａ）に示したように、tTOTAL
＜Tの場合立上りエッジの順序はCLKIN、CLKMID、CLKOU
T、CLKIN、CLKMID、CLKOUT、である。また図５（ｂ）に
示したように、tTOTAL＞Tの場合立上りエッジの順序はC
LKIN、CLKOUT、CLKMID、CLKIN、CLKOUT、CLKMID、であ
る。従って前記位相検出器４３は立上りエッジの順序を
モニタリングすることによってtTOTAL＜TかtTOTAL＞Tか
を区別する。
【００２０】即ち、前記位相検出器４３はCLKMIDの遷
移、即ち、立上りエッジ後にCLKINの立上りエッジがCLK
OUTの立上りエッジより先の時はtTOTAL＞Tと判断する
(図５（ｂ）の場合)。これにより前記位相検出器４３の
第１位相比較信号BCKにより前記電荷ポンプ回路４５が
制御されて前記単位遅延器d１乃至dnの遅延時間が縮
み、従って前記アナログ遅延同期ループはtTOTAL＝Tで
正確にロックされる。また前記位相検出器４３はCLKMID
の立上りエッジ後にCLKOUTの立上りエッジがCLKINの立
上りエッジより先の時はtTOTAL＜Tと判断する(図５
（ａ）の場合)。これにより前記位相検出器４３の第２
位相比較信号FWDにより前記電荷ポンプ回路４５が制御
されて前記単位遅延器d１乃至dnの遅延時間が延び、同
じように前記アナログ遅延同期ループはtTOTAL＝Tで正
確にロックされる。
【００２１】図６は図４に示した位相検出器の一実施形
態を示す。図６を参照すれば、前記位相検出器は第１乃
至第３フリップフロップ６１、６３、６５及びANDゲー
ト６７を含む。
【００２２】前記第１フリップフロップ６１は、前記中
間クロック信号CLKMIDの立上りエッジに応答して出力の
準備信号RDYを論理"ハイ"に活性化させ、リセット信号R
ESETに応答して前記準備信号RDYを論理"ロー"に非活性
化させる。前記第２フリップフロップ６３は、前記準備
信号RDYが論理"ハイ"に活性化された状態で前記入力ク
ロック信号CLKINの立上りエッジに応答して出力の前記
第１位相比較信号BCKを論理"ハイ"に活性化させ、前記
リセット信号RESETに応答して前記第１位相比較信号BCK
を論理"ロー"に非活性化させる。
【００２３】前記第３フリップフロップ６５は、前記準
備信号RDYが論理"ハイ"に活性化された状態で前記出力
クロック信号CLKOUTの立上りエッジに応答して出力の前
記第２位相比較信号FWDを論理"ハイ"に活性化させ、前
記リセット信号RESETに応答して前記第２位相比較信号F
WDを論理"ロー"に非活性化させる。前記ANDゲート６７
は前記準備信号RDY、前記第１位相比較信号BCK、及び前
記第２位相比較信号FWDが全て論理"ハイ"に活性化する
時、前記リセット信号RESETを論理"ハイ"に活性化させ
る。前記リセット信号RESETが論理"ハイ"に活性化した
直後前記準備信号RDY、前記第１位相比較信号BCK、及び
前記第２位相比較信号FWDが全て論理"ロー"に非活性
化、即ち、初期化する。
【００２４】図７は図６に示した位相検出器の状態遷移
図を示し、図８は図６に示した位相検出器の動作タイミ
ング図を示す。以下、図７及び図８を参照して図６に示
した位相検出器の動作と図４に示した本発明に係るアナ
ログ遅延同期ループの動作をさらに説明する。
【００２５】先ず前記準備信号RDY、前記第１位相比較
信号BCK、及び前記第２位相比較信号FWDが全て論理"ハ
イ"になる時、前記リセット信号RESETが論理"ハイ"にな
って前記第１乃至第３フリップフロップ６１、６３、６
５がリセットされる(Disabled状態、図７の９１)。即
ち、前記準備信号RDY、前記第１位相比較信号BCK、及び
前記第２位相比較信号FWDが全て論理"ロー"に初期化す
る。次に、前記中間クロック信号CLKMIDの立上りエッジ
に応答して前記準備信号RDYが論理"ハイ"に活性化する
(待機状態、図７の９３)。
【００２６】前記準備信号RDYが論理"ハイ"に活性化し
た後前記出力クロック信号CLKOUTの立上りエッジが前記
入力クロック信号CLKINの立上りエッジに比べて先に示
される時(図８（ａ）の場合)、先ず前記出力クロック信
号CLKOUTの立上りエッジに応答して前記第２位相比較信
号FWDが論理"ハイ"に活性化される。これにより前記第
２位相比較信号FWDにより前記電荷ポンプ回路４５が制
御されて前記単位遅延器d１乃至dnの遅延時間が増加す
る(フォワード状態、図７の９７)。次に、前記入力クロ
ック信号CLKINの立上りエッジに応答して前記第１位相
比較信号BCKが論理"ハイ"に活性化し、これにより前記
準備信号RDY、前記第１位相比較信号BCK、及び前記第２
位相比較信号FWDが全て論理"ハイ"になって前記第１乃
至第３フリップフロップ６１、６３、６５が再びリセッ
トされる(ディスエーブル状態、図７の９１)。即ち、前
記準備信号RDY、前記第１位相比較信号BCK、及び前記第
２位相比較信号FWDが全て論理"ロー"に再び初期化す
る。
【００２７】前記準備信号RDYが論理"ハイ"に活性化し
た後前記入力クロック信号CLKINの立上りエッジが前記
出力クロック信号CLKOUTの立上りエッジに比べて先に示
される時(図８（ｂ）の場合)、先ず前記入力クロック信
号CLKINの立上りエッジに応答して前記第１位相比較信
号BCKが論理"ハイ"に活性化する。これにより前記第１
位相比較信号BCKにより前記電荷ポンプ回路４５が制御
されて前記単位遅延器d１乃至dnの遅延時間が減少する
(バックワード状態、図７の９５)。次に、前記出力クロ
ック信号CLKOUTの立上りエッジに応答して前記第２位相
比較信号FWDが論理"ハイ"に活性化し、これにより前記
準備信号RDY、前記第１位相比較信号BCK、及び前記第２
位相比較信号FWDが全て論理"ハイ"になって前記第１乃
至第３フリップフロップ６１、６３、６５が再びリセッ
トされる(ディスエーブル状態、図７の９１)。即ち、前
記準備信号RDY、前記第１位相比較信号BCK、及び前記第
２位相比較信号FWDが全て論理"ロー"に再び初期化す
る。
【００２８】
【発明の効果】従って前記位相検出器は、前記単位遅延
器d１乃至dnの遅延時間を正確に制御でき、遅延同期ル
ープが不正確な状態、即ち、tTOTAL＝２Tでロックされ
ることを防止できる。これにより前記位相検出器を具備
する本発明に係る遅延同期ループは、tTOTAL＜Tの場合
及びtTOTAL＞Tの場合ともtTOTAL＝Tで正確にロックされ
る。また前記本発明に係る遅延同期ループは回路が簡単
でロッキング時間が短い長所がある。
【図面の簡単な説明】
【図１】 従来のアナログ遅延同期ループのブロック
図。
【図２】 RS型位相検出器の動作タイミング図。
【図３】 三状位相周波数検出器の動作タイミング図。
【図４】 本発明に係るアナログ遅延同期ループのブロ
ック図。
【図５】 （ａ）は、tTOTAL＜Tの場合の入力クロック
信号CLKIN、中間クロック信号CLKMID、及び出力クロッ
ク信号CLKOUTのタイミング図であり、（ｂ）は、tTOTAL
＞Tの場合の入力クロック信号CLKIN、中間クロック信号
CLKMID、及び出力クロック信号CLKOUTのタイミング図。
【図６】 図４に示した位相検出器の一実施形態を示す
回路図。
【図７】 図６に示した位相検出器の状態遷移図。
【図８】 図６に示した位相検出器の動作タイミング
図。
【符号の説明】
４１ 遅延ライン ４３ 位相検出器 ４５ 電荷ポンプ回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 入力クロック信号を受信し、遅延制御信
    号に応答して前記入力クロック信号に対して遅延される
    出力クロック信号及び前記出力クロック信号より速い中
    間クロック信号を生成する遅延回路と、 前記出力クロック信号の遷移、前記入力クロック信号の
    遷移及び前記中間クロック信号の遷移を相互比較してそ
    の比較結果に基づいて前記遅延制御信号を発生する遅延
    制御回路を具備することを特徴とする遅延同期ループ回
    路。
  2. 【請求項２】 前記遅延制御回路は、前記中間クロック
    信号の遷移後前記出力クロック信号の遷移に対する前記
    入力クロック信号の遷移時点に基づいて前記遅延制御信
    号を発生することを特徴とする請求項１に記載の遅延同
    期ループ回路。
  3. 【請求項３】 前記遅延制御回路は、 前記入力クロック信号、前記中間クロック信号及び前記
    出力クロック信号を受信し、前記中間クロック信号の遷
    移後前記出力クロック信号の遷移が前記入力クロック信
    号の遷移より後の時は第１位相比較信号を発生し、前記
    出力クロック信号の遷移が前記入力クロック信号の遷移
    より先の時は第２位相比較信号を発生する位相検出回路
    と、 前記第１及び第２位相比較信号に応答して前記遅延回路
    に前記遅延制御信号を提供する遅延制御信号発生回路と
    を具備することを特徴とする請求項２に記載の遅延同期
    ループ回路。
  4. 【請求項４】 前記遅延制御信号発生回路は、前記第１
    及び第２位相比較信号に応答して前記遅延制御信号を発
    生する電荷ポンプ回路を具備することを特徴とする請求
    項３に記載の遅延同期ループ回路。
  5. 【請求項５】 前記位相検出回路は、前記入力クロック
    信号の遷移から前記出力クロック信号の遷移までの間に
    前記第１位相比較信号を活性化させ、前記出力クロック
    信号の遷移から前記入力クロック信号の遷移までの間に
    前記第２位相比較信号を活性化させることを特徴とする
    請求項４に記載の遅延同期ループ回路。
  6. 【請求項６】 前記遷移は立上りエッジであり、前記位
    相検出回路は、 前記中間クロック信号の遷移に応答して準備信号を活性
    化させ、リセット信号に応答して前記準備信号を非活性
    化させる第１フリップフロップと、 前記準備信号が活性化した状態で前記入力クロック信号
    の遷移に応答して前記第１位相比較信号を活性化させ、
    前記リセット信号に応答して前記第１位相比較信号を非
    活性化させる第２フリップフロップと、 前記準備信号が活性化した状態で前記出力クロック信号
    の遷移に応答して前記第２位相比較信号を活性化させ、
    前記リセット信号に応答して前記第２位相比較信号を非
    活性化させる第３フリップフロップと、 前記準備信号、前記第１位相比較信号及び前記第２位相
    比較信号が全て活性化する時前記リセット信号を活性化
    させるリセット回路とを具備することを特徴とする請求
    項５に記載の遅延同期ループ回路。
  7. 【請求項７】 前記遅延制御回路は、前記第１位相比較
    信号に応答して前記入力クロック信号に対する前記出力
    クロック信号の遅延を減らし、前記第２位相比較信号に
    応答して前記入力クロック信号に対する前記出力クロッ
    ク信号の遅延を増やすことを特徴とする請求項５に記載
    の遅延同期ループ回路。
  8. 【請求項８】 前記遅延回路は直列に連結された複数個
    の単位遅延回路を含み、前記遅延制御回路は前記第１位
    相比較信号に応答して前記各単位遅延回路の遅延時間を
    縮め、前記第２位相比較信号に応答して前記各単位遅延
    回路の遅延時間を延ばしたことを特徴とする請求項７に
    記載の遅延同期ループ回路。
  9. 【請求項９】 前記遅延制御回路は、前記入力クロック
    信号、前記中間クロック信号及び前記出力クロック信号
    の位相差を検出し、検出された位相差に応答して前記遅
    延制御信号を発生することを特徴とする請求項１に記載
    の遅延同期ループ回路。
  10. 【請求項１０】 入力クロック信号、前記入力クロック
    信号から遅延された中間クロック信号及び前記中間クロ
    ック信号から遅延された出力クロック信号を受信し、前
    記中間クロック信号の遷移後前記出力クロック信号の遷
    移が前記入力クロック信号の遷移より後の時は第１位相
    比較信号を発生し、前記出力クロック信号の遷移が前記
    入力クロック信号の遷移より先の時は第２位相比較信号
    を発生する位相検出回路を具備することを特徴とする位
    相検出装置。
  11. 【請求項１１】 前記位相検出回路は、 前記中間クロック信号の遷移に応答して準備信号を活性
    化させ、リセット信号に応答して前記準備信号を非活性
    化させる第１フリップフロップと、 前記準備信号が活性化した状態で前記入力クロック信号
    の遷移に応答して前記第１位相比較信号を活性化させ、
    前記リセット信号に応答して前記第１位相比較信号を非
    活性化させる第２フリップフロップと、 前記準備信号が活性化した状態で前記出力クロック信号
    の遷移に応答して前記第２位相比較信号を活性化させ、
    前記リセット信号に応答して前記第２位相比較信号を非
    活性化させる第３フリップフロップと、 前記準備信号、前記第１位相比較信号及び前記第２位相
    比較信号が全て活性化する時前記リセット信号を活性化
    させるリセット回路とを具備することを特徴とする請求
    項１０に記載の遅延同期ループ回路。
  12. 【請求項１２】 入力クロック信号から該入力クロック
    信号を遅延した出力クロック信号を生成する方法におい
    て、 前記入力クロック信号から遅延される中間クロック信号
    を発生する段階と、 前記中間クロック信号から遅延される出力クロック信号
    を発生する段階と、 前記中間クロック信号の遷移後前記入力クロック信号の
    遷移が前記出力クロック信号の遷移より先であるかまた
    は後であるかを判定する段階と、 前記判定結果に基づいて前記入力クロック信号に対する
    前記出力クロック信号の遅延を可変させる段階とを具備
    することを特徴とする遅延クロック信号生成方法。
  13. 【請求項１３】 前記遷移は立上りエッジであることを
    特徴とする請求項１２に記載の遅延クロック信号生成方
    法。
  14. 【請求項１４】 前記出力クロック信号の遅延を可変さ
    せる段階は、 前記中間クロック信号の遷移後前記出力クロック信号の
    遷移が前記入力クロック信号の遷移より後の時は第１位
    相比較信号を活性化にする段階と、 前記中間クロック信号の遷移後前記出力クロック信号の
    遷移が前記入力クロック信号の遷移より先の時は第２位
    相比較信号を活性化させる段階と、 前記第１及び第２位相比較信号に応答して遅延制御信号
    を発生する段階と、 前記遅延制御信号に応答して前記出力クロック信号の遅
    延を可変させる段階とを具備することを特徴とする請求
    項１２に記載の遅延クロック信号生成方法。
  15. 【請求項１５】 入力クロック信号から該入力クロック
    信号を遅延した出力クロック信号を生成する方法におい
    て、 前記入力クロック信号から遅延される中間クロック信号
    を発生する段階と、 前記中間クロック信号から遅延される出力クロック信号
    を発生する段階と、 前記入力クロック信号、前記中間クロック信号及び前記
    出力クロック信号の位相差を判定する段階と、 前記判定結果に基づいて前記入力クロック信号に対する
    前記出力クロック信号の遅延を可変させる段階とを具備
    することを特徴とする遅延クロック信号生成方法。
  16. 【請求項１６】 前記遷移は立上りエッジであることを
    特徴とする請求項１５に記載の遅延クロック信号生成方
    法。
  17. 【請求項１７】 入力クロック信号から該入力クロック
    信号を遅延した出力クロック信号を生成するシステムに
    おいて、 前記入力クロック信号から遅延される中間クロック信号
    を発生する手段と、 前記中間クロック信号から遅延される出力クロック信号
    を発生する手段と、 前記中間クロック信号の遷移後前記入力クロック信号の
    遷移が前記出力クロック信号の遷移より先であるかまた
    は後であるかを判定する手段と、 前記判定結果に基づいて前記入力クロック信号に対する
    前記出力クロック信号の遅延を可変させる手段とを具備
    することを特徴とする遅延クロック信号生成システム。
  18. 【請求項１８】 前記遷移は立上りエッジであることを
    特徴とする遅延クロック信号生成システム。
  19. 【請求項１９】 前記出力クロック信号の遅延を可変さ
    せる手段は、 前記中間クロック信号の遷移後前記出力クロック信号の
    遷移が前記入力クロック信号の遷移より後の時第１位相
    比較信号を活性化させる手段と、 前記中間クロック信号の遷移後前記出力クロック信号の
    遷移が前記入力クロック信号の遷移より先の時第２位相
    比較信号を活性化させる手段と、 前記第１及び第２位相比較信号に応答して遅延制御信号
    を発生する手段と、 前記遅延制御信号に応答して前記出力クロック信号の遅
    延を可変させる手段とを具備することを特徴とする請求
    項１７に記載の遅延クロック信号生成システム。
  20. 【請求項２０】 入力クロック信号から該入力クロック
    信号を遅延した出力クロック信号を生成するシステムに
    おいて、 前記入力クロック信号から遅延される中間クロック信号
    を発生する手段と、 前記中間クロック信号から遅延される出力クロック信号
    を発生する手段と、 前記入力クロック信号、前記中間クロック信号及び前記
    出力クロック信号の位相差を判定する手段と、 前記判定結果に基づいて前記入力クロック信号に対する
    前記出力クロック信号の遅延を可変させる手段とを具備
    することを特徴とする遅延クロック信号生成システム。
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