TWI499214B - 延遲鎖相迴路及延遲鎖相迴路產生應用時脈的方法 - Google Patents

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Description

延遲鎖相迴路及延遲鎖相迴路產生應用時脈的方法
本發明是有關於一種延遲鎖相迴路以及延遲鎖相迴路產生應用時脈的方法，尤指一種適用於動態隨機存取記憶體的先進製程且不會放大動態隨機存取記憶體的雜訊的延遲鎖相迴路以及延遲鎖相迴路產生應用時脈的方法。
請參照第1圖，第1圖是為先前技術說明一種延遲鎖相迴路100的示意圖。延遲鎖相迴路100包含一第一延遲單元102、一複製延遲單元104、一相位偵測器106及一控制器108。如第1圖所示，第一延遲單元102是根據一輸入時脈XCLK和第一延遲單元102具有的一第一延遲時間T1，產生一延遲時脈DCLK。複製延遲單元104是根據延遲時脈DCLK和複製延遲單元104具有的一複製延遲時間RDT，產生一回授時脈FCLK，其中第一延遲時間T1和複製延遲時間RDT的和等於輸入時脈XCLK的週期。相位偵測器106接收輸入時脈XCLK和回授時脈FCLK，並根據輸入時脈XCLK的相位和回授時脈FCLK的相位之間的差值，產生一相位偵測訊號PDS。控制器108耦接於相位偵測器106用以根據相位偵測訊號PDS，產生一相位控制訊號PCS至第一延遲單元102。如此，第一延遲單元102即可根據相位控制訊號PCS，調整第一延遲時間T1，亦即第一延遲單元102可根據相位控制訊號PCS，調整延遲時脈DCLK的相位。 如第1圖所示，延遲時脈DCLK被輸出至一應用電路內部延遲單元110，而應用電路內部延遲單元110即可根據一應用電路內部延遲時間IT和延遲時脈DCLK，產生一應用電路輸出資料時脈DQ(例如動態隨機存取記憶體的輸出資料時脈)，其中應用電路內部延遲時間IT和複製延遲時間RDT相同。
請參照第2圖，第2圖是為說明輸入時脈XCLK、回授時脈FCLK和應用電路輸出資料時脈DQ的關係示意圖。如第2圖所示，因為第一延遲時間T1和複製延遲時間RDT的和等於輸入時脈XCLK的週期，所以當延遲鎖相迴路100被鎖住時，回授時脈FCLK的相位和輸入時脈XCLK的相位相同(或是延遲鎖相迴路100鎖住輸入時脈XCLK的相位和回授時脈FCLK的相位之間的差值於一固定差值)。另外，因為應用電路內部延遲時間IT和複製延遲時間RDT相同，所以第一延遲時間T1和應用電路內部延遲時間IT的和亦等於輸入時脈XCLK的週期。因此，應用電路輸出資料時脈DQ的上升緣即可同步於輸入時脈XCLK的上升緣。
請參照第3圖，第3圖是為說明在動態隨機存取記憶體的先進製程中，輸入時脈XCLK和應用電路輸出資料時脈DQ的關係示意圖。如第3圖所示，因為輸入時脈XCLK的週期被大幅縮短，但應用電路內部延遲時間IT卻沒有同步被大幅縮短，為了使應用電路輸出資料時脈DQ的相位與輸入時脈XCLK的相位相同，雖然仍然可以加長第一延遲時間T1，使回授時脈FCLK的上升緣對齊於下一個 輸入時脈XCLK的上升緣，但此舉將導致延遲鎖相迴路100內的總延遲量大於輸入時脈XCLK的一個時脈週期，如此將會導致記憶體內部的雜訊被放大。因此，延遲鎖相迴路100並不適用於動態隨機存取記憶體的先進製程。
本發明的一實施例提供一種延遲鎖相迴路。該延遲鎖相迴路包含一第一延遲單元、一第二延遲單元、一第三延遲單元、一相位偵測器及一控制器。該第一延遲單元是用以接收一時脈，並根據該第一延遲單元的第一延遲時間，產生一第一延遲時脈；該第二延遲單元是耦接於該第一延遲單元，用以接收該第一延遲時脈，並根據該第二延遲單元的第二延遲時間，產生一第二延遲時脈；該第三延遲單元是耦接於該第二延遲單元，用以接收該第二延遲時脈，並根據該第三延遲單元的第三延遲時間，產生一第三延遲時脈，其中該第三延遲時間和該第二延遲時間相同；該相位偵測器是用以根據該時脈和該第二延遲時脈產生一相位偵測訊號；該控制器是耦接於該相位偵測器，用以接收該相位偵測訊號，並根據該相位偵測訊號，產生並輸出一相位控制訊號至該第二延遲單元和該第三延遲單元；該第二延遲單元和該第三延遲單元分別根據該相位控制訊號，調整該第二延遲時間和該第三延遲時間。
本發明的另一實施例提供一種延遲鎖相迴路產生應用時脈的方法。該方法包含接收一時脈，並根據一第一延遲時間，產生一第一 延遲時脈；根據該第一延遲時脈和一第二延遲時間，產生一第二延遲時脈；根據該第二延遲時脈和一第三延遲時間，產生一第三延遲時脈；根據該時脈和該第二延遲時脈產生一相位偵測訊號；根據該相位偵測訊號，產生並輸出一相位控制訊號；根據該相位控制訊號，調整該第二延遲時間和該第三延遲時間。
本發明提供一種延遲鎖相迴路以及一種延遲鎖相迴路產生應用時脈的方法。該延遲鎖相迴路以及該方法是先透過一第一延遲單元產生一第一延遲時脈，再透過一第二延遲單元產生一第二延遲時脈。因此，該第二延遲時脈的相位和一輸入時脈的相位仍然相同。另外，因為一第四延遲時間和一第一延遲時間相同且一第三延遲時間和一第二延遲時間相同，所以該第四延遲時間和該第三延遲時間的和亦等於該輸入時脈的週期。因此，一應用電路輸出資料時脈的上升緣即可同步於該輸入時脈的上升緣。另外，本發明可另外透過一內插器於延遲鎖相迴路鎖住該輸入時脈的相位之後開始運作，該內插器根據第二延遲時脈的上升緣與輸入時脈的上升緣，以內插法求得一具有更精細相位的內插時脈，並輸出至第三延遲單元，進一步提高該延遲鎖相迴路的解析度。相較於先前技術，在一動態隨機存取記憶體的先進製程中，因為本發明仍可確保該應用電路輸出資料時脈的上升緣同步於該輸入時脈的上升緣，且由於本發明將應用電路內部延遲單元移出延遲鎖相迴路以外，因此本發明的延遲鎖相迴路中迴路內的總延遲量將小於或等於輸入時脈的一個時脈週期，所以本發明不會放大該動態隨機存取記憶體內部的雜訊。
請參照第4圖，第4圖是為本發明的一實施例提供一種延遲鎖相迴路400的示意圖。延遲鎖相迴路400包含一第一延遲單元402、一第二延遲單元404、一第三延遲單元406、一相位偵測器408及一控制器410。第一延遲單元402是用以接收一輸入時脈XCLK，並根據第一延遲單元402的第一延遲時間T1，產生一第一延遲時脈FDCLK；第二延遲單元404是耦接於第一延遲單元402，用以接收第一延遲時脈FDCLK，並根據第二延遲單元404的第二延遲時間T2，產生一第二延遲時脈SDCLK；第三延遲單元406是耦接於第二延遲單元404，用以接收第二延遲時脈SDCLK，並根據第三延遲單元406的第三延遲時間T3，產生一第三延遲時脈TDCLK，其中第三延遲時間T3和第二延遲時間T2相同，且第一延遲時間T1和第二延遲時間T2的和是等於輸入時脈XCLK的週期；相位偵測器408是用以接收輸入時脈XCLK和第二延遲時脈SDCLK，並根據輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值，產生一相位偵測訊號PDS；控制器410是耦接於相位偵測器408，用以接收相位偵測訊號PDS，並根據相位偵測訊號PDS，產生並輸出一相位控制訊號PCS至第二延遲單元404和第三延遲單元406；第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS，調整第二延遲時間T2和第三延遲時間T3。
如第4圖所示，當輸入時脈XCLK的相位領先第二延遲時脈 SDCLK的相位時，相位偵測器408是根據輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值(對應於輸入時脈XCLK的相位領先第二延遲時脈SDCLK的相位的差值)，產生相位偵測訊號PDS。然後，控制器410即可根據相位偵測訊號PDS(對應於輸入時脈XCLK的相位領先第二延遲時脈SDCLK的相位)，產生並輸出相位控制訊號PCS(對應於輸入時脈XCLK的相位領先第二延遲時脈SDCLK的相位)至第二延遲單元404和第三延遲單元406。因此，第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS(對應於輸入時脈XCLK的相位領先第二延遲時脈SDCLK的相位)，縮短第二延遲時間T2和第三延遲時間T3。同理，當輸入時脈XCLK的相位落後第二延遲時脈SDCLK的相位時，相位偵測器408是根據輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值(對應於輸入時脈XCLK的相位落後第二延遲時脈SDCLK的相位的差值)，產生相位偵測訊號PDS。然後，控制器410即可根據相位偵測訊號PDS(對應於輸入時脈XCLK的相位落後第二延遲時脈SDCLK的相位)，產生並輸出相位控制訊號PCS(對應於輸入時脈XCLK的相位落後第二延遲時脈SDCLK的相位)至第二延遲單元404和第三延遲單元406。因此，第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS(對應於輸入時脈XCLK的相位落後第二延遲時脈SDCLK的相位)，增加第二延遲時間T2和第三延遲時間T3。
如第4圖所示，一應用電路內部延遲單元412是耦接於第三延 遲單元406，用以接收第三延遲時脈TDCLK，並根據應用電路內部延遲單元412的一第四延遲時間T4，產生一應用電路輸出資料時脈DQ(例如動態隨機存取記憶體的輸出資料時脈)，其中第四延遲時間T4和第一延遲時間T1相同。但本發明並不受限於應用電路輸出資料時脈DQ是為動態隨機存取記憶體的輸出資料時脈。請參照第5圖，第5圖是為說明輸入時脈XCLK、第二延遲時脈SDCLK和應用電路輸出資料時脈DQ的關係示意圖。如第5圖所示，因為第一延遲時間T1和第二延遲時間T2的和是等於輸入時脈XCLK的週期，所以當延遲鎖相迴路400鎖住時，第二延遲時脈SDCLK的相位和輸入時脈XCLK的相位相同。另外，因為第二延遲時間T2和第三延遲時間T3相同且第四延遲時間T4和第一延遲時間T1相同，所以第四延遲時間T4和第三延遲時間T3的和亦等於輸入時脈XCLK的週期。因此，應用電路輸出資料時脈DQ的上升緣即可同步於輸入時脈XCLK的上升緣(如第5圖中的箭頭所示)。另外，在本發明的另一實施例中，延遲鎖相迴路400另包含應用電路內部延遲單元412。
請參照第6圖，第6圖是為本發明的另一實施例提供一種延遲鎖相迴路600的示意圖。延遲鎖相迴路600和延遲鎖相迴路400的差別在於延遲鎖相迴路600另包含一內插器614。內插器614是耦接於第二延遲單元404和第三延遲單元406之間，其中內插器614是用以根據第二延遲時脈SDCLK和輸入時脈XCLK，產生一內插時脈IPCLK，第三延遲單元406是根據第三延遲時間T3和內插時 脈IPCLK，產生第三延遲時脈TDCLK。因此，內插器614可於延遲鎖相迴路600鎖住輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值之後，以內插法得出一更精細的固定差值，進而提高延遲鎖相迴路600的解析度。亦即當延遲鎖相迴路600鎖住時，內插器614可降低輸入時脈XCLK的相位和內插時脈IPCLK的相位之間的固定差值。另外，在本發明的另一實施例中，延遲鎖相迴路600亦可另包含應用電路內部延遲單元412。另外，延遲鎖相迴路600的其餘操作原理皆和延遲鎖相迴路400相同，此不再贅述。
請參照第4圖、第5圖和第7圖，第7圖係為本發明的另一實施例說明一種延遲鎖相迴路產生應用時脈的方法的流程圖。第7圖之方法係利用第4圖的延遲鎖相迴路400說明，詳細步驟如下：步驟700：開始；步驟702：第一延遲單元402接收一輸入時脈XCLK，並根據一第一延遲時間T1，產生一第一延遲時脈FDCLK；步驟704：第二延遲單元404接收第一延遲時脈FDCLK，並根據一第二延遲時間T2，產生一第二延遲時脈SDCLK，進行步驟706與步驟712；步驟706：相位偵測器408根據輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值，產生一相位偵測訊號PDS； 步驟708：控制器410根據相位偵測訊號PDS，產生並輸出一相位控制訊號PCS；步驟710：第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS，調整第二延遲時間T2和第三延遲時間T3，跳回步驟704；步驟712：第三延遲單元406接收第二延遲時脈SDCLK，並根據一第三延遲時間T3，產生一第三延遲時脈TDCLK；步驟714：應用電路內部延遲單元412接收第三延遲時脈TDCLK，並根據一第四延遲時間T4，產生一應用電路輸出資料時脈DQ。
在步驟702和步驟704中，如第5圖所示，因為第一延遲時間T1和第二延遲時間T2的和是等於輸入時脈XCLK的週期，所以當延遲鎖相迴路400鎖住時，第二延遲時脈SDCLK的相位和輸入時脈XCLK的相位相同。在步驟706中，相位偵測器408可根據輸入時脈XCLK的相位領先或落後第二延遲時脈SDCLK的相位(亦即輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值)，產生相位偵測訊號PDS。在步驟708中，控制器410即可根據相位偵測訊號PDS，產生並輸出相對應的相位控制訊號PCS。在步驟710中，第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS，調整第二延遲時間T2和第三延遲時間T3，亦即當輸入時脈XCLK的相位領先第二延遲時脈SDCLK的相位時，第二延遲 單元404和第三延遲單元406即可分別根據相位控制訊號PCS，縮短第二延遲時間T2和第三延遲時間T3；當輸入時脈XCLK的相位落後第二延遲時脈SDCLK的相位時，第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS，增加第二延遲時間T2和第三延遲時間T3。在步驟712和步驟714中，因為第四延遲時間T4和第一延遲時間T1相同且第三延遲時間T3和第二延遲時間T2相同，所以如第5圖所示，第四延遲時間T4和第三延遲時間T3的和亦等於輸入時脈XCLK的週期。因此，應用電路輸出資料時脈DQ的上升緣即可同步於輸入時脈XCLK的上升緣(如第5圖中的箭頭所示)。
請參照第6圖和第8圖，第8圖係為本發明的另一實施例說明一種延遲鎖相迴路產生應用時脈的方法的流程圖。第8圖之方法係利用第6圖的延遲鎖相迴路600說明，詳細步驟如下：步驟800：開始；步驟802：第一延遲單元402接收一輸入時脈XCLK，並根據一第一延遲時間T1，產生一第一延遲時脈FDCLK；步驟804：第二延遲單元404接收第一延遲時脈FDCLK，並根據一第二延遲時間T2，產生一第二延遲時脈SDCLK，進行步驟806與步驟812；步驟806：相位偵測器408根據輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值，產生一相位偵 測訊號PDS；步驟808：控制器410根據相位偵測訊號PDS，產生並輸出一相位控制訊號PCS；步驟810：第二延遲單元404和第三延遲單元406即可分別根據相位控制訊號PCS，調整第二延遲時間T2和第三延遲時間T3，跳回步驟804；步驟812：內插器614根據第二延遲時脈SDCLK和輸入時脈XCLK，產生一內插時脈IPCLK；步驟814：第三延遲單元406接收內插時脈IPCLK，並根據一第三延遲時間T3，產生一第三延遲時脈TDCLK；步驟816：應用電路內部延遲單元412接收第三延遲時脈TDCLK，並根據一第四延遲時間T4，產生一應用電路輸出資料時脈DQ。
第8圖的實施例和第7圖的實施例之間的差別在於在步驟812中，內插器614是根據第二延遲時脈SDCLK和輸入時脈XCLK，產生內插時脈IPCLK，因此，內插器614可於延遲鎖相迴路600鎖住輸入時脈XCLK的相位和第二延遲時脈SDCLK的相位之間的差值之後，以內插法得出一更精細的固定差值，進而提高延遲鎖相迴路600的解析度。亦即當延遲鎖相迴路600鎖住時，內插器614可降低輸入時脈XCLK的相位和內插時脈IPCLK的相位之間的固定差值。另外，如第6圖所示，因為第三延遲單元406是耦接於內插器614，所以在步驟814中，第三延遲單元406是根據內插時脈 IPCLK和第三延遲時間T3，產生第三延遲時脈TDCLK。另外，第8圖的實施例的其餘操作原理皆和第7圖的實施例相同，此不再贅述。
綜上所述，本發明所提供的延遲鎖相迴路以及延遲鎖相迴路產生應用時脈的方法，是先透過第一延遲單元產生第一延遲時脈，再透過第二延遲單元產生第二延遲時脈。因此，第二延遲時脈的相位和輸入時脈的相位仍然相同。另外，因為第四延遲時間和第一延遲時間相同且第三延遲時間和第二延遲時間相同，所以第四延遲時間和第三延遲時間的和亦等於輸入時脈的週期。因此，應用電路輸出資料時脈的上升緣即可同步於輸入時脈的上升緣。另外，本發明可另外透過內插器於延遲鎖相迴路鎖住輸入時脈的相位和第二延遲時脈的相位之間的差值之後，以內插法得出一更精細的固定差值，進而提高延遲鎖相迴路的解析度。相較於先前技術，在動態隨機存取記憶體的先進製程中，因為本發明仍可確保應用電路輸出資料時脈的上升緣同步於輸入時脈的上升緣，且由於本發明將應用電路內部延遲單元移出延遲鎖相迴路以外，因此本發明的延遲鎖相迴路中迴路內的總延遲量將小於或等於輸入時脈XCLK的一個時脈週期，所以本發明不會放大動態隨機存取記憶體內部的雜訊。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、400、600‧‧‧延遲鎖相迴路
102、402‧‧‧第一延遲單元
104‧‧‧複製延遲單元
106、408‧‧‧相位偵測器
108、410‧‧‧控制器
110、412‧‧‧應用電路內部延遲單元
404‧‧‧第二延遲單元
406‧‧‧第三延遲單元
614‧‧‧內插器
DCLK‧‧‧延遲時脈
DQ‧‧‧應用電路輸出資料時脈
FCLK‧‧‧回授時脈
FDCLK‧‧‧第一延遲時脈
IPCLK‧‧‧內插時脈
IT‧‧‧應用電路內部延遲時間
PCS‧‧‧相位控制訊號
PDS‧‧‧相位偵測訊號
RDT‧‧‧複製延遲時間
SDCLK‧‧‧第二延遲時脈
TDCLK‧‧‧第三延遲時脈
T1‧‧‧第一延遲時間
T2‧‧‧第二延遲時間
T3‧‧‧第三延遲時間
T4‧‧‧第四延遲時間
XCLK‧‧‧輸入時脈
700-714、800-816‧‧‧步驟
第1圖是為先前技術說明一種延遲鎖相迴路的示意圖。
第2圖是為說明輸入時脈、回授時脈和應用電路輸出資料時脈的關係示意圖。
第3圖是為說明在動態隨機存取記憶體的先進製程中，輸入時脈和應用電路輸出資料時脈的關係示意圖。
第4圖是為本發明的一實施例提供一種延遲鎖相迴路的示意圖。
第5圖是為說明輸入時脈、第二延遲時脈和應用電路輸出資料時脈的關係示意圖。
第6圖是為本發明的另一實施例提供一種延遲鎖相迴路的示意圖。
第7圖係為本發明的另一實施例說明一種延遲鎖相迴路產生應用時脈的方法的流程圖。
第8圖係為本發明的另一實施例說明一種延遲鎖相迴路產生應用時脈的方法的流程圖。
400‧‧‧延遲鎖相迴路
402‧‧‧第一延遲單元
404‧‧‧第二延遲單元
406‧‧‧第三延遲單元
408‧‧‧相位偵測器
410‧‧‧控制器
412‧‧‧應用電路內部延遲單元
DQ‧‧‧應用電路輸出資料時脈
FDCLK‧‧‧第一延遲時脈
PCS‧‧‧相位控制訊號
PDS‧‧‧相位偵測訊號
SDCLK‧‧‧第二延遲時脈
TDCLK‧‧‧第三延遲時脈
T1‧‧‧第一延遲時間
T2‧‧‧第二延遲時間
T3‧‧‧第三延遲時間
T4‧‧‧第四延遲時間
XCLK‧‧‧輸入時脈

Claims (16)

  1. 一種延遲鎖相迴路，包含：一第一延遲單元，用以接收一時脈，並根據該第一延遲單元的第一延遲時間，產生一第一延遲時脈；一第二延遲單元，耦接於該第一延遲單元，用以接收該第一延遲時脈，並根據該第二延遲單元的第二延遲時間，產生一第二延遲時脈；一第三延遲單元，耦接於該第二延遲單元，用以接收該第二延遲時脈，並根據該第三延遲單元的第三延遲時間，產生一第三延遲時脈；一相位偵測器，用以根據該時脈和該第二延遲時脈，產生一相位偵測訊號，其中在該第三延遲時脈產生之前，該延遲鎖相迴路透過該第二延遲時脈鎖住該時脈的相位；及一控制器，耦接於該相位偵測器，用以接收該相位偵測訊號，並根據該相位偵測訊號，產生並輸出一相位控制訊號至該第二延遲單元和該第三延遲單元；其中該第二延遲單元和該第三延遲單元分別根據該相位控制訊號，調整該第二延遲時間和該第三延遲時間。
  2. 如請求項1所述的延遲鎖相迴路，其中該相位偵測器是根據該時脈的相位和該第二延遲時脈的相位之間的差值，產生該相位偵測訊號。
  3. 如請求項1所述的延遲鎖相迴路，另包含：一內插器，耦接於該第二延遲單元和該第三延遲單元之間，其中該內插器是用以根據該第二延遲時脈和該時脈，產生一內插時脈，以及該第三延遲單元是根據該第三延遲時間和該內插時脈，產生該第三延遲時脈。
  4. 如請求項1或3所述的延遲鎖相迴路，其中該第一延遲時間和該第二延遲時間的和是等於該時脈的週期。
  5. 如請求項1或3所述的延遲鎖相迴路，另包含：一應用電路內部延遲單元，耦接於該第三延遲單元，用以接收該第三延遲時脈，並根據一第四延遲時間，產生一應用電路輸出資料時脈。
  6. 如請求項5所述的延遲鎖相迴路，其中該第四延遲時間和該第一延遲時間相同。
  7. 如請求項1所述的延遲鎖相迴路，其中該第三延遲時間和該第二延遲時間相同。
  8. 一種延遲鎖相迴路產生應用時脈的方法，包含：接收一時脈，並根據一第一延遲時間，產生一第一延遲時脈；根據該第一延遲時脈和一第二延遲時間，產生一第二延遲時脈； 根據該第二延遲時脈和一第三延遲時間，產生一第三延遲時脈；根據該時脈和該第二延遲時脈產生一相位偵測訊號，其中在該第三延遲時脈產生之前，該延遲鎖相迴路透過該第二延遲時脈鎖住該時脈的相位；根據該相位偵測訊號，產生並輸出一相位控制訊號；及根據該相位控制訊號，調整該第二延遲時間和該第三延遲時間。
  9. 如請求項8所述的方法，其中產生該相位偵測訊號是為根據該時脈的相位和該第二延遲時脈的相位之間的差值，產生該相位偵測訊號。
  10. 如請求項8所述的方法，另包含：根據該第二延遲時脈和該時脈，產生一內插時脈；及根據該第三延遲時間和該內插時脈，產生該第三延遲時脈。
  11. 如請求項8或10所述的方法，其中該第一延遲時間和該第二延遲時間的和是等於該時脈的週期。
  12. 如請求項8或10所述的方法，另包含：根據該第三延遲時脈和一第四延遲時間，產生一應用電路輸出資料時脈。
  13. 如請求項12所述的方法，其中該第四延遲時間和該第一延遲時 間相同。
  14. 如請求項8所述的方法，其中該第三延遲時間和該第二延遲時間相同。
  15. 一種延遲鎖相迴路，包含：一第一延遲單元，用以接收一時脈，並根據該第一延遲單元的第一延遲時間，產生一第一延遲時脈；一第二延遲單元，耦接於該第一延遲單元，用以接收該第一延遲時脈，並根據該第二延遲單元的第二延遲時間，產生一第二延遲時脈，其中該第一延遲時間和該第二延遲時間的和是等於該時脈的週期；一第三延遲單元，耦接於該第二延遲單元，用以接收該第二延遲時脈，並根據該第三延遲單元的第三延遲時間，產生一第三延遲時脈；一相位偵測器，用以根據該時脈和該第二延遲時脈，產生一相位偵測訊號；及一控制器，耦接於該相位偵測器，用以接收該相位偵測訊號，並根據該相位偵測訊號，產生並輸出一相位控制訊號至該第二延遲單元和該第三延遲單元；其中該第二延遲單元和該第三延遲單元分別根據該相位控制訊號，調整該第二延遲時間和該第三延遲時間。
  16. 一種延遲鎖相迴路產生應用時脈的方法，包含：接收一時脈，並根據一第一延遲時間，產生一第一延遲時脈；根據該第一延遲時脈和一第二延遲時間，產生一第二延遲時脈，其中該第一延遲時間和該第二延遲時間的和是等於該 時脈的週期；根據該第二延遲時脈和一第三延遲時間，產生一第三延遲時脈；根據該時脈和該第二延遲時脈產生一相位偵測訊號；根據該相位偵測訊號，產生並輸出一相位控制訊號；及根據該相位控制訊號，調整該第二延遲時間和該第三延遲時間。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105940216B (zh) 2013-12-12 2017-08-25 费德罗-莫格尔点火公司 用于驱动电晕点火系统的接力‑模式方法
CN104333376B (zh) * 2014-11-07 2017-06-30 北京海尔集成电路设计有限公司 一种数字延时锁相环
US11165431B1 (en) * 2020-12-09 2021-11-02 Analog Devices, Inc. Techniques for measuring slew rate in current integrating phase interpolator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304116B1 (en) * 1999-01-26 2001-10-16 Samsung Electronics Co., Ltd. Delay locked looped circuits and methods of operation thereof
US20120086486A1 (en) * 2010-10-11 2012-04-12 Tae-Sik Na Phase interpolator and delay locked-loop circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423012B1 (ko) * 2001-09-28 2004-03-16 주식회사 버카나와이어리스코리아 오(誤)동기 방지 기능을 가진 지연 동기 루프 회로
US7671648B2 (en) * 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
US7928781B2 (en) * 2006-12-04 2011-04-19 Micron Technology, Inc. Fast measurement initialization for memory
KR100878259B1 (ko) * 2007-04-10 2009-01-13 삼성전자주식회사 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법
US7755404B2 (en) * 2008-02-05 2010-07-13 Micron Technology, Inc. Delay locked loop circuit and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304116B1 (en) * 1999-01-26 2001-10-16 Samsung Electronics Co., Ltd. Delay locked looped circuits and methods of operation thereof
US20120086486A1 (en) * 2010-10-11 2012-04-12 Tae-Sik Na Phase interpolator and delay locked-loop circuit

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