KR20130035507A - 반도체 장치 - Google Patents

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KR20130035507A KR1020110099836A KR20110099836A KR20130035507A KR 20130035507 A KR20130035507 A KR 20130035507A KR 1020110099836 A KR1020110099836 A KR 1020110099836A KR 20110099836 A KR20110099836 A KR 20110099836A KR 20130035507 A KR20130035507 A KR 20130035507A
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Abstract

반도체 장치에서 서로 다른 두 개의 클록의 위상을 비교하기 위한 회로 및 이를 포함하는 지연고정루프 회로에 관한 것으로서, 제1 클록과 제2 클록의 위상을 비교하기 위한 제1 위상 비교부와, 제1 테스트 신호에 응답하여 조절되는 제1 지연량만큼 제1 클록을 지연시켜 생성된 클록과 제2 클록의 위상을 비교하기 위한 제2 위상 비교부와, 제2 테스트 신호에 응답하여 조절되는 제2 지연량만큼 제2 클록을 지연시켜 생성된 클록과 제1 클록의 위상을 비교하기 위한 제3 위상 비교부, 및 제1 내지 제3 위상 비교부의 출력신호에 응답하여 제1 클록과 제2 클록의 위상일치 여부를 판단하기 위한 판단부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치에서 서로 다른 두 개의 클록의 위상을 비교하기 위한 회로 및 이를 포함하는 지연고정루프 회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부 클록 신호에 동기된 내부 클록 신호를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러 간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부 클록 신호와 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부 클록 신호에 동기되어 출력되는데, 내부 클록 신호는 처음에 메모리로 인가될 때에는 외부 클록 신호와 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부 클록 신호와 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부 클록 신호가 메모리 컨트롤러에서 인가되는 외부 클록 신호의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부 클록 신호에 역보상하여 내부 클록 신호와 외부 클록 신호가 동기되도록 해야 한다.
이러한 역활을 수행하는 클록 동기회로로는 위상 고정 루프 회로(Phase Locked Loop circuit : PLL)와 지연 고정 루프 회로(Delay Locked Loop circuit : DLL)가 있다. 이 중 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상 고정 루프 회로(PLL)를 사용한다. 하지만, 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 동일한 경우에는 위상 고정 루프 회로(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연 고정 루프 회로(DLL)를 주로 사용한다. 즉, DDR SDRAM과 같은 동기식 반도체 메모리 장치의 경우는 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 동일하므로 클록 동기회로로서 주로 지연 고정 루프 회로(DLL)를 사용한다.
한편, 전술한 지연 고정 루프 회로(DLL)와 같은 클록 동기 장치에서 외부 클록 신호와 내부 클록 신호의 위상을 비교하는 회로가 얼마만큼의 정확도를 갖는 상태로 동작하는지는 곧 회로 전체의 동작 정확도를 결정할 정도로 중요한 이슈이다.
도 1은 종래기술에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 구성을 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 1을 참조하면, 외부 클록으로 볼 수 있는 소스 클록(REF_CLK)과 지연 고정 루프 회로(DLL) 내부의 피드백 클록(FB_CLK)의 위상을 비교하는 회로인 것을 알 수 있으며, 비교결과(FINE, COARSE, COARSE2)을 입력으로 사용하여 지연 고정 루프 회로(DLL)의 지연 고정(locking) 여부를 판단하게 되는 회로인 것을 유추할 수 있다.
그 구성을 살펴보면, 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하기 위한 제1 위상 비교부(10)와, 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)을 설정된 지연량(Unit Delay)만큼 지연시킨 클록(A)의 위상을 비교하기 위한 제2 위상 비교부(20)와, 소스 클록(REF_CLK)을 설정된 지연량(Unit Delay)만큼 지연시킨 클록(B)와 피드백 클록(FB_CLK)의 위상을 비교하기 위한 제3 위상 비교부(30), 및 제1 위상 비교부(10)의 출력신호(FINE)와 제2 위상 비교부(20)의 출력신호(COARSE1)와 제3 위상 비교부(30)의 출력신호(COARSE2)에 응답하여 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상일치 여부를 판단하기 위한 판단부(40)를 구비하는 것을 알 수 있다.
이와 같이, 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 앞/뒤로 설정된 지연량(Unit Delay)만큼씩의 간격을 두고 위상을 비교한 뒤 그 위상일치 여부를 최종적으로 판단하는 방식을 '3-POINT DETECTION'방식이라고 한다.
즉, 도 2에 도시된 것과 같이 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교한 결과(FINE)와 피드백 클록(FB_CLK)의 위상을 설정된 지연량(Unit Delay)만큼 지연시킨 클록(A)과 소스 클록(REF_CLK)의 위상을 비교한 결과(COASRSE1)가 각각 로직'로우'(Low)와 로직'하이'(High)인 경우 소스 클록(REF_CLK)의 근처에 피드백 클록(FB_CLK)이 위치했다고 볼 수 있다. 마찬가지로 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교한 결과(FINE)와 소스 클록(REF_CLK)의 위상을 설정된 지연량(Unit Delay)만큼 지연시킨 클록(B)과 피드백 클록(FB_CLK)의 위상을 비교한 결과(COARSE2)가 각각 로직'로우'(Low)와 로직'하이'(High)인 경우에도 소스 클록(REF_CLK) 근처에 피드백 클록(FB_CLK)이 위치했다고 볼 수 있다.
이와 같이, '3-POINT DETECTION'방식은 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교할 때 설정된 지연량(Unit Delay)만큼 앞/뒤 간격을 두고 비교한 결과를 참조하여 최종 비교 결과를 결정하는 방식이며, 설정된 지연량(Unit Delay)이 도 1 및 도 2에 도시된 것과 같이 '1 * Unit Delay'인 경우 위상 비교의 최종 검출 범위(detection range)는 '2 * Unit Delay'가 되는 것을 알 수 있다.
그런데, 전술한 바와 같은 종래기술에서는 설정된 지연량(Unit Delay)이 설계 당시에 한 번 결정되면 그 이후에는 조절될 수 없는 값이라는 문제점이 있다. 즉, 외부전원전압(VDD)의 레벨이 흔들리는 파워 노이즈와 같은 회로의 동작에 영향을 미칠 수 있는 문제들로 인해 피드백 클록(FB_CLK)이나 소스 클록(REF_CLK)의 위상이 흔들리는 경우에 의해 원래 락킹(locking)을 제대로 검출(detection)해야 하는 위치를 벗어나는 경우 정상적인 위상 비교 결과가 도출될 수 없게 되는 문제가 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 파워 노이즈의 발생으로 비교 대상 클록에 지터(jitter)가 발생하는 경우에도 최종 위상 비교 결과를 문제없이 발생시킬 수 있는 서로 다른 두 클록의 위상을 비교하는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 클록과 제2 클록의 위상을 비교하기 위한 제1 위상 비교부; 제1 테스트 신호에 응답하여 조절되는 제1 지연량만큼 상기 제1 클록을 지연시켜 생성된 클록과 상기 제2 클록의 위상을 비교하기 위한 제2 위상 비교부; 제2 테스트 신호에 응답하여 조절되는 제2 지연량만큼 상기 제2 클록을 지연시켜 생성된 클록과 상기 제1 클록의 위상을 비교하기 위한 제3 위상 비교부; 및 상기 제1 내지 제3 위상 비교부의 출력신호에 응답하여 상기 제1 클록과 상기 제2 클록의 위상일치 여부를 판단하기 위한 판단부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 서로 다른 두 클록의 위상을 비교하는 회로에 있어서, 파워 노이즈의 발생으로 비교 대상 클록에 지터(jitter)가 발생하는 경우에도 테스트 동작을 통해 위상 비교 범위를 조절해줌으로써 최종 위상 비교 결과를 문제없이 발생시킬 수 있는 효과가 있다.
도 1은 종래기술에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 구성을 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 구성을 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 구성요소 중 제1 또는 제2 테스트 신호에 응답하여 그 지연량이 조절되는 회로의 상세한 구성을 도시한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 구성을 도시한 블록 다이어그램이다.
도 3을 참조하면, 외부 클록으로 볼 수 있는 소스 클록(REF_CLK)과 지연 고정 루프 회로(DLL) 내부의 피드백 클록(FB_CLK)의 위상을 비교하는 회로인 것을 알 수 있으며, 비교결과(FINE, COARSE, COARSE2)을 입력으로 사용하여 지연 고정 루프 회로(DLL)의 지연 고정(locking) 여부를 판단하게 되는 회로인 것을 유추할 수 있다.
그 구성을 살펴보면, 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하기 위한 제1 위상 비교부(310)와, 제1 테스트 신호(TM1)에 응답하여 조절되는 제1 지연량(Delay TM1 + Unit Delay, 350)만큼 피드백 클록(FB_CLK)을 지연시킨 클록(C)과 소스 클록(REF_CLK)의 위상을 비교하기 위한 제2 위상 비교부(320)와, 제2 테스트 신호(TM2)에 응답하여 조절되는 제2 지연량(Delay TM2 + Unit Delay, 360)만큼 소스 클록(REF_CLK)을 지연시킨 클록(D)과 피드백 클록(FB_CLK)의 위상을 비교하기 위한 제3 위상비교부(330), 및 제1 위상비교부(310)의 출력신호(FINE)와 제2 위상비교부(320)의 출력신호(COARSE1) 및 제3 위상비교부(330)의 출력신호(COARSE2)에 응답하여 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상일치 여부를 판단하기 위한 판단부(340)를 구비한다.
여기서, 제1 테스트 신호(TM1)와 제2 테스트 신호(TM2)는 서로 동일한 값을 갖는 신호이고, 제1 지연량(Delay TM1 + Unit Delay, 350)과 제2 지연량(Delay TM2 + Unit Delay, 360)은 그 크기가 동일한 상태로 설정될 수 있다.
반대로, 제1 테스트 신호(TM1)와 제2 테스트 신호(TM2)는 서로 다른 값을 갖는 신호이고, 제1 지연량(Delay TM1 + Unit Delay, 350)과 제2 지연량(Delay TM2 + Unit Delay, 360)은 그 크기가 서로 다른 상태로 설정될 수도 있다.
그리고, 도 1에는 직접적으로 도시되진 않았지만 도 1에 도시된 서로 다른 두 클록의 위상을 비교하는 회로가 지연 고정 루프 회로(DLL)에 적용된다고 가정할 경우 지연 고정 동작을 위해 소스 클록(REF_CLK)의 위상을 가변지연시켜 지연고정 클록(DLL_CLK)을 생성하되, 판단부(340)의 출력신호(DET)에 응답하여 그 가변지연량이 조절되는 지연고정 동작부, 및 지연고정 클록(DLL_CLK)에 소스 클록(REF_CLK) 경로의 실제 지연조건을 반영하여 피드백 클록(FB_CLK)으로서 출력하기 위한 지연복제모델부(replica delay)를 더 구비하게 되는 형태가 될 것이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 구성요소 중 제1 또는 제2 테스트 신호에 응답하여 그 지연량이 조절되는 회로의 상세한 구성을 도시한 회로도이다.
도 4를 참조하면, 입력단으로 인가되는 소스 클록(REF_CLK) 또는(or) 피드백 클록(FB_CLK)을 지연시켜 출력(C or D)시킬 때 제1 테스트 신호(TM1) 또는(or) 제2 테스트 신호(TM2)의 논리레벨에 따라 그 지연량이 조절되는 구성인 것을 알 수 있다.
즉, 제1 테스트 신호(TM1) 또는(or) 제2 테스트 신호(TM2)가 로직'하이'(High)로 활성화되어 입력되면, 소스 클록(REF_CLK) 또는(or) 피드백 클록(FB_CLK)을 제1 지연량(Delay TM1 + Unit Delay) 또는 제2 지연량(Delay TM2 + Unit Delay)만큼 지연시켜 출력(C or D)시킨다.
하지만, 제1 테스트 신호(TM1) 또는(or) 제2 테스트 신호(TM2)가 로직'로우'(Low)로 비활성화되어 입력되면, 소스 클록(REF_CLK) 또는(or) 피드백 클록(FB_CLK)을 무조건 설정된 지연량(Unit Delay)만큼만 지연시켜 출력(C or D)시키게 된다.
도 5a 및 도 5b는 도 3에 도시된 본 발명의 실시예에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따라 지연 고정 루프 회로(DLL)와 같은 클록 동기화 회로에서 사용되는 서로 다른 두 클록의 위상을 비교하는 회로의 동작파형은 제1 테스트 신호(TM1) 및 제2 테스트 신호(TM2)가 로직'하이'(High)로 활성화된 구간에서의 동작을 도시한 타이밍 다이어그램 (도 5a)와 로직'로우'(Low)로 비활성화된 구간에서의 동작을 도시한 타이밍 다이어그램 (도 5b)로 나뉘어 지는 것을 알 수 있다.
먼저, 제1 테스트 신호(TM1) 및 제2 테스트 신호(TM2)가 로직'하이'(High)로 활성화된 구간에서 동작을 도시한 타이밍 다이어그램(도 5a)를 살펴보면, 피드백 클록(FB_CLK)을 제1 지연량(Delay TM1 + Unit Delay)만큼 지연시킨 클록(C)과 소스 클록(REF_CLK)을 제2 지연량(Delay TM2 + Unit Delay)만큼 지연시킨 클록(D)에 의해 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하기 위한 검출 범위(detection range)가 결정되므로, 제1 지연량(Delay TM1 + Unit Delay) + 제2 지연량(Delay TM2 + Unit Delay)이라는 상대적으로 넓은 위상 검출 범위 내에서 동작이 이루어지는 것을 알 수 있다.
즉, 제1 테스트 신호(TM1) 및 제2 테스트 신호(TM2)가 로직'하이'(High)로 활성화되는 구간에서는 위상 검출 범위를 상대적으로 넓게 가져감으로써, 파워 노이즈와 같은 예측 불가능한 문제가 발생하더라도 최종 위상 비교 결과(DET)의 값을 결정하는데 아무런 영향도 끼치지 않을 수 있도록 할 수 있다.
또한, 제1 테스트 신호(TM1) 및 제2 테스트 신호(TM2)가 로직'로우'(Low)로 비활성화된 구간에서 동작을 도시한 타이밍 다이어그램(도 5b)를 살펴보면, 피드백 클록(FB_CLK)을 설정된 지연량(Unit Delay)만큼 지연시킨 클록(C)과 소스 클록(REF_CLK)을 설정된 지연량(Unit Delay)만큼 지연시킨 클록(D)에 의해 소스 클록(REF_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하기 위한 검출 범위(detection range)가 결정되므로, 설정된 지연량(Unit Delay) + 설정된 지연량(Unit Delay)이라는 상대적으로 좁은 위상 검출 범위 내에서 동작이 이루어지는 것을 알 수 있다.
즉, 위상 검출 범위가 상대적으로 넓은 이유로 인해 파워 노이즈 같은 예측 불가능한 문제가 발생하지 않는 경우에 제1 테스트 신호(TM1) 및 제2 테스트 신호(TM2)를 로직'하이'(High)로 계속 유지하는 것으로 인해 위상 비교 정확도가 떨어지는 문제가 발생할 수도 있으므로, 선택에 따라 제1 테스트 신호(TM1) 및 제2 테스트 신호(TM2)를 로직'로우'(Low)로 변경해주는 동작을 통해 위상 검출 범위를 상대적으로 좁게 변경해줌으로서 위상 비교 정확도가 떨어지는 문제가 발생하는 경우도 방지할 수 있다.
참고로, 전술한 실시예에서는 제1 테스트 신호(TM1)와 제2 테스트 신호(TM2)가 동일한 논리레벨을 갖는 경우만 예를 들어 설명하였는데, 상기의 구성에서 설명하였듯이 제1 테스트 신호(TM1)와 제2 테스트 신호(TM2)가 꼭 동일한 논리레벨을 가질 필요는 없으며, 설계자에 의해 선택가능한 부분이다.
마찬가지로, 전술한 실시예에서는 제1 지연량(Delay TM1 + Unit Delay)과 제2 지연량(Delay TM2 + Unit Delay)이 동일한 크기를 갖는 경우로 예를 들어 설명하였는데, 상기의 구성에서 설명하였듯이 제1 지연량(Delay TM1 + Unit Delay)과 제2 지연량(Delay TM2 + Unit Delay)이 꼭 동일한 크기를 가질 필요는 없으며, 설계자에 의해 선택가능한 부분이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 서로 다른 두 클록의 위상을 비교하는 회로에 있어서, 파워 노이즈의 발생으로 비교 대상 클록에 지터(jitter)가 발생하는 경우에도 테스트 신호(TM1, TM2)의 논리레벨을 적절히 조절해 주는 동작을 통해 위상 비교 범위를 조절해줌으로써 최종 위상 비교 결과를 문제없이 발생시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 제1 위상 검출부 320 : 제2 위상 검출부
330 : 제3 위상 검출부 340 : 판단부
350 : 제1 지연량(Delay TM1 + Unit Delay)을 갖는 지연소자
350 : 제2 지연량(Delay TM2 + Unit Delay)을 갖는 지연소자

Claims (4)

  1. 제1 클록과 제2 클록의 위상을 비교하기 위한 제1 위상 비교부;
    제1 테스트 신호에 응답하여 조절되는 제1 지연량만큼 상기 제1 클록을 지연시켜 생성된 클록과 상기 제2 클록의 위상을 비교하기 위한 제2 위상 비교부;
    제2 테스트 신호에 응답하여 조절되는 제2 지연량만큼 상기 제2 클록을 지연시켜 생성된 클록과 상기 제1 클록의 위상을 비교하기 위한 제3 위상 비교부; 및
    상기 제1 내지 제3 위상 비교부의 출력신호에 응답하여 상기 제1 클록과 상기 제2 클록의 위상일치 여부를 판단하기 위한 판단부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 테스트 신호와 제2 테스트 신호는 동일한 신호이고, 상기 제1 지연량과 제2 지연량은 그 크기가 동일한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 테스트 신호와 제2 테스트 신호는 서로 다른 신호이고, 상기 제1 지연량과 상기 제2 지연량은 그 크기가 서로 다른 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    지연 고정 동작을 위해 상기 제1 클록의 위상을 가변지연시켜 지연고정 클록을 생성하되, 상기 판단부의 출력신호에 응답하여 그 가변지연량이 조절되는 지연고정 동작부; 및
    상기 지연고정 클록에 상기 제1 클록 경로의 실제 지연조건을 반영하여 상기 제2 클록으로서 출력하기 위한 지연복제모델부를 더 구비하는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065222A (ko) * 2016-12-07 2018-06-18 에스케이하이닉스 주식회사 테스트 장치

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