KR101002925B1 - 지연고정루프회로 - Google Patents

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Abstract

본 발명은 락킹 과정이 순차적으로 오작동없이 진행될 수 있도록 하는 지연고정루프회로에 관한 것으로서, 본 발명에 따른 지연고정루프회로는 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 지연시켜 내부클럭을 출력하는 지연고정루프부; 및 상기 지연고정루프부의 동작을 제어하는 클럭생성부를 포함하며, 상기 클럭생성부는 상기 외부클럭에 기초하여 펄스제어신호의 인에이블 구간에 응답해 순차적으로 인에이블되는 다수의 펄스신호를 생성하는 펄스생성수단; 및상기 다수의 펄스신호 중 제1 및 제2펄스신호를 이용하여 상기 펄스제어신호의 인에이블 구간폭을 결정하는 펄스제어수단을 포함하는 지연고정루프회로를 제공한다.
Figure R1020080064917
클럭생성부, 펄스신호, 지연량

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
본 발명은 지연고정루프회로에 관한 것으로, 보다 상세하게는 지연고정루프회로의 클럭생성부에 관한 것이다.
일반적으로 지연고정루프회로(delay locked loop circuit)는 예를 들어 동기식 반도체 메모리 장치의 외부로부터 입력되는 클럭을 이용하여 상기 반도체 메모리 장치로부터 출력되는 데이터의 타이밍을 제어하는 회로이다.
상기 반도체 메모리 장치의 출력 데이터가 오류 없이 칩셋으로 전송되기 위해서는 상기 메모리 장치와 상기 칩셋이 클럭에 동기되어야 한다. 그러나, 상기 반도체 메모리 장치로 입력되는 외부클럭은 상기 반도체 메모리 장치의 내부 회로에 의해 지연되기 때문에 외부클럭과 내부클럭간에 위상차가 발생한다. DLL은 상기 반도체 메모리 장치 내부 회로에 의해 발생되는 위상 스큐(Clock Skew)를 보상하여 상기 반도체 메모리 장치로부터 출력되는 데이터와 클럭간의 위상차를 제거한다.
도 1은 종래의 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 종래의 지연고정루프회로는 위상비교부(101), 지연조절부(111), 레플리카 모델부(121), 모드생성부(131), 클럭생성부(141)로 구성된다.
위상비교부(101)는 외부클럭(EXT_CLK)과 반도체 메모리 장치 내부의 클럭 지연성분을 모델링한 레플리카부(105)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교하고 위상비교신호(CMP)를 지연조절부(111)로 출력한다. 지연조절부(111)는 위상비교신호(CMP)에 응답해 지연량을 결정한 후 외부클럭(EXT_CLK)을 지연시켜 내부클럭(CLK_OUT)을 출력한다. 내부클럭(CLK_OUT)은 레플리카 모델부(121)로 입력된다. 상기의 과정을 거쳐 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상이 일치하면 지연고정, 즉 락킹(LOCKING)된다.
한편, 지연조절부(111)는 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차가 큰 경우 한번에 많은 지연량으로 지연량을 조절하며 이후 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차가 작아지면 한번에 적은 지연량으로 지연량을 조절한다. 모드생성부(131)는 위상비교신호(CMP)에 응답해 모드신호(MODE)를 출력하여 지연조절부(111)의 동작을 제어한다. 모드신호(MODE)는 지연조절부(111)에서 지연량을 많이 증가시킬 필요가 있는 모드, 많이 증가시킬 필요가 없는 모드를 결정하는 신호이다.
지연고정루프회로의 구성요소의 동작은 클럭생성부(141)에 의해 제어된다. 클럭생성부(141)는 외부클럭(EXT_CLK)에 기초하여 순차적으로 인에이블되는 다수의 펄스신호(P_1 내지 P_N)를 생성한다. 인에이블된 다수의 펄스신호(P_1 내지 P_N)중 전부 또는 일부가 지연고정루프회로의 구성요소를 인에이블한다. 예를 들어 제2펄스신호(P_2)가 모드생성부(131)를 인에이블하여 모드생성부(131)는 모드신호(MODE)를 출력한다. 그리고 제6펄스신호(P_6)가 지연조절부(111)를 인에이블하여 지연조절부(111)는 외부클럭(EXT_CLK)을 지연한다.
설계상, 지연고정루프회로의 구성요소상 클럭생성부(141)에서 생성되는 다수의 펄스신호(P_1 내지 P_N)는 다양하게 이용될 수 있다.
도 2는 도1의 클럭생성부(141)의 상세 구성도이다.
도면에 도시된 바와 같이 클럭생성부(141)는 펄스생성수단(201) 및 펄스제어수단(221)으로 구성된다.
펄스생성수단(201)은 외부클럭(EXT_CLK)에 응답해 후술되는 입력신호(SATRT)를 외부클럭(EXT_CLK)의 1주기만큼씩 각각 지연시켜 출력하는 제1 내지 제11플립플롭(203 내지 213)이 직렬 연결되어 있다. 초기 동작시 리셋신호(RESET)가 하이레벨로 인에이블되면 제1 내지 제11플립플롭(203 내지 213)은 로우레벨로 리셋된다. 제1플립플롭(203)은 입력신호를 반전시켜 출력(QB)하므로 외부클럭(EXT_CLK)의 라이징 에지에 응답해 하이레벨로 인에이블되는 제1펄스신호(PULSE_1)를 출력한다. 제1펄스신호(PULSE_1)는 제2플립플롭(204)으로 입력되고 제2플립플롭(204)은 제1펄스신호(PULSE_1)로부터 외부클럭(EXT_CLK)의 1주기만큼 지연되어 인에이블되는 제2펄스신호(PULSE_2)를 생성한다. 유사하게 제3플립플 롭(205) 내지 제11플립플롭(213)은 전단의 펄스신호를 외부클럭(EXT_CLK)의 1주기만큼씩 각각 지연시켜 출력함으로써 제3 내지 제11펄스신호(PULSE_3 내지 PULSE_11)를 순차적으로 인에이블한다.
펄스제어수단(221)의 입력신호는 순차적으로 인에이블되는 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)이다. 펄스제어수단(221)은 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)가 모두 로우레벨의 디스에이블 상태이면 펄스제어신호(START)를 로우레벨로 인에이블한다. 펄스제어수단(221)은 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11) 중 적어도 어느 하나가 하이레벨의 인에이블 상태이면 펄스제어신호를 하이레벨로 디스에이블한다.
펄스제어신호(START)는 제1플립플롭(203)으로 입력되고 펄스생성수단(201)은 상기된 바와 같이 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)를 생성한다. 펄스제어수단(221)은 제1펄스신호(PULSE_1)가 인에이블된 경우 펄스제어신호(START)를 디스에이블시켜 제1펄스신호(PULSE_1)가 펄스형태로 유지되도록 한다.
펄스제어수단(221)의 자세한 동작과정을 설명하면 다음과 같다. 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)는 다수의 노어게이트(223 내지 226)로 입력된다. 그리고 다수의 노어게이트(223 내지 226)의 출력신호는 다수의 낸드게이트(227, 228)에 입력된다. 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11) 중 하나라도 하이레벨로 인에이블되면 다수의 노어게이트(223 내지 226) 중 하나는 로우레벨 신호를 출력하므로 다수의 낸드게이트(227, 228) 중 하나는 하이레벨 신호를 출력한다. 따라서 오어게이트(229)에 의해 펄스제어신호(START)는 하이레벨로 디스에 이블된다. 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)가 모두 로우레벨로 디스에이블되면 다수의 노어게이트(223 내지 226)의 출력신호는 하이레벨이므로 다수의 낸드게이트(227, 228)는 모두 로우레벨을 출력한다. 따라서 오어게이트(229)에 의해 펄스제어신호(START)는 로우레벨로 인에이블된다. 다수의 펄스신호가 다수의 게이트에 의해 비교되어 펄스제어신호(START)가 인에이블, 디스에이블되기 때문에 펄스신호간 비교된 결과가 펄스제어신호에 반영되기까지 소정의 지연량이 존재한다.
한편, 설계에 따라 지연고정루프회로에서 사용되는 펄스신호의 개수는 달라질 수 있으며 펄스신호의 주기는 펄스제어수단(221)에 의해 펄스제어신호(START)에 영향을 주는 펄스신호의 개수에 의해 결정된다.
예를 들어 제1 내지 제8펄스신호(PULSE_1 내지 PULSE_8)를 이용하여 펄스제어신호(START)를 인에이블할 경우의 제1 내지 제8펄스신호(PULSE_1 내지 PULSE_8)의 주기는, 제1내지 제11펄스신호(PULSE_1 내지 PULSE_11)를 이용하여 펄스제어신호(START)를 인에이블할 경우의 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)의 주기보다 짧다. 이와 같이 펄스신호의 주기를 조절하기 위해 클럭생성부(141)는 펄스생성수단(221)의 플립플롭을 링 오실레이터 타입으로 구성하지 않고 펄스제어수단(221)을 별도로 구비한다.
한편, 설계에 따라 펄스생성수단(201)에서 생성되는 펄스신호의 개수는 달라질 수 있다.
도 3a 및 도 3b는 도 2의 클럭생성부(141)의 동작을 설명하기 위한 타이밍 도이다.
도 3a는 외부클럭(EXT_CLK)의 주파수가 상대적으로 낮은 경우를 도시하고 있으며 도 3b는 외부클럭(EXT_CLK)의 주파수가 상대적으로 높은 경우를 도시하고 있다.
먼저 도 3a를 살펴보면, 초기 동작시 리셋신호(RESET)가 하이레벨로 인에이블되어 있고 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)는 로우레벨로 디스에이블되어 있다. 펄스제어신호(START)는 로우레벨로 인에이블되면 외부클럭(EXT_CLK)의 라이징 에지에 제1펄스신호(PULSE_1)가 하이레벨로 인에이블된다. 그리고 제1펄스신호(PULSE_1)가 하이레벨로 인에이블되고 제1지연(D1) 이후에 펄스제어신호(START)가 하이레벨로 디스에이블된다. 따라서 외부클럭(EXT_CLK)의 다음 라이징 에지에 제1펄스신호(PULSE_1)가 로우레벨로 디스에이블되므로 제1펄스신호(PULSE_1)는 외부클럭(EXT_CLK)의 1주기 동안 펄스형태를 유지한다.
제2 내지 제11플립플롭(204 내지 213)에 의해 제2 내지 제11펄스신호(PULSE_2 내지 PULSE_11)는 제1펄스신호(PULSE_1)가 외부클럭(EXT_CLK)의 1주기만큼씩 지연되어 순차적으로 외부클럭의 1주기동안 펄스형태로 인에이블된다. 제1 내지 제11 펄스신호(PULSE_1 내지 PULSE_11)가 모두 디스에이블되면 펄스제어신호(START)는 제1지연(D1) 이후에 로우레벨로 인에이블된다. 상기 과정을 통해 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)가 주기적으로 생성된다.
도 3b에서 클럭생성부(141)의 동작과정은 도 3a와 유사하다.
다만 도 3b에 도시된 바와 같이 외부클럭(EXT_CLK)의 주파수가 높아질 경우 제1펄스신호(PULSE_1)가 인에이블된 이후 제1지연(D1) 이후에 펄스제어신호(START)가 디스에이블되면 펄스제어신호(START)의 인에이블 구간이 외부클럭(EXT_CLK)의 1주기보다 클 수 있다. 이 경우 제1펄스신호(PULSE_1)의 인에이블 구간은 외부클럭(EXT_CLK)의 2주기만큼이며 제2 내지 제11펄스신호(PULSE_2 내지 PULSE_11)는 제1펄스신호(PULSE_1)로부터 외부클럭(EXT_CLK)의 1주기만큼씩 지연되어 순차적으로 인에이블되므로 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)의 인에이블 구간이 오버랩된다. 펄스신호의 오버랩은 지연고정루프회로 구성요소의 인에이블 구간의 오버랩을 의미하며 결국 지연고정루프회로의 오작동을 유발하는 원인이 된다.
정리하면, 종래 기술에 의할 때 외부클럭(EXT_CLK)의 주파수가 높아질 경우 펄스제어신호(START)의 인에이블 구간폭이 외부클럭(EXT_CLK)의 한 클럭 사이클보다 넓어져, 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)의 인에이블 구간이 오버랩될 수 있다. 이 경우 종래의 지연고정루프회로의 락킹 과정은 순차적으로 일어날 수 없으며 오동작이 일어날 수 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 지연고정루프회로의 락킹과정을 제어하는 클럭생성부가 펄스신호를 오버랩없이 생성함으로써 락킹과정이 순차적으로 오작동없이 진행될 수 있는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 지연시켜 내부클럭을 출력하는 지연고정루프부; 및 상기 지연고정루프부의 동작을 제어하는 클럭생성부를 포함하며, 상기 클럭생성부는 상기 외부클럭에 기초하여 펄스제어신호의 인에이블 구간에 응답해 순차적으로 인에이블되는 다수의 펄스신호를 생성하는 펄스생성수단; 및상기 다수의 펄스신호 중 제1 및 제2펄스신호를 이용하여 상기 펄스제어신호의 인에이블 구간폭을 결정하는 펄스제어수단을 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 피드백클럭과 외부클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교신호에 응답하여 상기 외부클럭을 지연시켜 내부클럭을 출력하는 지연조절부; 락킹 정보를 출력하는 모드생성부; 상기 내부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부; 및 상기 위상비교부, 상기 지연조절부 및 상기 모드생성부의 동작을 제어하는 클럭생성부를 포함 하며 상기 클럭생성부는 상기 외부클럭에 기초하여 펄스제어신호의 인에이블 구간에 응답해 순차적으로 인에이블되는 다수의 펄스신호를 생성하는 펄스생성수단; 및 상기 다수의 펄스신호 중 제1펄스신호에 응답해 상기 펄스제어신호를 인에이블하고 상기 제1펄스신호보다 지연된 제2펄스신호에 응답해 상기 펄스제어신호를 디스에이블하는 펄스제어수단을 포함하는 지연고정루프회로를 제공한다.
본 발명에 따르면, 지연고정루프회로의 클럭생성부는 오버랩되지 않는 펄스신호를 생성할 수 있다. 따라서 지연고정루프회로의 락킹과정이 순차적으로 오작동없이 진행될 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 클럭생성부의 상세 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 클럭생성부(401)는 펄스생성수단(411) 및 펄스제어수단(431)을 포함한다. 도시되지는 않았지만 클럭생성부(401)는 도 1의 위상비교부(101), 지연조절부(111), 레플리카 모델부(121) 및 모드생성 부(131)와 함께 동작하며 지연고정루프회로의 락킹과정을 제어한다.
펄스생성수단(411)은 외부클럭(EXT_CLK)에 기초하여 펄스제어신호(START)의 인에이블 구간에 응답해 순차적으로 인에이블되는 다수의 펄스신호를 생성한다. 펄스생성수단(411)은 외부클럭(EXT_CLK)의 제1에지에 응답해 입력신호를 지연시켜 출력하는 다수의 지연소자를 포함하며 상기 다수의 지연소자 중 첫번째 지연소자는 펄스제어신호(START)를 입력받는다. 다수의 지연소자는 플립플롭으로 구성될 수 있으며, 플립플롭은 외부클럭(EXT_CLK)의 제1에지에 응답해 입력신호를 출력한다. 제1에지는 라이징 에지 또는 폴링 에지가 될 수 있으며 이하에서 제1에지가 라이징 에지인 경우를 설명한다.
이해를 돕기위해 상기 다수의 펄스신호가 종래기술과 동일하게 11개인 경우를 설명한다. 종래의 펄스생성수단(201)과 유사하게 제1 내지 제11플립플롭(413 내지 423)은 직렬 연결되어 있으며, 펄스생성수단(411)은 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)를 생성한다. 초기 동작시 리셋신호(RESET)는 하이레벨로 인에이블되며 제1 내지 제11플립플롭(413 내지 423)은 로우레벨로 리셋된다. 제1플립플롭(413)은 펄스제어신호(START)를 입력받는다.
초기 동작시 펄스제어신호(START)는 리셋신호(RESET)에 의해 하이레벨로 인에이블되며 이후 펄스제어수단(431)에 의해 펄스제어신호(START)가 하이레벨로 인에이블된다. 펄스제어신호(START)의 하이레벨 구간에 제1플립플롭(413)은 외부클럭(EXT_CLK)의 라이징 에지에 응답해 하이레벨로 인에이블되는 제1펄스신호(PULSE_1)를 출력한다. 본 발명에 따르면 펄스제어신호(START)는 도 2의 펄스제 어신호(START)와 달리 하이레벨로 인에이블되는 신호이다. 따라서 제1플립플롭(413)은 입력신호를 반전시키지 않고 제1펄스신호(PULSE_1)를 출력한다. 제2 내지 제11플립플롭(413 내지 423)은 제1펄스신호(PULSE_1)로부터 외부클럭(EXT_CLK)과 한클럭 사이클만큼씩 지연시켜 순차적으로 인에이블되는 제2 내지 제11펄스신호(PULSE_2 내지 PULSE_11)를 생성한다. 생성되는 펄스신호의 개수는 설계에 따라 달라질 수 있다.
펄스제어수단(431)은 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11) 중 2개의 펄스신호를 이용하여 펄스제어신호(START)를 인에이블, 디스에이블한다. 따라서 펄스제어신호(START)의 인에이블 구간폭은 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11) 중 2개의 펄스신호에 의해 결정된다. 도 4에서는 상기 2개의 펄스신호가 제1 및 제11펄스신호(PULSE_1, PULSE_11)인 경우가 일실시예로서 설명된다.
초기 동작시 리셋신호(RESET)는 하이레벨로 인에이블된다. 오어게이트(433)는 제11펄스신호(PULSE_11)와 리셋신호(RESET)를 입력받는다. 초기동작시 제1 및 제11펄스신호(PULSE_1, PULSE_11)는 로우레벨로 디스에이블되어 있으므로 래치(435)의 초기값을 설정하기 위해 오어게이트(433)는 리셋신호(RESET)를 입력받아 래치(435)의 입력단(R)으로 하이레벨 신호를 출력한다.
래치(435)는 입력단(R)으로 하이레벨 신호가 입력되고 입력단(S)으로 로우레벨 신호가 입력되면 로우레벨을 출력하고, 입력단(R)으로 로우레벨 신호가 입력되고 입력단(S)으로 하이레벨 신호가 입력되면 하이레벨 신호를 출력한다. 입력단(R)과 입력단(S)으로 모두 로우레벨 신호가 입력되면 래치(435)는 이전 출력레벨 을 계속 유지한다.
리셋신호(RESET)에 의해 래치(435)는 로우레벨의 신호를 출력한다. 인버터(437)는 래치(435)의 출력신호를 반전시켜 펄스제어신호(START)를 하이레벨로 인에이블한다. 이후 리셋신호(RESET)가 로우레벨로 디스에이블되더라도 래치(435)는 로우레벨의 출력신호를 유지하므로 인버터(437)에 의해 펄스제어신호(START)는 하이레벨로 인에이블된다.
펄스제어신호(START)가 하이레벨로 인에이블되면 제1플립플롭(413)은 제1펄스신호(PULSE_1)를 하이레벨로 인에이블한다.
하이레벨로 인에이블된 제1펄스신호(PULSE_1)가 입력단(S)으로 입력되면 노드A는 하이레벨이되고 펄스제어신호(START)는 제2지연(D2) 이후 로우레벨로 디스에이블된다. 제2지연(D2)은 도 5에 도시되어 있다. 펄스생성수단(411)에 의해 제11펄스신호(PULSE_11)가 인에이블될 때까지 래치(435)에 의해 펄스제어신호(START)는 로우레벨 상태, 즉 디스에이블 상태를 유지한다. 제11펄스신호(PULSE_11)가 인에이블되면 래치(435)는 로우레벨의 신호를 출력하고 펄스제어신호(START)는 제2지연(D2) 이후 하이레벨로 인에이블된다. 제1펄스신호(PULSE_1)는 펄스제어신호(START)에 응답해 하이레벨로 인에이블된다.
즉, 래치(435)는 제1펄스신호(PULSE_1)에 응답해 하이레벨의 신호를 출력하고 인버터(437)는 펄스제어신호(START)를 로우레벨로 디스에이블한다. 그리고 래치(435)는 제11펄스신호(PULSE_11)에 응답해 로우레벨의 신호를 출력하고 인버터(437)는 펄스제어신호(START)를 하이레벨로 인에이블한다.
종래기술과 달리 본 발명의 펄스제어수단(431)은 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)의 논리레벨을 모두 비교하여 펄스제어신호(START)를 인에이블하지 않으므로 펄스제어신호(START)의 인에이블 과정에서 지연량(D2)이 종래기술에서 발생하는 지연량(D1)보다 적다. 따라서 펄스제어신호(START)가 인에이블되어있는 동안 제1펄스신호(PULSE_1)가 외부클럭(EXT_CLK)의 라이징 에지에 응답해 인에이블되고 외부클럭(EXT_CLK)의 다음 라이징 에지에 응답하기 전에, 펄스제어신호(START)는 디스에이블된다.
즉, 본 발명에 따른 클럭생성부(401)에 의할 때 외부클럭(EXT_CLK)이 고주파더라도 펄스제어신호(START)의 인에이블 구간폭이 종래기술에 비해 줄어들어 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)는 오버랩되지 않고 인에이블될 수 있으며 따라서 지연고정루프회로의 락킹과정은 오작동없이 진행될 수 있다.
한편, 설계에 따라 래치(435)에 입력되는 펄스신호는 달라질 수 있으며 펄스신호의 주기는 래치(435)에 입력되는 펄스신호간 위상차에 의한다. 래치(435)에 입력되는 펄스신호간 위상차가 작아질수록 펄스신호의 주기는 짧다.
도 5는 도 4의 클럭생성부(401)의 동작을 설명하기위한 타이밍 도로서 도 3b와 같이 도 3a의 경우보다 외부클럭(EXT_CLK)의 주파수가 높은 경우를 도시하고 있다.
초기 동작시 펄스생성수단(411)의 플립플롭에 입력되는 리셋신호(RESET)가 하이레벨로 인에이블되어 있어 제1 내지 제11펄스신호(PULSE_1 내지 PULSE_11)는 로우레벨로 디스에이블되어 있다. 그러나 리셋신호(RESET)에 의해 펄스제어신호(START)는 하이레벨로 인에이블되어 있어 리셋신호(RESET)가 로우레벨로 디스에이블되면 외부클럭(EXT_CLK)의 라이징 에지에 제1펄스신호(PULSE_1)는 하이레벨로 인에이블된다. 제1펄스신호(PULSE_1)가 하이레벨로 인에이블되고 제2지연(D2) 이후에 펄스제어신호(START)는 펄스제어수단(431)에 의해 로우레벨로 디스에이블된다. 따라서 외부클럭(EXT_CLK)의 다음 라이징 에지에 제1펄스신호(PULSE_1)가 로우레벨로 디스에이블되므로 제1펄스신호(PULSE_1)는 외부클럭(EXT_CLK)의 한클럭 사이클만큼 인에이블되는 펄스형태가 된다.
제2 내지 제11플립플롭(414 내지 423)에 의해 제2 내지 제11펄스신호(PULSE_2 내지 PULSE_11)는 제1펄스신호(PULSE_1)로부터 외부클럭(EXT_CLK)의 1주기만큼씩 지연되어 순차적으로 인에이블된다. 제11펄스신호(PULSE_11)가 인에이블되고 제3지연(D3) 이후에 펄스제어신호(START)는 펄스제어수단(431)에 의해 인에이블된다. 그리고 제1펄스신호(PULSE_1)는 외부클럭(EXT_CLK)의 라이징 에지에 다시 인에이블된다.
이때 펄스제어신호(START)는 펄스신호가 인에이블, 디스에이블된 후 종래기술에 비해 적은 지연량(D2)만큼 지연된 후 인에이블, 디스에에블되기 때문에 펄스제어신호(START)의 인에이이블 구간폭이 좁아서 제1펄스신호(PULSE_1)는 외부클럭(EXT_CLK)의 2주기동안 인에이블되지 않는다. 따라서 일정한 펄스폭의 펄스신호가 생성될 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 지연고정루프회로의 구성도,
도 2는 도1의 클럭생성부의 상세 구성도,
도 3a 및 도 3b는 도 2의 클럭생성부의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명의 일실시예에 따른 클럭생성부의 상세 구성도,
도 5는 도 4의 클럭생성부의 동작을 설명하기위한 타이밍 도이다.

Claims (12)

  1. 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 지연시켜 내부클럭을 출력하는 지연고정루프부; 및
    순차적으로 인에이블되는 다수의 펄스신호를 이용하여, 상기 지연고정루프부의 락킹 동작을 제어하는 클럭생성부
    를 포함하며,
    상기 클럭생성부는
    상기 외부클럭에 기초하여 펄스제어신호의 인에이블 구간에 응답해, 상기 다수의 펄스신호를 생성하는 펄스생성수단; 및
    상기 다수의 펄스신호 중 제1 및 제2펄스신호를 이용하여 상기 펄스제어신호의 인에이블 구간폭을 결정하는 펄스제어수단
    을 포함하는 지연고정루프회로.
  2. 제 1항에 있어서,
    상기 제2펄스신호는,
    상기 제1펄스신호보다 지연되어 인에이블되는
    지연고정루프회로.
  3. 제 2항에 있어서,
    상기 펄스제어수단은,
    상기 제1펄스신호에 응답해 상기 펄스제어신호를 디스에이블하며 상기 제2펄스신호에 응답해 상기 펄스제어신호를 인에이블하는
    지연고정루프회로.
  4. 제 3항에 있어서,
    상기 펄스제어수단은
    상기 펄스제어신호의 디스에이블 상태를 상기 펄스제어신호가 인에이블될 때까지 유지하는
    지연고정루프회로.
  5. 제 2항에 있어서,
    상기 펄스제어수단은,
    상기 제1 및 제2펄스신호와 무관하게 리셋신호에 응답해 상기 펄스제어신호를 인에이블하는
    지연고정루프회로.
  6. 제 1항에 있어서,
    상기 다수의 펄스신호의 주기는
    상기 제1 및 제2펄스신호 간의 위상차에 의해 결정되는
    지연고정루프회로.
  7. 제 1항에 있어서,
    상기 펄스생성수단은,
    상기 외부클럭의 제1에지에 입력신호를 입력받아 지연시켜 출력하는 다수의 지연소자
    를 포함하며
    상기 다수의 지연소자 중 첫번째 지연소자는
    상기 펄스제어신호를 입력받는
    지연고정루프회로.
  8. 피드백클럭과 외부클럭의 위상을 비교하는 위상비교부;
    상기 위상비교부의 비교신호에 응답하여 상기 외부클럭을 지연시켜 내부클럭을 출력하는 지연조절부;
    락킹 정보를 출력하는 모드생성부;
    상기 내부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부; 및
    순차적으로 인에이블되는 다수의 펄스신호를 이용하여, 상기 위상비교부, 상기 지연조절부 및 상기 모드생성부의 동작을 제어하는 클럭생성부
    를 포함하며
    상기 클럭생성부는,
    상기 외부클럭에 기초하여 펄스제어신호의 인에이블 구간에 응답해, 상기 다수의 펄스신호를 생성하는 펄스생성수단; 및
    상기 다수의 펄스신호 중 제1펄스신호에 응답해 상기 펄스제어신호를 인에이블하고 상기 제1펄스신호보다 지연된 제2펄스신호에 응답해 상기 펄스제어신호를 디스에이블하는 펄스제어수단
    을 포함하는 지연고정루프회로.
  9. 제 8항에 있어서,
    상기 펄스제어수단은
    상기 펄스제어신호의 디스에이블 상태를 상기 펄스제어신호가 인에이블될 때까지 유지하는
    지연고정루프회로.
  10. 제 8항에 있어서,
    상기 펄스제어수단은,
    상기 제1 및 제2펄스신호와 무관하게 리셋신호에 응답해 상기 펄스제어신호를 인에이블하는
    지연고정루프회로.
  11. 제 8항에 있어서,
    상기 다수의 펄스신호의 주기는
    상기 제1 및 제2펄스신호 간의 위상차에 의해 결정되는
    지연고정루프회로.
  12. 제 8항에 있어서,
    상기 펄스생성수단은,
    상기 외부클럭의 제1에지에 입력신호를 입력받아 지연시켜 출력하는 다수의 지연소자
    를 포함하며
    상기 다수의 지연소자 중 첫번째 지연소자는
    상기 펄스제어신호를 입력받는
    지연고정루프회로.
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