KR100917630B1 - 지연 고정 루프 회로 - Google Patents

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KR100917630B1
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Abstract

본 발명은 락킹이후 락킹과정보다 긴 주기를 가지고 주기적으로 피드백클럭과 외부클럭의 위상을 비교하여 외부클럭의 지연값을 조절하며 업데이트하는 지연고정루프회로에 관한 것으로서, 상기 피드백클럭과 상기 외부클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교신호에 응답하여 외부클럭을 지연시키는 지연부; 지연된 상기 외부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부; 및 락킹이후 일정 주기마다 일정 시간동안 상기 레플리카부로 입력되는 상기 지연된 외부클럭의 토글링을 디스에이블하는 토글링 제어부를 포함한다.
레플리카부, 토글링, 전력소모

Description

지연 고정 루프 회로{Delay Locked Loop Circuit}
본 발명은 지연고정루프회로에 관한 것으로, 보다 상세하게는 락킹 이후 외부클럭의 지연값을 업데이트하는 과정에서 전력소모를 줄이는 지연고정루프회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 장치는 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 외부클럭을 입력받아 반도체 장치의 내부클럭으로 사용한다. 동기식 반도체 장치는 입력되는 내부클럭을 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이 때 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 외부클럭과 데이터간의 시간적 동기가 매우 중요하다.
그런데 외부클럭은 반도체 장치 내부로 입력되어 내부클럭으로서 반도체 장치 전체에 분배된다. 따라서 외부클럭 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 내부클럭은 입력핀에 바로 인접한 부분의 내부클럭에 대하여 상당히 지연 되어 외부클럭과 내부클럭 사이에 위상차이가 발생한다.
이러한 문제를 해결하기위해 동기식 반도체 장치는 클럭 동기회로를 포함하고 있으며, 클럭 동기회로에 지연고정루프회로가 있다. 지연고정루프회로는 내부클럭이 반도체 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연 성분을 보상하여 내부클럭을 생성함으로써 반도체 장치의 최종데이터 입출력에 사용되는 내부클럭을 외부클럭에 동기되게 한다
도 1은 종래의 지연고정루프회로를 도시한 블록도이다.
위상비교부(103)는 외부클럭(ext_clk)과 반도체 장치 내부의 클럭 지연성분을 모델링한 레플리카부(105)를 통해 출력되는 피드백 클럭(fb_clk)의 위상을 비교한다. 외부클럭(ext_clk)의 라이징 에지에서 피드백 클럭(fb_clk)의 논리레벨을 판단하여 위상을 비교한 후 비교신호(cmp)를 지연조절부(107)로 출력한다.
지연조절부(107)는 비교신호(cmp)를 입력받아 지연값(Dd)의 증가 또는 감소를 결정해 지연라인부(109)의 지연값(Dd)을 조절하는 지연조절신호(delay)를 출력한다. 지연라인부(109)는 지연조절신호(delay)를 입력받아 외부클럭(ext_clk)을 지연시켜 출력한다.
지연된 외부클럭(dl_clk)은 피드백되어 레플리카부(105)로 입력된다. 지연된 외부클럭(dl_clk)은 레플리카부(105)를 거쳐 피드백 클럭(fb_clk)으로서 위상비교부(103)로 입력된다. 이후 다시 위상비교부(103)가 위상을 비교하며 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상이 일치할 때까지 상기의 과정이 반복된다.
그리고 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상이 일치하면 지연고정루프회로에서 외부클럭(ext_clk)의 지연값(Dd)이 고정 즉, 락킹(locking)된다.
한편, 지연고정루프회로에는 모드발생부(113)가 추가적으로 포함될 수 있다. 모드발생부(113)는 위상비교부(103)의 비교신호(cmp)를 입력받아 외부클럭(ext_clk)의 지연값(Dd)을 한번에 많이 증가시킬지, 적게 증가시킬지를 결정한다. 예컨대, 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상차이가 크다면 지연값(Dd)을 많이 증가시키라는 모드신호(mode)를 출력하여 락킹(locking)이 빨리 일어날 수 있도록 한다. 즉, 모드신호(mode)는 지연값을 많이 증가시킬 필요가 있는 모드, 많이 증가시킬 필요가 없는 모드를 결정하는 신호이다.
또한 모드발생부(113)는 지연고정루프회로에서의 락킹여부를 판단한다. 예컨대, 위상비교부(103)의 비교신호(cmp)가 하이레벨과 로우레벨로 번갈아 출력될 때 즉, 뱅뱅에러(bang bang error)가 존재하면 지연고정루프회로에서 락킹이 되었다고 볼 수 있다. 지연값(Dd)이 디지털적으로 조절되는 경우, 정확하게 위상이 일치하기는 어렵기 때문이다. 지연고정루프회로에서 외부클럭(ext_clk)의 지연값이 고정, 즉 락킹(locking)되면 모드발생부(113)는 락킹신호(lock)를 인에이블하여 출력한다.
지연고정루프회로에서 락킹 과정은 펄스발생부(115)에 의해 일정하게 제어된다. 도 2는 펄스발생부(115)의 펄스신호를 도시한 도면이다.
펄스발생부(115)는 외부클럭(ext_clk)에 동기되어 일정한 주기를 갖는 다수의 펄스신호를 발생한다. 펄스 발생부(115)의 펄스신호는 지연고정루프회로의 각 부분을 순서대로 인에이블시킨다.
즉, 상기 검토한 락킹과정에 따라 펄스발생부(115)의 펄스신호는 위상비교부(103), 모드발생부(113), 지연조절부(107)를 차례로 인에이블시키도록 차례대로 발생한다. 펄스발생부(115)의 펄스신호는 지연고정루프회로의 각 부분의 인에이블 신호라고 할 수 있다. 위상비교부(103)는 위상비교 인에이블 신호(pd_en)에 응답해 동작하며 모드발생부(113)는 모드 인에이블 신호(mode_en)에 응답해 동작한다. 지연조절부(107) 역시 지연조절 인에이블 신호(delay_en)에 응답해 동작한다.
이 때 각 부분의 동작 결과는 다음 부분이 동작을 할 때까지 유지되어 다음 부분이 상기 동작결과를 이용할 수 있다. 예컨대, 위상비교 인에이블 신호(pd_en)와 모드 인에이블 신호(mode_en)의 인에이블 구간 사이에서 위상비교결과는 모드 발생부(113)가 동작하는 모드 인에이블 신호(mode_en)의 인에이블 시점까지 유지될 수 있도록 위상비교부(103)의 출력단에 래치수단이 구비될 수 있다. 설계에 따라 이와 다른 다양한 방법이 적용될 수 있다.
다시 도1로 돌아와, 지연고정루프회로에서 락킹이 되면, 락킹 이후에는 일정시간에 한번 주기적으로 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 외부클럭(ext_clk)의 지연값(Dd)을 보정하는 업데이트 과정이 일어난다. 상기 언급한 바와 같이 지연고정루프회로에서 락킹이 된 이후에는 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상이 많이 어긋나지 않으므로 락킹 과정보다 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상을 자주 비교하며 외부클럭(ext_clk)의 지연값(Dd)을 조절할 필요가 없다. 따라서 업데이트 과정에서는 락킹과정에서 보다 긴 주기를 갖는 인에이블 신호(pd_en, mode_en, dealy_en)가 이용된다.
락킹이후 업데이트 과정에서 외부클럭(ext_clk)의 지연값(Dd)의 보상은 락킹과정에 비하여 상당히 긴 주기를 가지고 일어난다. 즉, 업데이트 과정에서 지연값(Dd)의 보상은 락킹과정에 비해 일정시간동안 적은 빈도만큼 수행됨에도 불구하고 종래기술에 따르면 업데이트 과정에서 피드백클럭(fb_clk)은 항상 지연고정루프회로에서 토글링하므로 지연고정루프회로의 전력소모가 많은 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 지연고정루프회로의 락킹 이후 지연값을 보정하는 업데이트과정에서 레플리카부로 입력되는 클럭의 토글링을 소멸시켜 전력소모를 감소시키는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 상기 피드백클럭과 상기 외부클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교신호에 응답하여 외부클럭을 지연시키는 지연부; 지연된 상기 외부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부; 및 락킹이후 일정 주기마다 일정 시간동안 상기 레플리카부로 입력되는 상기 지연된 외부클럭의 토글링을 디스에이블하는 토글링 제어부를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명은 피드백클럭과 외부클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교신호에 응답하여 상기 외부클럭의 지연값을 조절하는 지연조절신호를 출력하는 지연조절부; 상기 지연조절신호에 응답하여 상기 외부클럭을 지연시켜 출력하는 지연라인부; 상기 지연된 외부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부; 락킹여부를 알리는 락킹신호를 출력하는 모드발생부; 상기 위상비교부, 상기 모드발생부, 상기 지연조절부의 동작을 제어하는 펄스 발생부; 및 상기 락킹신호가 인에이블된 이후 상기 위상비교부가 동작할 때부터 상기 지연조절부가 동작할 때까지 상기 레플리카부로 입력되는 상기 지연된 외부클럭의 토글링을 디스에이블하는 토글링 제어부를 포함한다.
본 발명에 따르면, 지연고정루프회로의 락킹 이후 지연값을 보정하는 업데이트 과정에서 레플리카부로 입력되는 클럭의 토글링이 소멸되어 지연고정루프회로의 전력소모가 감소하는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 지연고정루프회로의 블록도이다.
도면에 도시된 바와 같이, 피드백클럭(fb_clk)과 외부클럭(ext_clk)의 위상을 비교하는 위상비교부(301); 위상비교부(301)의 비교신호(cmp)에 응답하여 외부클럭(ext_clk)을 지연시키는 지연부(303); 지연된 외부클럭(ext_clk)을 입력받아 피드백클럭(fb_clk)을 출력하는 레플리카부(305); 및 락킹이후 일정 주기마다 일정 시간동안 레플리카부(305)로 입력되는 지연된 외부클럭(dl_clk)의 토글링을 디스에이블하는 토글링 제어부(311)를 포함한다.
지연부(303)는 위상비교부(301)의 비교신호(cmp)에 응답하여 외부클럭(ext_clk)을 지연값(Dd)을 조절하는 지연조절신호(delay)를 출력하는 지연조절부(307); 지연조절신호(delay)에 응답하여 외부클럭(ext_clk)을 지연시켜 출력하는 지연라인부(309)를 포함한다.
본 발명은 종래기술과 달리 레플리카부(305)로 입력되는 지연된 외부클럭(dl_clk)의 토클링을 디스에이블하는 토글링 제어부(311)가 부가된다. 토글링 제어부(311)는 상기 업데이트 과정에서 상기 일정 시간동안 지연된 외부클럭(dl_clk)의 토글링을 디스에이블시킨다.
따라서 본 발명에서는 종래기술과 달리 레플리카부(305)가 토글링하지 않는 지연된 외부클럭(dl_clk)을 입력받게 되므로 레플리카부(305)에서 소비되는 전력이 감소하고 지연고정루프회로의 전체적인 전력소비 역시 감소한다.
한편, 도 1에서 검토한 바와 같이 지연고정루프회로의 위상비교부(301)와 지연조절부(307)는 펄스발생부(315)의 위상비교 인에이블 신호(pd_en), 지연조절 인에이블 신호(dealy_en)에 응답하여 동작한다. 펄스발생부(315)는 외부클럭(ext_clk)에 동기된 펄스 형태의 일정한 주기를 갖는 인에이블 신호(pd_en, dealy_en)를 발생하며 지연고정루프회로의 각 부분의 동작을 제어한다. 위상비교 인에이블 신호(pd_en), 지연조절 인에이블 신호(delay_en)가 순서대로 발생하여 위상비교부(301), 지연조절부(307)가 순서대로 동작한다.
지연고정루프회로의 락킹 과정에서 인에이블 신호(pd_en, dealy_en)는 매우 짧은 주기를 가지고 발생하므로 위상비교부(301), 지연조절부(307)는 매우 짧은 주 기를 가지고 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상을 비교하며 외부클럭(ext_clk)의 지연값(Dd)을 조절한다. 따라서 락킹 이전에 레플리카부(305)에 피드백되는 지연된 외부클럭(dl_clk)의 토클링이 디스에이블된다면 피드백클럭(fb_clk)의 토글링도 디스에이블되므로 위상비교부(301)는 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상을 제대로 비교할 수 없다.
그러나 락킹 이후 업데이트 과정에서 펄스발생부(315)는 락킹 과정보다 상당히 주기가 긴 인에이블 신호(pd_en, mode_en, dealy_en)를 발생한다. 락킹 이후에는 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상이 많이 어긋나지 않으므로 지연고정루프회로의 락킹 과정보다 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상을 자주 비교하며 외부클럭(ext_clk)의 지연값(Dd)을 조절할 필요가 없기 때문이다.
업데이트 과정에서 위상비교부(301)는 지연고정루프회로에서의 락킹과정 보다 상당히 긴 주기를 가지고 주기적으로 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상을 비교하며 지연조절부(307)는 외부클럭(ext_clk)의 지연값(Dd)을 조절한다. 따라서 위상비교후 다음 위상비교시점 구간까지 상당한 시간적 여유가 있기 때문에 상기 일정시간 동안 토글링 제어부(311)가 피드백클럭(fb_clk)의 토글링을 디스에이블하더라도, 다음 위상비교가 가능하다.
상기 일정시간은 위상비교 인에이블 신호(pd_en)의 인에이블시점부터 지연조절 인에이블 신호(delay_en)의 인에이블 시점까지이다.
토글링 제어부(311)는 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)를 이용하여 위상비교 인에이블 신호(pd_en)의 인에이블시점부터 지연조절 인에이블 신호(delay_en)의 인에이블 시점까지 지연된 외부클럭(dl_clk)의 토글링을 디스에이블시킨다.
토클링 제어부(311)는 위상비교 인에이블 신호(pd_en) 입력시점부터 지연 인에이블 신호(delay_en) 입력시점까지 인에이블되는 토글링 소멸신호(tog)를 생성한다. 토글링 제어부(311)는 인에이블된 토글링 소멸신호(tog)를 이용하여 지연된 외부클럭(dl_clk)의 토글링을 일정 논리레벨로 디스에이블시킨다. 상기 일정시간 이후에 토글링 소멸신호(tog)는 디스에이블되고 토글링 제어부(311)는 다시 토글링하는 지연된 외부클럭(dl_clk)을 출력한다.
따라서 업데이트 과정에서 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상비교이후 다음 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상비교시점에서 위상비교부(301)는 토글링되는 피드백 클럭(fb_clk)을 입력받아 위상비교를 할 수 있다.
한편, 상기 지연고정루프회로에는 모드발생부(313)가 추가로 구성될 수 있다. 모드 발생부(313)는 상기 도1 에서 검토한 바와 같이, 위상비교부(301)의 비교신호(cmp)를 입력받아 락킹신호(lock)를 출력하고 외부클럭(ext_clk)과 피드백클럭(fb_clk)의 위상차 정도에 따라 지연값(Dd) 정도를 결정한다. 모드발생부(313) 역시 펄스발생부(315)의 모드 인에이블 신호(mode_en)에 의해 인에이블되며 위상비교부(301), 모드발생부(313), 지연조절부(307)의 순서로 인에이블된다.
결국, 토글링 제어부(311)는 업데이트 과정에서 위상비교부(301)의 동작시 점부터 지연조절부(307)의 동작시점까지 토글링 소멸신호(tog)를 인에이블 하여 외부클럭(ext_clk)의 토글링을 디스에이블한다. 따라서 본 발명에서는 종래기술과 달리 레플리카부(305)가 토글링하지 않는 지연된 외부클럭(dl_clk)을 입력받게 되므로 레플리카부(305)에서 소비되는 전력이 감소하고 지연고정루프회로의 전체적인 전력소비 역시 감소한다.
도 4는 도 3의 토글링 제어부(311)의 회로도이다.
도면에 도시된 바와 같이 토글링 제어부(311)는 위상비교 인에이블 신호(pd_en)의 인에이블 시점부터 지연조절 인에이블 신호(delay_en)의 인에이블시점까지 토글링 소멸신호(tog)를 인에이블시켜 출력하는 토글링 소멸신호 생성부(401); 지연된 외부클럭(dl_clk)과 인에이블된 토글링 소멸신호(tog)를 입력받아 지연된 외부클럭(dl_clk)의 토글링을 일정 논리레벨로 디스에이블시키는 출력부(403)를 포함한다.
토글링소멸신호 생성부(401)는 상기 업데이트 과정에서만 토글링 소멸신호 생성부(401)를 인에이블하는 제어부(405); 위상비교 인에이블 신호(pd_en)에 의해 디스에이블되고 지연조절 인에이블 신호(delay_en)에 의해 인에이블되는 토글링 소멸신호(tog)를 출력하는 래치부(410); 및 래치부(410)의 출력신호를 반전하는 인버터(411)를 포함한다.
삭제
래치부(410)는 입력단(S)에 하이레벨이 입력되고 입력단(R)에 로우레벨이 입력되면 로우레벨을 출력하고 입력단(R)에 하이레벨이 입력되고 입력단(S)에 로우레벨이 입력되면 하이레벨을 출력한다. 입력단(S)와 입력단(R)에 모두 하이레벨이 입력되면 래치부(410)는 이전 출력레벨을 계속 유지한다.
한편, 락킹과정에서 역시 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)는 발생한다. 그리고 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)가 토글링 소멸신호 생성부(401)로 입력되면 락킹과정에서도 토글링 제어부(311)는 지연된 외부클럭(cl_clk)의 토글링을 디스에이블시킨다. 따라서 업데이트과정에서만 토글링 소멸신호 생성부(401)를 인에이블하는 제어부(405)가 필요하다.
제어부(405)는 락킹신호(lock)와 위상비교 인에이블 신호(pd_en)를 입력받는 낸드게이트(407); 및 락킹신호(lock)와 반전된 상기 지연조절 인에이블 신호를 입력받는 노어게이트(409)를 포함한다.
락킹 이전에 락킹신호(lock)는 로우레벨로 디스에이블되어 있다. 그리고 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)는 주기적으로 하이레벨로 인에이블된다. 따라서 낸드게이트(407)의 출력신호(out_S)는 항상 하이레벨이며 노어게이트(409)의 출력신호(out_R)는 항상 로우레벨이다.
따라서 래치부(410)는 락킹신호(lock)가 하이레벨로 인에이블되기전에는 항상 로우레벨을 출력하고 인버터(411)를 통과하면 토글링 소멸신호(tog)는 항상 하이레벨로 디스에이블된다. 즉, 제어부(405)는 락킹신호(lock)가 인에이블되기전에는 토글링 소멸신호 생성부(401)를 디스에이블시켜 토글링 소멸신호(tog)는 항상 하이레벨로 디스에이블된다.
이후 업데이트과정에서 락킹신호(lock)는 하이레벨로 인에이블된다. 따라서 락킹이후 낸드게이트(407)의 출력신호(out_S)는 위상비교 인에이블 신호(pd_en)가 하이레벨로 인에이블될 시에만 로우레벨이며, 노어게이트(409)의 출력신호(out_R) 역시 지연조절 인에이블 신호(delay_en)가 하이레벨로 인에이블될 시에만 로우레벨이다.
따라서 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)가 인에이블될 때 로우레벨 신호가 순차적으로 래치부(410)에 입력되면서 토글링 소멸신호 생성부(401)를 인에이블한다.
삭제
인버터(411)를 거친 토글링 소멸신호(tog)는 위상비교 인에이블 신호(pd_en)가 인에이블된 후부터 로우레벨로 인에이블되다가 지연조절 인에이블 신호(delay_en)가 인에이블 된후 다시 하이레벨로 디스에이블된다.
출력부(403)는 낸드게이트(413)와 인버터(415)를 포함하며 낸드게이트(413)는 토글링 소멸신호(tog)와 지연된 외부클럭(dl_clk)을 입력받는다. 따라서 토글링 소멸신호(tog)가 로우레벨로 인에이블되면 지연된 외부클럭(dl_clk)을 로우레벨로 만들어 토글링을 소멸시킨다. 출력부(403)는 토글링 소멸신호(tog)가 하이레벨로 디스에이블되면 지연된 외부클럭(dl_clk)을 그대로 통과시킨다.
정리하면 업데이트 과정에서 위상비교 인에이블 신호(pd_en)가 인에이블된 시점부터 지연조절 인에이블 신호(delay_en)가 인에이블된 시점까지 로우레벨로 인에이블된 토글링 소멸신호(tog)를 생성한다. 출력부(403)는 지연된 외부클럭(dl_clk)과 토글링 소멸신호(tog)를 입력받아 토글링 소멸신호(tog) 인에이블시 지연된 외부클럭(dl_clk)의 토글링을 소멸시켜 로우레벨의 출력신호(rep_in)를 출력한다.
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한편, 제어부(405)는 락킹신호(lock)에 의해 턴온되어 위상비교 인에이블 신호(pd_en)를 통과시키는 제 1 패스게이트; 락킹신호(lock)에 의해 턴온되어 지연조절 인에이블 신호(delay_en)를 통과시키는 제 2 패스게이트를 포함하여 구성될 수 있다.
도 5는 본 발명의 전체동작을 도시한 타이밍도이다.
락킹이전에 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)의 발생 주기와 락킹이후 업데이트 과정에서 위상비교 인에이블 신호(pd_en)와 지연조절 인에이블 신호(delay_en)의 발생주기에 차이가 있음을 알 수 있다.
락킹과정에서는 제어부(405)가 토글링 소멸신호 생성부(401)를 디스에이블하기 때문에 토글링 제어부(311)의 출력신호(rep_in)는 토글링 제어부(311)로 입력되는 지연된 외부클럭(dl_clk)과 동일하다.
이후 업데이트 과정에서 제어부(405)의 낸드게이트(407)는 하이레벨로 인에블된 락킹신호(lock)와 위상비교 인에이블 신호(pd_en)를 입력받는다. 따라서 위상비교 인에이블 신호(pd_en)가 하이레벨로 인에이블된 경우 낸드게이트(407)의 출력신호(out_S)는 로우레벨이 된다.
제어부(405)의 노어게이트(409)는 락킹신호(lock)를 반전시켜 입력받고 지연조절 인에이블 신호(delay_en)를 입력받는다. 따라서 지연조절 인에이블 신호(delay_en)가 하이레벨로 인에이블된 경우 노어게이트(409)의 출력신호(out_R)는 로우레벨이 된다.
토글링 소멸신호 생성부(401)의 래치부(410)는 낸드게이트(407)와 노어게이트(409)의 출력신호(out_S, out_R)을 입력받는다. 먼저 위상비교 인에이블 신호(pd_en)가 하이레벨로 인에이블 되면 낸드게이트(407)의 출력신호(out_S)는 로우레벨이다. 도 4에서 검토한 바와 같이 래치부(410)의 입력단(S)에 로우레벨이 입력되고 입력단(R)에 하이레벨이 입력되면 래치부(410)의 출력신호는 하이레벨이 되며 인버터(411)를 거쳐 토글링 소멸신호(tog)는 로우레벨로 인에이블된다.
이후 위상비교 인에이블 신호(pd_en)가 로우레벨로 디스에이블될 시 낸드게이트(407)의 출력신호(out_S)는 하이레벨이 된다. 래치부(410)의 입력단(S, R)에 하이레벨이 입력되므로 래치부(410)의 출력신호는 이전 레벨 즉, 하이레벨을 유지하며 인버터(411)를 거쳐 토글링 소멸신호(tog)는 로우레벨을 유지한다.
이후 지연조절 인에이블 신호(delay_en)가 하이레벨로 디스에이블될 시 노어게이트(409)의 출력신호(out_R)는 로우레벨이 된다. 래치부(410)의 입력단(S)에는 하이레벨이 입력되며 입력단(R)에는 로우레벨이 입력된다. 따라서 래치부(410)의 출력신호는 다시 로우레벨이 되며 인버터(411)를 거쳐 토글링 소멸신호(tog)는 하이레벨로 디스에이블된다.
다시 위상비교 인에이블 신호(pd_en)는 하이레벨로 인에이블되며 상기의 과정이 반복된다. 위상비교 인에이블 신호(pd_en)의 인에이블 시점부터 지연조절 인에이블 신호(delay_en)의 인에이블 시점까지 토글링 소멸신호(tog)는 인에이블 된다.
출력부(403)에서 토글링 소멸신호(tog)와 지연된 외부클럭(dl_clk)을 입력받아 레플리카부(305)로 출력신호(rep_in)를 출력한다. 토글링 소멸신호(tog)가 로우레벨로 인에이블될 시에만 출력신호(rep_in)의 토글링이 디스에이블됨을 알 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이 것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 지연고정루프를 도시한 블록도,
도 2는 도 1의 펄스발생부의 펄스신호를 도시한 도면,
도 3은 본 발명의 일실시예에 따른 지연고정루프회로의 블록도,
도 4는 도3의 토글링 제어부의 회로도,
도 5는 본 발명의 전체동작을 도시한 타이밍도이다.

Claims (9)

  1. 피드백클럭과 외부클럭의 위상을 비교하는 위상비교부;
    상기 위상비교부의 비교신호에 응답하여 상기 외부클럭을 지연시키는 지연부;
    지연된 상기 외부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부; 및
    락킹이후 일정 주기마다 일정 시간동안 상기 레플리카부로 입력되는 상기 지연된 외부클럭의 토글링을 디스에이블하는 토글링 제어부
    를 포함하는 지연고정루프회로.
  2. 제 1항에 있어서,
    상기 일정시간은
    상기 위상비교부가 위상비교 동작을 할 때부터 상기 지연부가 지연조절동작을 할 때 까지인
    지연고정루프회로.
  3. 제 1항에 있어서,
    상기 위상비교부 및 상기 지연부는
    순차적으로 발생하는 위상비교 인에이블 신호 및 지연조절 인에이블 신호에 응답하여 동작하며
    상기 토글링 제어부는
    상기 위상비교 인에이블 신호의 인에이블 시점부터 상기 지연조절 인에이블 신호의 인에이블시점까지 토글링 소멸신호를 인에이블시켜 출력하는 토글링 소멸신호 생성부; 및
    상기 지연된 외부클럭과 상기 토글링 소멸신호를 입력받아 상기 지연된 외부클럭의 토글링을 일정 논리레벨로 디스에이블시키는 출력부
    를 포함하는 지연고정루프회로.
  4. 제 3항에 있어서,
    상기 토글링소멸신호 생성부는
    락킹이후 상기 토글링 소멸신호 생성부를 인에이블하는 제어부;
    상기 위상비교 인에이블 신호에 의해 디스에이블되고 상기 지연조절 인에이블 신호에 의해 인에이블되는 토글링 소멸신호를 출력하는 래치부; 및
    상기 래치부의 출력신호를 반전하는 반전부
    를 포함하는 지연고정루프회로.
  5. 제 3항에 있어서,
    상기 지연고정루프회로는
    상기 비교신호에 응답하여 락킹이후 인에이블된 락킹신호를 출력하는 모드발생부를 더 포함하며,
    상기 토글링 소멸신호 생성부는
    상기 락킹신호에 응답해 인에이블되는
    지연고정루프회로.
  6. 삭제
  7. 피드백클럭과 외부클럭의 위상을 비교하는 위상비교부;
    상기 위상비교부의 비교신호에 응답하여 상기 외부클럭의 지연값을 조절하는 지연조절신호를 출력하는 지연조절부;
    상기 지연조절신호에 응답하여 상기 외부클럭을 지연시켜 출력하는 지연라인부;
    상기 지연된 외부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카부;
    락킹여부를 알리는 락킹신호를 출력하는 모드발생부;
    상기 위상비교부, 상기 모드발생부, 상기 지연조절부의 동작을 제어하는 펄스 발생부; 및
    상기 락킹신호가 인에이블된 이후 상기 위상비교부가 동작할 때부터 상기 지연조절부가 동작할 때까지 상기 레플리카부로 입력되는 상기 지연된 외부클럭의 토글링을 디스에이블하는 토글링 제어부
    를 포함하는 지연고정루프회로.
  8. 제 7항에 있어서,
    상기 펄스발생부는
    상기 위상비교부를 인에이블하는 위상비교 인에이블 신호, 상기 지연조절부를 인에이블하는 지연조절 인에이블 신호를 순차적으로 발생하는
    지연고정루프회로.
  9. 제 8항에 있어서,
    상기 토글링 제어부는
    상기 위상비교 인에이블 신호의 인에이블 시점부터 상기 지연조절 인에이블 신호의 인에이블시점까지 토글링 소멸신호를 인에이블시켜 출력하는 토글링 소멸신호 생성부; 및
    상기 지연된 외부클럭과 인에이블된 상기 토글링 소멸신호를 입력받아 상기 지연된 외부클럭의 토글링을 일정 논리레벨로 디스에이블시키는 출력부
    를 포함하는 지연고정루프회로.
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