KR101263663B1 - 반도체 장치 - Google Patents

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Abstract

AC 파라미터를 보정하기 위한 반도체 장치에 관한 것으로, 제1 표면에 구비된 다수의 외부 접속 단자와, 제2 표면에 구비되며 해당 외부 접속 단자와 전기적으로 접속되는 다수의 내부 접속 단자를 포함하는 패키지 기판; 패키지 기판의 제2 표면 측에 스택되며, 제1 정보를 제공하기 위한 제1 플래그 패드와, 제1 플래그 패드로부터 제공되는 제1 정보에 따라 AC 파라미터를 제1 보정값만큼 보정하기 위한 제1 내부회로를 포함하는 제1 반도체 칩; 및 제1 반도체 칩에 스택되며, 제2 정보를 제공하기 위한 제2 플래그 패드와, 제2 플래그 패드로부터 제공되는 제2 정보에 따라 AC 파라미터를 제2 보정값만큼 보정하기 위한 제2 내부회로를 포함하는 제2 반도체 칩을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치의 AC 파라미터 제어 기술에 관한 것이다.
본 명세서에서는 반도체 메모리 장치를 예로 들어 설명한다.
일반적으로, 동적 램(Dynamic Random Access Memory : DRAM)과 같은 반도체 메모리 장치는 단일 면적에서 더욱 큰 용량을 얻기 위해 다수 개의 반도체 칩(또는 다이)을 스택(stack)하여 패키징한다. 여기서, 하나의 반도체 칩만이 스택 패키징된 반도체 메모리 장치(Single Die Package : SDP)에 비해 두 개의 반도체 칩이 스택 패키징된 반도체 메모리 장치(Dual Die Package : DDP) 및 네 개의 반도체 칩이 스택 패키징된 반도체 메모리 장치(Quad Die Package : QDP) 등은 각각의 반도체 칩이 스택된 순서에 따라 본딩 와이어의 길이차이가 발생한다.
도 1에는 두 개의 반도체 칩이 스택 패키징된 반도체 메모리 장치(DDP)를 개략적으로 설명하기 위한 측면도가 도시되어 있다.
도 1에 도시된 바와 같이, 패키지 기판과 패키지 기판에 첫 번째로 스택된 반도체 칩을 연결하기 위한 본딩 와이어(W1)는 패키지 기판과 패키지 기판에 두 번째로 스택된 반도체 칩을 연결하기 위한 본딩 와이어(W2)에 비해 상대적으로 짧음을 알 수 있다. 이에 따라, 각각의 반도체 칩으로부터 출력되는 같은 용도의 신호들은 각각의 본딩 와이어(W1, W2)의 길이차이에 따라 타이밍 차이가 발생하게 된다. 즉, 첫 번째로 스택된 반도체 칩으로부터 출력되는 신호와 두 번째로 스택된 반도체 칩으로부터 출력되는 신호는 지리적 여건상 최종적으로 외부 컨트롤러에게 전달되는 시간이 서로 상이하게 반영되는 것이다.
예컨대, 지연고정루프(Delay Locked Loop : DLL)를 사용하는 반도체 메모리 장치를 보면, 스택된 다수의 반도체 칩으로부터 데이터 스트로브 신호가 각각의 본딩 와이어를 통해 전달되며, 패키지 기판을 통해 최종적으로 외부 컨트롤러에게 제공된다. 이때, 하부에 스택된 반도체 칩으로부터 출력되는 데이터 스트로브 신호는 상대적으로 짧은 본딩 와이어를 거쳐 외부 컨트롤러에 제공되고, 상부에 스택된 반도체 칩으로부터 출력되는 데이터 스트로브 신호는 상대적으로 긴 본딩 와이어를 거쳐 외부 컨트롤러에 제공된다. 이와 같이 스택된 다수의 반도체 칩으로부터 출력되는 각각의 데이터 스트로브 신호는 본딩 와이어의 길이차이로 인해 딜레이값이 상이하게 반영되면서 외부 컨트롤러에 도달되는 시간이 서로 상이해지게 된다. 한편, 외부 클럭신호와 데이터 스트로브 신호 간의 스큐(skew)를 나타내는 파라미터(tDQSCK)가 스펙에 규정되어 있는데, 상기와 같이 딜레이값이 상이하게 반영됨에 따라 'tDQSCK'가 규정된 범위를 벗어나는 경우에는 리드(read) 동작시 오류가 발생하는 문제점을 초래한다.
이와 같은 문제점을 해결하기 위해서는 각각의 반도체 칩에 포함된 지연고정루프(DLL)의 딜레이량을 지리적 여건에 대응하여 보정하는 방법이 적용될 수 있다. 즉, 종래에는 가장 하부에 위치한 반도체 칩에 포함된 지연고정루프(DLL)의 딜레이량을 기준으로 나머지 스택된 반도체 칩에 포함된 지연고정루프(DLL)의 딜레이량을 보정하는 것이다. 이를 위해 가장 하부에 위치한 반도체 칩을 제외한 나머지 반도체 칩에는 보정회로가 구비된다. 이때, 보정회로로는 퓨즈회로가 사용될 수 있으며, 퓨즈 절단 과정을 통해 퓨즈회로의 출력신호를 이용하여 지연고정루프(DLL)의 딜레이량을 보정하게 된다. 그러나, 상기와 같은 보정회로를 구비하는 경우 퓨즈 절단 과정과 같은 추가적인 과정을 수행해야 하므로, 제조 비용 및 제조 시간이 더 많이 소비되는 문제점이 있다. 또한, 보정회로를 구비하는 반도체 칩(상부에 스택되는 반도체 칩)과, 보정회로를 구비하지 않는 반도체 칩(하부에 스택되는 반도체 칩)이 스택 패키징됨에 따라 각각의 반도체 칩은 서로 다른 마스크 패턴 공정을 통해 제조되어야 한다. 따라서, 그에 따른 제조 비용 및 제조 시간이 더 많이 소비되는 문제점이 있다.
본 발명은 스택된 다수의 반도체 칩의 AC 파라미터(tDQSCK)가 스펙에 정의된 범위를 벗어나지 않도록 제어되면서도 스택된 다수의 반도체 칩이 모두 동일한 마스크 패턴 공정을 통해 제조되는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 스택된 다수의 반도체 칩의 AC 파라미터(tDQSCK)를 제어함에 있어 면적이 최소화된 반도체 장치를 제공하기 위함이다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 칩의 스택 순서에 대응하는 칩 스택 정보를 제공하기 위한 적어도 하나 이상의 플래그 패드; 및 적어도 하나 이상의 플래그 패드로부터 제공되는 적어도 하나 이상의 칩 스택 정보에 따라 AC 파라미터를 보정하기 위한 내부회로를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 표면에 구비된 다수의 외부 접속 단자와, 제2 표면에 구비되며 해당 외부 접속 단자와 전기적으로 접속되는 다수의 내부 접속 단자를 포함하는 패키지 기판; 패키지 기판의 제2 표면 측에 스택되며, 제1 정보를 제공하기 위한 제1 플래그 패드와, 제1 플래그 패드로부터 제공되는 제1 정보에 따라 AC 파라미터를 제1 보정값만큼 보정하기 위한 제1 내부회로를 포함하는 제1 반도체 칩; 및 제1 반도체 칩에 스택되며, 제2 정보를 제공하기 위한 제2 플래그 패드와, 제2 플래그 패드로부터 제공되는 제2 정보에 따라 AC 파라미터를 제2 보정값만큼 보정하기 위한 제2 내부회로를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 웨이퍼 레벨에서 웨이퍼용 테스트 정보를 제공하고, 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 칩 스택 정보를 제공하기 위한 적어도 하나 이상의 제1 패드; 웨이퍼 레벨에서 상기 적어도 하나 이상의 제1 패드로부터 제공되는 웨이퍼용 테스트 정보에 따라 예정된 테스트 동작을 수행하는 적어도 하나 이상의 테스트회로; 및 패키지 레벨에서 적어도 하나 이상의 제1 패드로부터 제공되는 칩 스택 정보에 따라 AC 파라미터를 보정하기 위한 내부회로를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 제1 표면에 구비된 다수의 외부 접속 단자와, 제2 표면에 구비되며 해당 외부 접속 단자와 전기적으로 접속되는 다수의 내부 접속 단자를 포함하는 패키지 기판; 웨이퍼 레벨에서 제1 웨이퍼용 테스트 정보를 제공하고 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 제1 칩 스택 정보를 제공하기 위한 제1 패드와, 웨이퍼 레벨에서 제1 패드로부터 제공되는 제1 웨이퍼용 테스트 정보에 따라 예정된 테스트 동작을 수행하는 제1 테스트회로와, 패키지 레벨에서 상기 제1 패드로부터 제공되는 제1 칩 스택 정보에 따라 AC 파라미터를 제1 보정값만큼 보정하기 위한 제1 내부회로를 포함하며, 패키지 기판의 제2 표면 측에 스택되는 제1 반도체 칩; 및 웨이퍼 레벨에서 제2 웨이퍼용 테스트 정보를 제공하고 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 제2 칩 스택 정보를 제공하기 위한 제2 패드와, 웨이퍼 레벨에서 상기 제2 패드로부터 제공되는 제2 웨이퍼용 테스트 정보에 따라 예정된 테스트 동작을 수행하는 제2 테스트회로와, 패키지 레벨에서 제2 패드로부터 제공되는 제2 칩 스택 정보에 따라 AC 파라미터를 제2 보정값만큼 보정하기 위한 제2 내부회로를 포함하며, 제1 반도체 칩에 스택되는 제2 반도체 칩을 포함한다.
본 발명은 플래그 패드가 추가된 일예와 이미 구비된 패드를 이용하는 일예에 따라 다음과 같은 효과를 기대할 수 있다.
먼저, 플래그 패드가 추가된 경우에는 스택된 다수의 반도체 칩마다 추가적인 과정 없이 능동적으로 AC 파라미터(tDQSCK)가 보정되기 때문에, 오동작이 방지되는 효과가 있다. 예컨대, 반도체 메로리 장치의 리드 동작시 오동작이 방지되어, 동작 신뢰도 및 안정성이 향상되는 효과가 있다. 그리고, 스택된 다수의 반도체 칩이 모두 동일한 마스크 패턴 공정을 통해 제조될 수 있으므로, 그에 따른 제조 비용 및 제조 시간이 절감되는 효과도 있다.
다음, 이미 구비된 패드를 이용하는 경우에는 플래그 패드가 추가된 경우에 비해 추가되는 패드가 없어 면적상 유리하다. 또한, 패드가 추가되기 어려운 배치 구조를 가지는 반도체 칩에도 적용 가능하므로 확장성이 뛰어난 효과를 기대할 수 있다.
도 1은 스택 패키징된 반도체 메모리 장치(Dual Die Package : DDP)를 개략적으로 설명하기 위한 측면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판 및 패키지 기판에 첫 번째로 스택된 제1 반도체 칩을 설명하기 위한 평면도.
도 3은 도 2에 도시된 제1 내부회로의 일예를 보인 블록 구성도.
도 4는 도 3에 도시된 제1 지연고정루프의 일예를 보인 블록 구성도.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판 및 패키지 기판에 두 번째로 스택된 제2 반도체 칩을 설명하기 위한 평면도.
도 6는 도 5에 도시된 제2 내부회로의 일예를 보인 블록 구성도.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판 및 패키지 기판에 첫 번째로 스택된 제1 반도체 칩을 설명하기 위한 평면도.
도 8은 도 7에 도시된 제1 회로 블록의 일예를 보인 블록 구성도.
도 9는 도 8에 도시된 제1 테스트회로의 일예를 보인 블록 구성도.
도 10은 도 9에 도시된 제1 전달부의 일예를 보인 내부 회로도.
도 11은 도 8에 도시된 제1 내부회로의 일예를 보인 블록 구성도.
도 12는 도 11에 도시된 제1 지연고정루프의 일예를 보인 블록 구성도.
도 13은 본 발명의 제2 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판 및 패키지 기판에 두 번째로 스택된 제2 반도체 칩을 설명하기 위한 평면도.
도 14는 도 13에 도시된 제2 회로 블록의 일예를 보인 블록 구성도.
도 15는 도 14에 도시된 제2 테스트회로의 일예를 보인 블록 구성도.
도 16은 도 15에 도시된 제2 전달부의 일예를 보인 내부 회로도.
도 17은 도 14에 도시된 제2 내부회로의 일예를 보인 블록 구성도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 설명의 편의를 위해 패키지 기판상에 두 개의 반도체 칩이 스택된 반도체 메모리 장치(Dual Die Package : DDP)를 예로 들어 설명한다. 아울러, 본 발명의 요지를 흐트러뜨리지 않도록 하기 위해 패키지 기판상에 첫 번째로 스택된 반도체 칩과 패키지 기판상에 두 번째로 스택된 반도체 칩을 각각 구분하여 설명하기로 한다.
제1 실시예
먼저, 도 2에는 본 발명의 제1 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판(110) 및 패키지 기판(110) 상부에 첫 번째로 스택된 제1 반도체 칩(120)을 설명하기 위한 평면도가 도시되어 있다.
도 2를 참조하면, 제1 내부 접속 단자(112)를 포함하는 패키지 기판(110)과, 패키지 기판(110)상에 첫 번째로 스택되며 제1 데이터 스트로브 신호(DQS1)를 출력하기 위한 제1 신호용 패드(120A)를 포함하는 제1 반도체 칩(120)과, 제1 내부 접속 단자(112)와 제1 신호용 패드(120A)를 전기적으로 접속시키기 위한 제1 와이어(W11)가 구비된다.
여기서, 패키지 기판(110)은 하부 표면에 외부 컨트롤러(도면에 미도시)와 각종 신호 및 전원을 인터페이스하기 위한 다수의 외부 접속 단자(도면에 미도시)가 배치되며, 상부 표면에 제1 반도체 칩(120) 및 후술하는 제2 반도체 칩(140)과 각종 신호 및 전원을 인터페이스하기 위한 다수의 내부 접속 단자가 배치된다. 참고로, 다수의 외부 접속 단자와 다수의 내부 접속 단자는 각각 대응되는 단자끼리 라우팅 방식에 의해 전기적으로 접속된다.
그리고, 제1 반도체 칩(120)은 반도체 칩의 스택 순서에 대응하는 제1 칩 스택 정보(CSI1)를 제공하기 위한 제1 플래그 패드(120B)와, 제1 플래그 패드(120B)로부터 제공되는 제1 칩 스택 정보(CSI1)에 따라 AC 파라미터를 보정하기 위한 제1 내부회로(121)를 포함한다. 여기서, AC 파라미터는 리드 동작시 외부 클럭신호와 데이터 스트로브 신호 간의 스큐(skew)를 나타내는 파라미터(tDQSCK)를 의미한다.
한편, 제1 플래그 패드(120B)는, 종래에 비해 새롭게 추가된 패드로, 어떠한 내부 접속 단자와도 접속되지 않는다. 따라서, 제1 플래그 패드(120B)는 플로팅 상태가 되며, 제1 칩 스택 정보(CSI1)는 하이 임피던스(Hi-Z) 값을 가진다.
그리고, 제1 내부회로(121)는 제1 칩 스택 정보(CSI1)에 따라 AC 파라미터(TDQSCK)를 제1 보정값만큼 보정하기 위해 제1 보정값에 대응하는 제1 딜레이값이 반영된 제1 데이터 스트로브 신호(DQS1)를 제1 신호용 패드(120A)로 출력한다.
도 3에는 도 2에 도시된 제1 내부회로(121)의 내부 구성이 블록 구성도로 도시되어 있고, 도 4에는 도 3에 도시된 제1 지연고정루프(121_3)의 일예를 보인 블록 구성도가 도시되어 있다.
도 3을 참조하면, 제1 내부회로(121)는 제1 버퍼부(121_1)와, 제1 지연고정루프(Delay Locked Loop : DLL)(121_3)와, 제1 데이터 스트로브 신호 생성부(121_5)를 포함한다.
제1 버퍼부(121_1)는 제1 칩 스택 정보(CSI1)를 입력받아 제1 내부 칩 스택 정보(IN_CSI1)를 출력한다. 이때, 제1 버퍼부(121_1)는 하이 임피던스(Hi-Z) 값을 가지는 제1 칩 스택 정보(CSI1)가 입력되는 경우 논리 로우 레벨을 가지는 제1 내부 칩 스택 정보(IN_CSI1)를 출력하도록 구현된다.
제1 지연고정루프(121_3)는 제1 내부 칩 스택 정보(IN_CSI1)에 따라 자신에게 포함된 제1 레플리카 딜레이(도 4 참조)의 딜레이값을 조절하고, 조절된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제1 지연 클럭신호(DLL_CLK1)를 출력한다. 이러한 제1 지연고정루프(121_3)는, 도 4에 도시된 바와 같이, 외부 클럭신호(EX_CLK)를 지연 고정에 필요한 지연시간만큼 지연시켜 지연 고정된 제1 지연 클럭신호(DLL_CLK1)를 출력하기 위한 제1 딜레이 라인(121_31)과, 제1 지연 클럭신호(DLL_CLK1)를 내부 지연요소가 모델링된 딜레이값만큼 지연시켜 제1 피드백 클럭신호(FB_CLK1)를 출력하되, 제1 내부 칩 스택 정보(IN_CSI1)에 따라 모델링된 딜레이값 - 디폴트값임 - 에 제1 딜레이값이 추가로 반영된 제1 피드백 클럭신호(FB_CLK1)을 출력하기 위한 제1 레플리카 딜레이(121_33)와, 외부 클럭신호(EX_CLK) 및 제1 피드백 클럭신호(FB_CLK1)의 위상을 비교하기 위한 제1 위상 비교부(121_35)와, 제1 위상 비교부(121_35)의 출력신호(UP/DOWN)에 응답하여 제1 딜레이 라인(121_31)의 지연량을 조절하기 위한 제1 조절신호(DELY_CTRL1)를 생성하기 위한 제1 지연량 조절부(121_37)를 포함한다.
다시 도 3을 참조하면, 제1 데이터 스트로브 신호 생성부(121_5)는 제1 지연 클럭신호(DLL_CLK1)에 응답하여 제1 데이터 스트로브 신호(DQS1)를 생성한다. 따라서, 제1 데이터 스트로브 신호(DQS1)는 제1 지연 클럭신호(DLL_CLK1)와 동일한 위상을 가진다.
다음, 도 5에는 본 발명의 제1 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판(110) 및 패키지 기판(110) 상부에 두 번째로 스택, 즉 제1 반도체 칩(120)의 상부에 스택된 제2 반도체 칩(140)을 설명하기 위한 평면도가 도시되어 있다.
도 5를 참조하면, 제1 및 제2 내부 접속 단자(112, 114)를 포함하는 패키지 기판(110)과, 패키지 기판(110)상에 두 번째로 스택되며 제2 데이터 스트로브 신호(DQS2)를 출력하기 위한 제2 신호용 패드(140A) 및 반도체 칩의 스택 순서에 대응하는 제2 칩 스택 정보(CSI2)를 제공하기 위한 제2 플래그 패드(140B)를 포함하는 제2 반도체 칩(140)과, 제1 내부 접속 단자(112)와 제2 신호용 패드(140A)를 전기적으로 접속시키기 위한 제2 와이어(W12)와, 제2 내부 접속 단자(114)와 제2 플래그 패드(140B)를 전기적으로 접속시키기 위한 제3 와이어(W13)가 구비된다. 여기서, 제2 내부 접속 단자(114)는 외부 컨트롤러로부터 인가된 전원전압(VDD)을 공급하기 위한 단자이다.
한편, 패키지 기판(110)은 앞서 설명한 바와 같이 제1 및 제2 반도체 칩(120, 140)과 외부 컨트롤러 간에 신호 및 전원을 인터페이스하는 역할을 한다.
그리고, 제2 반도체 칩(140)은 제2 플래그 패드(140B)로부터 제공되는 제2 칩 스택 정보(CSI2)에 따라 외부 클럭신호와 제2 데이터 스트로브 신호(DQS2) 간의 스큐(tDQSCK)를 보정하기 위한 제2 내부회로(141)를 포함한다.
여기서, 제2 플래그 패드(140B)는 제1 플래그 패드(120B)와 같이 종래에 비해 새롭게 추가된 패드이지만, 제1 플래그 패드(120B)와 달리 제3 본딩 와이어(W13)를 통해 제2 내부 접속 단자(114)에 접속된다. 따라서, 제2 플래그 패드(140B)는 제3 본딩 와이어(W13)를 통해 인가되는 전원전압(VDD)을 입력받으며, 이에 따라 제2 칩 스택 정보(CSI2)는 논리 하이 레벨을 가진다.
그리고, 제2 내부회로(141)는 제2 칩 스택 정보(CSI2)에 응답하여 제2 보정값만큼 보정된 제2 데이터 스트로브 신호(DQS2)를 제2 신호용 패드(140A)로 출력한다.
도 6에는 제2 내부회로(141)의 내부 구성이 블록 구성도로 도시되어 있다.
도 6을 참조하면, 제2 내부회로(141)는 제2 버퍼부(141_1)와, 제2 지연고정루프(121_3)와, 제2 데이터 스트로브 신호 생성부(141_5)를 포함한다.
제2 버퍼부(141_1)는 제2 칩 스택 정보(CSI2)를 입력받아 제2 내부 칩 스택 정보(IN_CSI2)를 출력한다. 이때, 제2 버퍼부(141_1)는 논리 하이 레벨을 가지는 제1 칩 스택 정보(CSI1)가 입력되는 경우 논리 하이 레벨을 가지는 제2 내부 칩 스택 정보(IN_CSI2)를 출력하도록 구현된다.
제2 지연고정루프(141_3)는 제2 내부 칩 스택 정보(IN_CSI2)에 따라 자신에게 포함된 제2 레플리카 딜레이(도면에 미도시)의 딜레이값을 조절하고, 조절된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제2 지연 클럭신호(DLL_CLK2)를 출력한다. 이러한 제2 지연고정루프(141_3)는 앞서 설명한 제1 지연고정루프(121_3)과 동일한 구성을 가지므로, 자세한 설명은 생략하도록 한다(도 4 참조). 참고로, 제2 지연고정루프(141_3)에 포함된 제2 레플리카 딜레이는 내부 지연요소에 대한 모델링된 딜레이값이 디폴트로 기설정되어 있지만, 제2 내부 칩 스택 정보(IN_CSI2)에 따라 모델링된 딜레이값에 제2 딜레이값이 추가로 반영된다.
제2 데이터 스트로브 신호 생성부(141_5)는 제2 지연 클럭신호(DLL_CLK2)SS에 응답하여 제2 데이터 스트로브 신호(DQS2)를 생성한다. 따라서, 제2 데이터 스트로브 신호(DQS2)는 제2 지연 클럭신호(DLL_CLK2)와 동일한 위상을 가진다.
이하, 상기와 같은 구성을 가지는 반도체 메모리 장치(DDP)의 동작을 설명한다.
본 발명의 제1 실시예에서는 제1 반도체 칩(120)의 AC 파라미터(tDQSCK)를 기준 - 제1 보정값은 '0'임 - 으로 제2 반도체 칩(140)의 AC 파라미터(tDQSCK)를 보정 - 제2 보정값은 예정된 값을 가짐 - 하는 것을 예로 들어 설명한다. 즉, 서로 다른 길이를 가지는 제1 및 제2 본딩 와이어(W11, W12)는 서로 다른 자체 지연요소를 가지기 때문에, 상대적으로 길이가 긴 제2 본딩 와이어(W12)의 자체 지연요소가 상대적으로 길이가 짧은 제1 본딩 와이어(W11)의 자체 지연요소에 대응되도록, 제2 본딩 와이어(W12)의 자체 지연요소를 보상하기 위한 일련의 동작이 실시된다.
먼저, 제1 반도체 칩(120)의 제1 플래그 패드(120B)는 패키지 기판(110)에 배치된 어떠한 내부 접속 단자와도 접속되지 않으므로 플로팅 상태가 된다. 이에 따라, 제1 플래그 패드(120B)를 통해 제공되는 제1 칩 스택 정보(CSI1)는 하이 임피던스(Hi-Z) 값을 가지며, 제1 칩 스택 정보(CSI1)를 제공받는 제1 내부회로(121)는 모델링된 딜레이값만이 반영된 제1 데이터 스트로브 신호(DQS1)를 제1 신호용 패드(120A)로 출력한다.
여기서, 제1 내부회로(121)의 동작을 더욱 자세하게 설명하면, 제1 버퍼부(121_1)는 하이 임피던스(Hi-Z) 값을 가지는 제1 칩 스택 정보(CSI1)에 따라 논리 로우 레벨의 제1 내부 칩 스택 정보(IN_CSI1)를 출력한다. 그리고, 제1 지연고정루프(121_3)는 논리 로우 레벨의 제1 내부 칩 스택 정보(IN_CSI1)에 따라 레플리카 딜레이의 딜레이값을 기 설정된 디폴트값으로 유지하고 유지된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제1 지연 클럭신호(DLL_CLK1)를 출력한다. 그리고, 제1 데이터 스트로브 생성부(121_5)는 제1 지연 클럭신호(DLL_CLK1)에 응답하여 제1 지연 클럭신호(DLL_CLK1)와 동일한 위상을 가지는 제1 데이터 스트로브 신호(DQS1)를 생성하고, 제1 데이터 스트로브 신호(DQS1)를 제1 신호용 패드(120A)로 출력한다.
그리고, 제1 신호용 패드(120A)로 인가된 제1 데이터 스트로브 신호(DQS1)는 제1 본딩 와이어(W11)를 통해 제1 내부 접속 단자(112)로 전달되며, 패키지 기판(110)을 통해 최종적으로 외부 컨트롤러로 전달된다.
한편, 제2 반도체 칩(140)의 제2 플래그 패드(140B)는 패키지 기판(110)에 배치된 제2 내부 접속 단자(114)와 접속되므로 전원전압(VDD)을 제공받는다. 이에 따라, 제2 플래그 패드(140B)를 통해 제공되는 제2 칩 스택 정보(CSI2)는 논리 하이 레벨을 가지며, 논리 하이 레벨의 제2 칩 스택 정보(CSI2)를 제공받는 제2 내부회로(141)는 모델링된 딜레이값에 제2 딜레이값이 추가로 반영된 제2 데이터 스트로브 신호(DQS2)를 제2 신호용 패드(140A)로 출력한다.
여기서, 제2 내부회로(141)의 동작을 더욱 자세하게 설명하면, 제2 버퍼부(141_1)는 논리 하이 레벨을 가지는 제2 칩 스택 정보(CSI2)에 따라 논리 하이 레벨의 제2 내부 칩 스택 정보(IN_CSI2)를 출력한다. 그리고, 제2 지연고정루프(141_3)는 논리 하이 레벨의 제2 내부 칩 스택 정보(IN_CSI2)에 따라 레플리카 딜레이의 딜레이값이 기 설정된 디폴트값과 제2 딜레이값을 합친 값을 가지도록 조절하고, 조절된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제2 지연 클럭신호(DLL_CLK2)를 출력한다. 그리고, 제2 데이터 스트로브 생성부(141_5)는 제2 지연 클럭신호(DLL_CLK2)에 응답하여 제2 지연 클럭신호(DLL_CLK2)와 동일한 위상을 가지는 제2 데이터 스트로브 신호(DQS2)를 생성하고, 제2 데이터 스트로브 신호(DQS2)를 제2 신호용 패드(140A)로 출력한다.
제2 신호용 패드(140A)로 인가된 제2 데이터 스트로브 신호(DQS2)는 제2 본딩 와이어(W12)를 통해 제1 내부 접속 단자(112)로 전달되며, 패키지 기판(110)을 통해 최종적으로 외부 컨트롤러로 전달된다.
상기와 같이 외부 컨트롤러에게 전달된 제1 및 제2 데이터 스트로브 신호(DQS1, DQS2)는 각각 외부 클럭신호(EX_CLK)와의 스큐를 나타내는 파라미터(tDQSCK)가 동일해진 위상을 가지게 된다. 그 이유는 앞서 설명한 바와 같이, 상대적으로 길이가 짧은 제1 본딩 와이어(W11)를 통해 전달되는 제1 데이터 스트로브 신호(DQS1)는 기 설정된 딜레이값만이 반영된 제1 지연 클럭신호(DLL_CLK1)로부터 파생된 신호이고, 상대적으로 길이가 긴 제2 본딩 와이어(W12)를 통해 전달되는 제2 데이터 스트로브 신호(DQS2)는 기 설정된 딜레이값에 제2 딜레이값이 반영된 제2 지연 클럭신호(DLL_CLK2)로부터 파생된 신호이므로, 제2 데이터 스트로브 신호(DQS2)는 제2 본딩 와이어(W12)의 자체 지연요소가 보상된 위상을 가지기 때문이다.
이와 같은 본 발명의 제1 실시예에 따르면, 반도체 칩의 스택 순서에 따라 본딩 와이어의 길이가 달라지더라도 능동적으로 AC 파라미터(tDQSCK)를 보정할 수 있으므로, AC 파라미터(tDQSCK)가 스펙에 규정된 범위를 벗어나지 않게 되는 이점이 있다.
제2 실시예
본 발명에 따른 제2 실시예는 제1 실시예에 비해 면적이 최소화되는 구조를 가진다. 즉, 제1 실시예에서는 플래그 패드가 추가로 구성되고 있지만, 제2 실시예에서는 이미 구비된 프로브 테스트용 패드를 패키지 레벨에서 활용하는 구조를 가진다.
먼저, 도 7에는 본 발명의 제2 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판(210) 및 패키지 기판(210)의 상부에 첫 번째로 스택된 제1 반도체 칩(220)을 설명하기 위한 평면도가 도시되어 있다.
도 7을 참조하면, 제1 내부 접속 단자(212)를 포함하는 패키지 기판(210)과, 패키지 기판(210)상에 첫 번째로 스택되며 제1 데이터 스트로브 신호(DQS11)를 출력하기 위한 제1 신호용 패드(220A)를 포함하는 제1 반도체 칩(220)과, 제1 내부 접속 단자(212)와 제1 신호용 패드(220A)를 전기적으로 접속시키기 위한 제1 와이어(W21)가 구비된다.
여기서, 패키지 기판(210)은 하부 표면에 외부 컨트롤러(도면에 미도시)와 각종 신호 및 전원을 인터페이스하기 위한 다수의 외부 접속 단자(도면에 미도시)가 배치되며, 상부 표면에 제1 반도체 칩(220) 및 후술하는 제2 반도체 칩(240)과 각종 신호 및 전원을 인터페이스하기 위한 다수의 내부 접속 단자가 배치된다. 참고로, 다수의 외부 접속 단자와 다수의 내부 접속 단자는 각각 대응되는 단자끼리 라우팅 방식에 의해 전기적으로 접속된다.
그리고, 제1 반도체 칩(220)은 제1 웨이퍼 번인 테스트 패드(220B)와, 제1 회로 블록(221)을 포함한다.
제1 웨이퍼 번인 테스트 패드(220B)는 웨이퍼 레벨에서 제1 웨이퍼 번인(wafer burn-in) 테스트 정보(TM1)를 제공하고 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 제1 칩 스택 정보(CSI11)를 제공한다. 더욱 자세하게 설명하면, 제1 웨이퍼 번인 테스트 패드(220B)는 웨이퍼 레벨에서 프로브 테스트 장치(도면에 미도시)에 할당된 채널에 접속되고, 프로브 테스트 장치로부터 제1 웨이퍼 번인 테스트 정보(TM1)를 인가받는다. 그리고 제1 웨이퍼 번인 테스트 패드(220B)는 통상적으로 패키지 레벨에서 사용되지 않는 웨이퍼 테스트용 패드이지만, 본 발명의 실시예에서는 패키지 레벨에서 제1 칩 스택 정보(CSI11)를 제공하는데 사용된다. 즉, 제1 웨이퍼 번인 테스트 패드(220B)는 패키지 레벨에서 어떠한 내부 접속 단자와도 접속되지 않은 플로팅 상태가 되며, 그로 인해 제1 칩 스택 정보(CSI11)는 하이 임피던스(Hi-Z) 값을 가지게 된다.
제1 회로 블록(221)은, 제1 웨이퍼 번인 테스트 정보(TM1) 또는 제1 칩 스택 정보(CSI11)에 따라 예정된 동작을 수행하기 위한 것으로, 도 7을 참조하여 더욱 자세하게 살펴본다.
도 8에는 도 7에 도시된 제1 회로 블록(221)의 내부 구성이 블록 구성도로 도시되어 있다.
도 8을 참조하면, 제1 회로 블록(221)은 웨이퍼 레벨에서 제1 웨이퍼 번인 테스트 패드(220B)로부터 제공되는 제1 웨이퍼 번인 테스트 정보(TM1)에 따라 웨이퍼 번인 테스트 동작을 수행하기 위한 제1 테스트회로(221A)와, 패키지 레벨에서 제1 웨이퍼 번인 테스트 패드(220B)로부터 제공되는 제1 칩 스택 정보(CSI11)에 따라 AC 파라미터를 제1 보정값만큼 보정하기 위한 제1 내부회로(221B)를 포함한다. 여기서, AC 파라미터는 리드 동작시 외부 클럭신호와 데이터 스트로브 신호 간의 스큐(skew)를 나타내는 파라미터(tDQSCK)를 의미한다.
도 9에는 도 8에 도시된 제1 테스트회로(221A)가 블록 구성도로 도시되어 있고, 도 10에는 도 9에 도시된 제1 전달부(221A_3)의 내부 회로도가 도시되어 있다.
도 9를 참조하면, 제1 테스트회로(221A)는 제1 퓨즈 모듈(221A_1)과, 제1 퓨즈 모듈(221A_1)로부터 출력되는 제1 퓨즈정보(F_OUT1)에 따라 제1 웨이퍼 번인 테스트 정보(TM1) 또는 제1 칩 스택 정보(CSI11)를 선택적으로 전달하기 위한 제1 전달부(221A_3)와, 제1 전달부(221A_3)로부터 선택적으로 전달되는 제1 전달신호(F_SEL1)에 따라 제1 웨이퍼 번인 테스트 제어신호(WBI_CTRL1)를 생성하기 위한 제1 웨이퍼 번인 로직부(221A_5)를 포함한다. 이와 같은 제1 테스트회로(221A)는 웨이퍼 레벨에서 인에이블되고 패키지 레벨에서 디스에이블된다. 더욱 정확하게는 제1 웨이퍼 번인 로직부(221A_5)가 웨이퍼 레벨에서 인에이블되고 패키지 레벨에서 디스에이블된다. 이는 웨이퍼 레벨에서 인가된 제1 웨이퍼 번인 테스트 정보(TM1)에 따라 제1 전달부(221A_3)가 제1 웨이퍼 번인 로직부(221A_5)를 인에이블시키기 위한 제1 전달신호(F_SEL1)를 출력하고, 프로브 테스트가 완료됨에 따라 제1 퓨즈 모듈(221A_1)에 포함된 퓨즈(도면에 미도시)를 절단하게 되면 제1 전달부(221A_3)가 제1 웨이퍼 번인 로직부(221A_5)를 디스에이블시키기 위한 제1 전달신호(F_SEL1)를 출력하도록 구현되기 때문이다. 이와 같이 제1 웨이퍼 번인 로직부(221A_5)의 인에이블 여부를 결정하는 제1 전달부(221A_3)는 도 10에 도시된 바와 같이, 제1 웨이퍼 번인 테스트 정보(TM1) 또는 제1 칩 스택 정보(CSI11)와 제1 퓨즈정보(F_OUT1)를 부정 논리곱 연산하기 위한 제1 부정 논리곱 게이트(NAND1)와, 제1 부정 논리곱 게이트(NAND1)의 출력신호를 반전시켜 제1 전달신호(F_SEL1)로써 출력하기 위한 제1 인버터(INV1)를 포함한다.
한편, 도 11에는 도 8에 도시된 제1 내부회로(221B)가 블록 구성도로 도시되어 있고, 도 12에는 도 11에 도시된 제1 지연고정루프(221B_3)의 일예를 보인 블록 구성도가 도시되어 있다.
도 11을 참조하면, 제1 내부회로(221B)는, 제1 칩 스택 정보(CSI11)에 따라 AC 파라미터(TDQSCK)를 제1 보정값만큼 보정하기 위해 제1 보정값에 대응하는 제1 딜레이값이 반영된 제1 데이터 스트로브 신호(DQS11)를 출력하기 위한 것으로, 제1 버퍼부(221B_1)와, 제1 지연고정루프(Delay Locked Loop)(221B_3)와, 제1 데이터 스트로브 신호 생성부(221B_5)를 포함한다. 여기서, 제1 지연고정루프(221B_3)는 제1 인에이블 신호(TM_DIS1)에 응답하여 웨이퍼 레벨에서 디스에이블되고 패키지 레벨에서 인에이블되므로, 이하에서는 설명의 편의를 위해 제1 내부회로(221B)의 구성요소를 패키지 레벨의 관점에서만 설명하기로 한다.
제1 버퍼부(221B_1)는 제1 칩 스택 정보(CSI11)를 입력받아 제1 내부 칩 스택 정보(IN_CSI11)를 출력한다. 이때, 제1 버퍼부(221B_1)는 하이 임피던스(Hi-Z) 값을 가지는 제1 칩 스택 정보(CSI11)가 입력되는 경우 논리 로우 레벨을 가지는 제1 내부 칩 스택 정보(IN_CSI11)를 출력하도록 구현된다.
제1 지연고정루프(221B_3)는 제1 내부 칩 스택 정보(IN_CSI11)에 따라 자신에게 포함된 제1 레플리카 딜레이(도 12 참조)의 딜레이값을 조절하고, 조절된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제1 지연 클럭신호(DLL_CLK11)를 출력한다. 이러한 제1 지연고정루프(221B_3)는, 도 12에 도시된 바와 같이, 외부 클럭신호(EX_CLK)를 지연 고정에 필요한 지연시간만큼 지연시켜 지연 고정된 제1 지연 클럭신호(DLL_CLK11)를 출력하기 위한 제1 딜레이 라인(221B_31)과, 제1 지연 클럭신호(DLL_CLK11)를 내부 지연요소가 모델링된 딜레이값 - 디폴트값임 - 만큼 지연시켜 제1 피드백 클럭신호(FB_CLK11)를 출력하되, 제1 내부 칩 스택 정보(IN_CSI11)에 따라 모델링된 딜레이값에 제1 딜레이값이 추가로 반영된 제1 피드백 클럭신호(FB_CLK11)를 출력하기 위한 제1 레플리카 딜레이(221B_33)와, 외부 클럭신호(EX_CLK) 및 제1 피드백 클럭신호(FB_CLK11)의 위상을 비교하기 위한 제1 위상 비교부(221B_35)와, 제1 위상 비교부(221B_35)의 출력신호(UP/DOWN)에 응답하여 제1 딜레이 라인(221B_31)의 지연량을 조절하기 위한 제1 조절신호(DELY_CTRL11)를 생성하기 위한 제1 지연량 조절부(221B_37)를 포함한다.
다시 도 11을 참조하면, 제1 데이터 스트로브 신호 생성부(221B_5)는 제1 지연 클럭신호(DLL_CLK11)에 응답하여 제1 데이터 스트로브 신호(DQS11)를 생성한다. 따라서, 제1 데이터 스트로브 신호(DQS11)는 제1 지연 클럭신호(DLL_CLK11)와 동일한 위상을 가진다.
다음, 도 13에는 본 발명의 제2 실시예에 따른 반도체 메모리 장치(DDP)에서 패키지 기판(210) 및 패키지 기판(210)의 상부에 두 번째로 스택, 즉 제1 반도체 칩(220) 상부에 스택된 제2 반도체 칩(240)을 설명하기 위한 평면도가 도시되어 있다.
도 13을 참조하면, 제1 내부 접속 단자(212)를 포함하는 패키지 기판(210)과, 패키지 기판(210)상에 두 번째로 스택되며 제2 데이터 스트로브 신호(DQS12)를 출력하기 위한 제2 신호용 패드(240A) 및 웨이퍼 레벨에서 제2 웨이퍼 번인 테스트 정보(TM2)를 제공하고 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 제2 칩 스택 정보(CSI12)를 제공하기 위한 제2 웨이퍼 번인 테스트 패드(240B)를 포함하는 제2 반도체 칩(240)과, 제1 내부 접속 단자(212)와 제2 신호용 패드(240A)를 전기적으로 접속시키기 위한 제2 와이어(W22)와, 제2 내부 접속 단자(214)와 제2 웨이퍼 번인 테스트 패드(240B)를 전기적으로 접속시키기 위한 제3 와이어(W23)가 구비된다. 여기서, 제2 내부 접속 단자(214)는 외부 컨트롤러로부터 인가된 전원전압(VDD)을 공급하기 위한 단자이다. 그리고 제1 웨이퍼 번인 테스트 패드(240B)는 웨이퍼 레벨에서 프로브 테스트 장치(도면에 미도시)에 할당된 채널에 접속되고, 프로브 테스트 장치로부터 제2 웨이퍼 번인 테스트 정보(TM2)를 인가받는다. 참고로, 제2 웨이퍼 번인 테스트 패드(240B)는 통상적으로 패키지 레벨에서 사용하지 않는 웨이퍼 테스트용 패드이지만, 본 발명의 실시예에서는 패키지 레벨에서 제2 칩 스택 정보(CSI12)를 제공하는데 사용된다. 즉, 제2 웨이퍼 번인 테스트 패드(240B)는 패키지 레벨에서 제3 본딩 와이어(W23)를 통해 제2 내부 접속 단자(214)와 접속되기 때문에, 제2 내부 접속 단자(214)로부터 전원전압(VDD)을 인가받으며, 그로 인해 제2 칩 스택 정보(CSI12)는 논리 하이 레벨을 가지게 된다.
한편, 패키지 기판(210)은 앞서 설명한 바와 같이 제1 및 제2 반도체 칩(220, 240)과 외부 컨트롤러 간에 신호 및 전원을 인터페이스하는 역할을 한다.
그리고, 제2 반도체 칩(240)은 제2 웨이퍼 번인 테스트 패드(240B)로부터 제공되는 제2 웨이퍼 번인 테스트 정보(TM2) 또는 제2 칩 스택 정보(CSI12)에 따라 예정된 동작을 수행하는 제2 회로 블록(241)이 구비된다.
도 14에는 도 13에 도시된 제2 회로 블록(241)의 내부 구성이 블록 구성도로 도시되어 있다.
도 14를 참조하면, 제2 회로 블록(241)은 웨이퍼 레벨에서 제2 웨이퍼 번인 테스트 패드(240B)로부터 제공되는 제2 웨이퍼 번인 테스트 정보(TM2)에 따라 웨이퍼 번인 테스트 동작을 수행하기 위한 제2 테스트회로(241A)와, 패키지 레벨에서 제2 웨이퍼 번인 테스트 패드(240B)로부터 제공되는 제2 칩 스택 정보(CSI12)에 따라 AC 파라미터를 제2 보정값만큼 보정하기 위한 제2 내부회로(241B)를 포함한다. 여기서, AC 파라미터는 리드 동작시 외부 클럭신호와 데이터 스트로브 신호 간의 스큐(skew)를 나타내는 파라미터(tDQSCK)를 의미한다.
도 15에는 도 14에 도시된 제2 테스트회로(241A)가 블록 구성도로 도시되어 있고, 도 16에는 도 15에 도시된 제2 전달부(241A_3)가 내부 회로도로 도시되어 있다.
도 15를 참조하면, 제2 테스트회로(241A)는 제2 퓨즈 모듈(241A_1)과, 제2 퓨즈 모듈(241A_1)로부터 출력되는 제2 퓨즈정보(F_OUT2)에 따라 제2 웨이퍼 번인 테스트 정보(TM2) 또는 제2 칩 스택 정보(CSI12)를 선택적으로 전달하기 위한 제2 전달부(241A_3)와, 제2 전달부(241A_3)로부터 선택적으로 전달되는 제2 전달신호(F_SEL2)에 따라 제2 웨이퍼 번인 테스트 제어신호(WBI_CTRL2)를 생성하기 위한 제2 웨이퍼 번인 로직부(241A_5)를 포함한다. 이와 같은 제2 테스트회로(241A)는 웨이퍼 레벨에서 인에이블되고 패키지 레벨에서 디스에이블된다. 더욱 정확하게는 제2 웨이퍼 번인 로직부(241A_5)가 웨이퍼 레벨에서 인에이블되고 패키지 레벨에서 디스에이블된다. 이는 웨이퍼 레벨에서 인가된 제2 웨이퍼 번인 테스트 정보(TM2)에 따라 제2 전달부(241A_3)가 제2 웨이퍼 번인 로직부(241A_5)를 인에이블시키기 위한 제2 전달신호(F_SEL2)를 출력하고, 프로브 테스트가 완료됨에 따라 제2 퓨즈 모듈(241A_1)에 포함된 퓨즈(도면에 미도시)를 절단하게 되면 제2 전달부(241A_3)가 제2 웨이퍼 번인 로직부(241A_5)를 디스에이블시키기 위한 제2 전달신호(F_SEL2)를 출력하도록 구현되기 때문이다. 이와 같이 제2 웨이퍼 번인 로직부(241A_5)의 인에이블 여부를 결정하는 제2 전달부(241A_3)는 도 16에 도시된 바와 같이, 제2 웨이퍼 번인 테스트 정보(TM2) 또는 제2 칩 스택 정보(CSI12)와 제2 퓨즈정보(F_OUT2)를 부정 논리곱 연산하기 위한 제2 부정 논리곱 게이트(NAND2)와, 제2 부정 논리곱 게이트(NAND2)의 출력신호를 반전시켜 제2 전달신호(F_SEL2)로써 출력하기 위한 제2 인버터(INV2)를 포함한다.
한편, 도 17에는 도 14에 도시된 제2 내부회로(241B)가 블록 구성도로 도시되어 있다.
도 17을 참조하면, 제2 내부회로(241B)는, 제2 칩 스택 정보(CSI12)에 따라 AC 파라미터(TDQSCK)를 제2 보정값만큼 보정하기 위해 제2 보정값에 대응하는 제2 딜레이값이 반영된 제2 데이터 스트로브 신호(DQS12)를 출력하기 위한 것으로, 제2 버퍼부(241B_1)와, 제2 지연고정루프(241B_3)와, 제2 데이터 스트로브 신호 생성부(241B_5)를 포함한다. 여기서, 제2 지연고정루프(241B_3)는 제2 인에이블 신호(TM_DIS2)에 응답하여 웨이퍼 레벨에서 디스에이블되고 패키지 레벨에서 인에이블되므로, 이하에서는 설명의 편의를 위해 제2 내부회로(241B)의 구성요소를 패키지 레벨의 관점에서만 설명하기로 한다.
제2 버퍼부(241B_1)는 제2 칩 스택 정보(CSI12)를 입력받아 제2 내부 칩 스택 정보(IN_CSI12)를 출력한다. 이때, 제2 버퍼부(241B_1)는 논리 하이 레벨을 가지는 제2 칩 스택 정보(CSI12)가 입력되는 경우 논리 하이 레벨을 가지는 제2 내부 칩 스택 정보(IN_CSI12)를 출력하도록 구현된다.
제2 지연고정루프(241B_3)는 제2 내부 칩 스택 정보(IN_CSI12)에 따라 자신에게 포함된 제2 레플리카 딜레이(도면에 미도시)의 딜레이값을 조절하고, 조절된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제2 지연 클럭신호(DLL_CLK12)를 출력한다. 이러한 제2 지연고정루프(241B_3)는 앞서 설명한 제1 지연고정루프(221B_3)과 동일한 구성을 가지므로, 자세한 설명은 생략하도록 한다(도 12 참조). 참고로, 제2 지연고정루프(241B_3)에 포함된 제2 레플리카 딜레이는 내부 지연요소에 대한 모델링된 딜레이값이 디폴트로 기설정되어 있지만, 제2 내부 칩 스택 정보(IN_CSI12)에 따라 모델링된 딜레이값에 제2 딜레이값이 추가로 반영된다.
제2 데이터 스트로브 신호 생성부(241B_5)는 제2 지연 클럭신호(DLL_CLK12)에 응답하여 제2 데이터 스트로브 신호(DQS12)를 생성한다. 따라서, 제2 데이터 스트로브 신호(DQS12)는 제2 지연 클럭신호(DLL_CLK12)와 동일한 위상을 가진다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 메모리 장치(DDP)의 동작을 설명한다.
먼저, 웨이퍼 레벨에 대하여 설명한다.
일단 제1 및 제2 반도체 칩(220, 240)은 웨이퍼 레벨에서 웨이퍼 번인 테스트가 실시된다. 제1 및 제2 반도체 칩(220, 240)에서 실시되는 웨이퍼 번인 테스트는 동일한 과정에 의해 실시되므로, 설명의 편의를 위해 제1 반도체 칩(220)만을 대표적으로 설명하기로 한다.
제1 웨이퍼 번인 테스트 패드(220B)는 프로브 테스트 장치에 할당된 채널에 접속되며 프로브 테스트 장치로부터 할당된 채널을 통해 제1 웨이퍼 번인 테스트 정보(TM1)를 인가받는다. 그러면, 제1 전달부(221A_3)는 제1 퓨즈정보(F_OUT1)와 제1 웨이퍼 번인 테스트 정보(TM1)에 따라 제1 웨이퍼 번인 로직부(221A_5)를 인에이블시키기 위해 논리 하이 레벨의 제1 전달신호(F_SEL1)을 출력한다. 그러면, 제1 웨이퍼 번인 로직부(221A_5)는 제 반도체 칩(220)에 포함된 뱅크(BANK0 ~ BANK3)들에 대하여 웨이퍼 번인 테스트를 수행하기 위한 제1 웨이퍼 번인 테스트 정보(WBI_CTRL1)를 생성한다. 이때, 제1 내부회로(221B)는 제1 인에이블 신호(TM_DIS1)에 따라 디스에이블된다.
이후, 웨이퍼 번인 테스트가 완료됨에 따라 제1 퓨즈 모듈(221A_1)에 포함된 퓨즈를 절단하면, 논리 로우 레벨의 제1 퓨즈정보(F_OUT1)에 따라 제2 전달부(221A_3)는 무조건 제1 웨이퍼 번인 로직부(221A_5)를 디스에이블시키기 위해 논리 로우 레벨의 제1 전달신호(F_SEL1)를 출력한다. 이에 따라, 제1 웨이퍼 번인 로직부(221A_5)는 디스에이블된다.
다음, 패키지 레벨에 대하여 설명한다.
패키지 레벨의 경우 본 발명의 제2 실시예는 제1 실시예와 동일하게 제1 반도체 칩(220)의 AC 파라미터(tDQSCK)를 기준 - 제1 보정값은 '0'임 - 으로 제2 반도체 칩(240)의 AC 파라미터(tDQSCK)를 보정 - 제2 보정값은 예정된 값을 가짐 - 하는 것을 예로 들어 설명한다. 즉, 서로 다른 길이를 가지는 제1 및 제2 본딩 와이어(W21, W22)는 서로 다른 자체 지연요소를 가지기 때문에, 상대적으로 길이가 긴 제2 본딩 와이어(W22)의 자체 지연요소가 상대적으로 길이가 짧은 제1 본딩 와이어(W21)의 자체 지연요소에 대응되도록, 제2 본딩 와이어(W22)의 자체 지연요소를 보상하기 위한 일련의 동작이 실시된다.
우선, 제1 반도체 칩(220)의 제1 웨이퍼 번인 테스트 패드(220B)는 패키지 기판(210)에 배치된 어떠한 내부 접속 단자와도 접속되지 않으므로 플로팅 상태가 된다. 이에 따라, 제1 웨이퍼 번인 테스트 패드(220B)를 통해 제공되는 제1 칩 스택 정보(CSI11)는 하이 임피던스(Hi-Z) 값을 가지며, 제1 칩 스택 정보(CSI11)를 제공받는 제1 내부회로(221B)는 모델링된 딜레이값만이 반영된 제1 데이터 스트로브 신호(DQS11)를 제1 신호용 패드(220A)로 출력한다.
여기서, 제1 내부회로(221B)의 동작을 더욱 자세하게 설명하면, 제1 버퍼부(221B_1)는 하이 임피던스(Hi-Z) 값을 가지는 제1 칩 스택 정보(CSI11)에 따라 논리 로우 레벨의 제1 내부 칩 스택 정보(IN_CSI11)를 출력한다. 그리고, 제1 지연고정루프(221B_3)는 논리 로우 레벨의 제1 내부 칩 스택 정보(IN_CSI11)에 따라 레플리카 딜레이의 딜레이값을 기 설정된 디폴트값으로 유지하고 유지된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제1 지연 클럭신호(DLL_CLK11)를 출력한다. 그리고, 제1 데이터 스트로브 생성부(221B_5)는 제1 지연 클럭신호(DLL_CLK11)에 응답하여 제1 지연 클럭신호(DLL_CLK11)와 동일한 위상을 가지는 제1 데이터 스트로브 신호(DQS11)를 생성하고, 제1 데이터 스트로브 신호(DQS11)를 제1 신호용 패드(220A)로 출력한다.
제1 신호용 패드(220A)로 인가된 제1 데이터 스트로브 신호(DQS11)는 제1 본딩 와이어(W21)를 통해 제1 내부 접속 단자(212)로 전달되며, 패키지 기판(210)을 통해 최종적으로 외부 컨트롤러로 전달된다.
한편, 제2 반도체 칩(240)의 제2 웨이퍼 번인 테스트 패드(240B)는 패키지 기판(210)에 배치된 제2 내부 접속 단자(214)와 접속되므로 전원전압(VDD)을 제공받는다. 이에 따라, 제2 웨이퍼 번인 테스트 패드(240B)를 통해 제공되는 제2 칩 스택 정보(CSI12)는 논리 하이 레벨을 가지며, 논리 하이 레벨의 제2 칩 스택 정보(CSI12)를 제공받는 제2 내부회로(241B)는 모델링된 딜레이값에 제2 딜레이값이 추가로 반영된 제2 데이터 스트로브 신호(DQS12)를 제2 신호용 패드(240A)로 출력한다.
여기서, 제2 내부회로(241B)의 동작을 더욱 자세하게 설명하면, 제2 버퍼부(241B_1)는 논리 하이 레벨을 가지는 제2 칩 스택 정보(CSI12)에 따라 논리 하이 레벨의 제2 내부 칩 스택 정보(IN_CSI12)를 출력한다. 그리고, 제2 지연고정루프(241B_3)는 논리 하이 레벨의 제2 내부 칩 스택 정보(IN_CSI12)에 따라 레플리카 딜레이의 딜레이값이 기 설정된 디폴트값과 제2 딜레이값을 합친 값을 가지도록 조절하고, 조절된 딜레이값에 대응하여 외부 클럭신호(EX_CLK)를 지연시켜 제2 지연 클럭신호(DLL_CLK12)를 출력한다. 그리고, 제2 데이터 스트로브 생성부(241B_5)는 제2 지연 클럭신호(DLL_CLK12)에 응답하여 제2 지연 클럭신호(DLL_CLK12)와 동일한 위상을 가지는 제2 데이터 스트로브 신호(DQS12)를 생성하고, 제2 데이터 스트로브 신호(DQS12)를 제2 신호용 패드(240A)로 출력한다.
제2 신호용 패드(240A)로 인가된 제2 데이터 스트로브 신호(DQS12)는 제2 본딩 와이어(W22)를 통해 제1 내부 접속 단자(212)로 전달되며, 패키지 기판(210)을 통해 최종적으로 외부 컨트롤러로 전달된다.
상기와 같이 외부 컨트롤러에게 전달된 제1 및 제2 데이터 스트로브 신호(DQS11, DQS12)는 각각 외부 클럭신호(EX_CLK)와의 스큐를 나타내는 파라미터(tDQSCK)가 동일해진 위상을 가지게 된다. 그 이유는 앞서 설명한 바와 같이, 상대적으로 길이가 짧은 제1 본딩 와이어(W21)를 통해 전달되는 제1 데이터 스트로브 신호(DQS11)는 기 설정된 딜레이값만이 반영된 제1 지연 클럭신호(DLL_CLK11)로부터 파생된 신호이고, 상대적으로 길이가 긴 제2 본딩 와이어(W22)를 통해 전달되는 제2 데이터 스트로브 신호(DQS12)는 기 설정된 딜레이값에 제2 딜레이값이 반영된 제2 지연 클럭신호(DLL_CLK12)로부터 파생된 신호이므로, 제2 데이터 스트로브 신호(DQS12)는 제2 본딩 와이어(W22)의 자체 지연요소가 보상된 위상을 가지기 때문이다.
이와 같은 본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예에 비해 면적이 최소화되는 이점이 있고, 아울러 반도체 칩의 스택 순서에 따라 본딩 와이어의 길이가 달라지더라도 능동적으로 AC 파라미터(tDQSCK)를 보정할 수 있으므로, AC 파라미터(tDQSCK)가 스펙에 규정된 범위를 벗어나지 않게 되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 두 개의 반도체 칩이 스택 패키징된 반도체 메모리 장치(DDP)를 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니고, 세 개 이상의 반도체 칩이 스택 패키징된 반도체 메모리 장치에도 본 발명을 적용할 수 있다. 이러한 경우, 두 개 이상의 플래그 패드가 필요하며, 두 개 이상의 플래그 패드를 통해 제공되는 칩 스택 정보가 반도체 칩 별로 디코딩되어 인가되도록 구현되어야 할 것이다.
그리고, 본 발명의 실시예에서는 외부 클럭신호와 데이터 스트로브 신호 간의 스큐를 나타내는 파라미터(tDQSCK)를 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 데이터 셋업 시간(tDS), 데이터 홀드 시간(tDH) 등의 AC 파라미터를 보정하는데에도 본 발명이 적용될 수 있다.
또한, 본 발명의 실시예에서는 패키지 기판에 첫 번째로 스택된 제1 반도체 칩을 기준으로 두 번째로 스택된 제2 반도체 칩의 AC 파라미터를 보정하고 있는 것으로 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 패키지 기판에 두 번째로 스택된 제2 반도체 칩을 기준으로 제1 반도체 칩의 AC 파라미터를 보정하는 것도 가능하다.
110 : 패키지 기판 112 : 제1 내부 접속 단자
114 : 제2 내부 접속 단자 120 : 제1 반도체 칩
120A : 제1 신호용 패드 120B : 제1 플래그 패드
121 : 제1 내부회로 121_1 : 제1 버퍼부
121_3 : 제1 지연고정루프 121_5 : 제1 데이터 스트로브 신호 생성부
140 : 제2 반도체 칩 140A : 제2 신호용 패드
140B : 제2 플래그 패드 141 : 제2 내부회로
141_1 : 제2 버퍼부 141_3 : 제2 지연고정루프
141_5 : 제2 데이터 스트로브 신호 생성부
W11 : 제1 본딩 와이어 W12 : 제2 본딩 와이어
W13 : 제3 본딩 와이어

Claims (41)

  1. 반도체 칩의 스택 순서에 대응하는 칩 스택 정보를 제공하기 위한 적어도 하나 이상의 플래그 패드; 및
    상기 적어도 하나 이상의 플래그 패드로부터 제공되는 적어도 하나 이상의 상기 칩 스택 정보에 따라 AC 파라미터를 보정하기 위한 내부회로
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 내부회로는,
    적어도 하나 이상의 상기 칩 스택 정보에 따라 외부 클럭신호를 예정된 지연시간만큼 지연시켜 지연 클럭신호를 생성하기 위한 지연고정루프(Delay Locked Loop : DLL); 및
    상기 지연 클럭신호에 응답하여 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 신호 생성부를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 내부회로는 적어도 하나 이상의 상기 칩 스택 정보를 예정된 레벨로 변환하여 상기 지연고정루프로 출력하기 위한 적어도 하나 이상의 입력버퍼부를 더 포함하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    적어도 하나 이상의 상기 칩 스택 정보에 따라 상기 지연고정루프에 포함된 레플리카 딜레이가 조절되는 반도체 장치.
  5. 제4항에 있어서,
    상기 AC 파라미터는 외부 클럭신호와 데이터 스트로브 신호 간의 스큐(skew)를 나타내는 파라미터(tDQSCK)인 반도체 장치.
  6. 제1 표면에 구비된 다수의 외부 접속 단자와, 제2 표면에 구비되며 해당 외부 접속 단자와 전기적으로 접속되는 다수의 내부 접속 단자를 포함하는 패키지 기판;
    상기 패키지 기판의 상기 제2 표면 측에 스택되며, 제1 정보를 제공하기 위한 제1 플래그 패드와, 상기 제1 플래그 패드로부터 제공되는 상기 제1 정보에 따라 AC 파라미터를 제1 보정값만큼 보정하기 위한 제1 내부회로를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩에 스택되며, 제2 정보를 제공하기 위한 제2 플래그 패드와, 상기 제2 플래그 패드로부터 제공되는 상기 제2 정보에 따라 상기 AC 파라미터를 제2 보정값만큼 보정하기 위한 제2 내부회로를 포함하는 제2 반도체 칩; 및
    상기 제1 및 제2 플래그 패드 중 적어도 어느 하나와 해당 내부 접속 단자를 전기적으로 접속시키기 위한 적어도 하나 이상의 본딩 와이어
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 적어도 하나 이상의 본딩 와이어는 상기 다수의 내부 접속 단자 중 예정된 전원전압을 제공하는 내부 접속 단자와 상기 제1 플래그 패드를 접속시키기 위한 제1 본딩 와이어를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 플래그 패드는 플로팅되는 반도체 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 내부회로는 상기 제1 정보에 따라 외부 클럭신호를 제1 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연고정루프(Delay Locked Loop : DLL)와, 상기 제1 지연 클럭신호에 응답하여 제1 데이터 스트로브 신호를 생성하기 위한 제1 데이터 스트로브 신호 생성부를 포함하고,
    상기 제2 내부회로는 상기 제2 정보에 따라 상기 외부 클럭신호를 제2 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연고정루프와, 상기 제2 지연 클럭신호에 응답하여 제2 데이터 스트로브 신호를 생성하기 위한 제2 데이터 스트로브 신호 생성부를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 내부회로는 상기 제1 플래그 패드로부터 제공된 상기 제1 정보를 내부화된 제1 정보로 변환하여 상기 제1 지연고정루프로 출력하기 위한 제1 입력버퍼부를 더 포함하고,
    상기 제2 내부회로는 상기 제2 플래그 패드로부터 제공된 상기 제2 정보를 내부화된 제2 정보로 변환하여 상기 제2 지연고정루프로 출력하기 위한 제2 입력버퍼부를 더 포함하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제1 지연고정루프는 상기 제1 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 예정된 딜레이값으로 조절하고,
    상기 제2 지연고정루프는 상기 제2 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 디폴트값으로 유지하는 반도체 장치.
  12. 제6항에 있어서,
    상기 적어도 하나 이상의 본딩 와이어는 상기 다수의 내부 접속 단자 중 예정된 전원전압을 제공하는 내부 접속 단자와 상기 제2 플래그 패드를 접속시키기 위한 제2 본딩 와이어를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 플래그 패드는 플로팅되는 반도체 장치.
  14. 제12항 또는 제13항에 있어서,
    상기 제1 내부회로는 상기 제1 정보에 따라 외부 클럭신호를 제1 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연고정루프(Delay Locked Loop : DLL)와, 상기 제1 지연 클럭신호에 응답하여 제1 데이터 스트로브 신호를 생성하기 위한 제1 데이터 스트로브 신호 생성부를 포함하고,
    상기 제2 내부회로는 상기 제2 정보에 따라 상기 외부 클럭신호를 제2 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연고정루프와, 상기 제2 지연 클럭신호에 응답하여 제2 데이터 스트로브 신호를 생성하기 위한 제2 데이터 스트로브 신호 생성부를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 내부회로는 상기 제1 플래그 패드로부터 제공된 상기 제1 정보를 내부화된 제1 정보로 변환하여 상기 제1 지연고정루프로 출력하기 위한 제1 입력버퍼부를 더 포함하고,
    상기 제2 내부회로는 상기 제2 플래그 패드로부터 제공된 상기 제2 정보를 내부화된 제2 정보로 변환하여 상기 제2 지연고정루프로 출력하기 위한 제2 입력버퍼부를 더 포함하는 반도체 장치.
  16. 제14항에 있어서,
    상기 제1 지연고정루프는 상기 제1 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 디폴트값으로 유지하고,
    상기 제2 지연고정루프는 상기 제2 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 예정된 딜레이값으로 조절하는 반도체 장치.
  17. 제6항에 있어서,
    상기 제1 반도체 칩은 상기 제1 내부회로의 출력신호를 출력하기 위한 제1 신호 패드를 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 내부회로의 출력신호를 출력하기 위한 제2 신호 패드를 더 포함하며,
    상기 다수의 내부 접속 단자 중 출력용 내부 접속 단자와 상기 제1 신호 패드를 접속시키기 위한 제3 본딩 와이어와, 상기 출력용 내부 접속 단자와 상기 제2 신호 패드를 접속시키기 위한 제4 본딩 와이어를 더 포함하는 반도체 장치.
  18. 웨이퍼 레벨에서 웨이퍼용 테스트 정보를 제공하고, 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 칩 스택 정보를 제공하기 위한 적어도 하나 이상의 제1 패드;
    상기 웨이퍼 레벨에서 상기 적어도 하나 이상의 제1 패드로부터 제공되는 상기 웨이퍼용 테스트 정보에 따라 예정된 테스트 동작을 수행하는 적어도 하나 이상의 테스트회로; 및
    상기 패키지 레벨에서 상기 적어도 하나 이상의 제1 패드로부터 제공되는 상기 칩 스택 정보에 따라 AC 파라미터를 보정하기 위한 내부회로
    를 구비하는 반도체 장치.
  19. 제18항에 있어서,
    상기 내부회로는,
    적어도 하나 이상의 상기 칩 스택 정보에 따라 외부 클럭신호를 예정된 지연시간만큼 지연시켜 지연 클럭신호를 생성하기 위한 지연고정루프(Delay Locked Loop : DLL); 및
    상기 지연 클럭신호에 응답하여 데이터 스트로브 신호를 생성하기 위한 데이터 스트로브 신호 생성부를 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 지연고정루프는 상기 웨이퍼 레벨에서 디스에이블되고 상기 패키지 레벨에서 인에이블되는 반도체 장치.
  21. 제19항에 있어서,
    상기 내부회로는 적어도 하나 이상의 상기 칩 스택 정보를 예정된 레벨로 변환하여 상기 지연고정루프로 출력하기 위한 적어도 하나 이상의 입력버퍼부를 더 포함하는 반도체 장치.
  22. 제19항 또는 제21항에 있어서,
    적어도 하나 이상의 상기 칩 스택 정보에 따라 상기 지연고정루프에 포함된 레플리카 딜레이가 조절되는 반도체 장치.
  23. 제22항에 있어서,
    상기 AC 파라미터는 외부 클럭신호와 데이터 스트로브 신호 간의 스큐(skew)를 나타내는 파라미터(tDQSCK)인 반도체 장치.
  24. 제18항에 있어서,
    상기 적어도 하나 이상의 제1 패드는 웨이퍼 번인(wafer burn-in) 패드를 포함하는 반도체 장치.
  25. 제24항에 있어서,
    상기 적어도 하나 이상의 테스트회로는 상기 웨이퍼 레벨에서 인에이블되고 상기 패키지 레벨에서 디스에이블되는 반도체 장치.
  26. 제24항 또는 제25항에 있어서,
    상기 적어도 하나 이상의 테스트회로는 웨이퍼 번인 테스트를 수행하는 회로를 포함하는 반도체 장치.
  27. 제26항에 있어서,
    상기 웨이퍼 번인 테스트를 수행하는 회로는,
    퓨즈 모듈;
    상기 웨이퍼 번인 패드로부터 제공되는 웨이퍼 번인 테스트 정보에 응답하여 상기 퓨즈 모듈의 출력신호를 선택적으로 전달하기 위한 전달부; 및
    상기 전달부의 출력신호에 응답하여 상기 웨이퍼 번인 테스트 제어신호를 생성하기 위한 웨이퍼 번인 로직부를 포함하는 반도체 장치.
  28. 제1 표면에 구비된 다수의 외부 접속 단자와, 제2 표면에 구비되며 해당 외부 접속 단자와 전기적으로 접속되는 다수의 내부 접속 단자를 포함하는 패키지 기판;
    웨이퍼 레벨에서 제1 웨이퍼용 테스트 정보를 제공하고 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 제1 칩 스택 정보를 제공하기 위한 제1 패드와, 상기 웨이퍼 레벨에서 상기 제1 패드로부터 제공되는 상기 제1 웨이퍼용 테스트 정보에 따라 예정된 테스트 동작을 수행하는 제1 테스트회로와, 상기 패키지 레벨에서 상기 제1 패드로부터 제공되는 상기 제1 칩 스택 정보에 따라 AC 파라미터를 제1 보정값만큼 보정하기 위한 제1 내부회로를 포함하며, 상기 패키지 기판의 상기 제2 표면 측에 스택되는 제1 반도체 칩;
    웨이퍼 레벨에서 제2 웨이퍼용 테스트 정보를 제공하고 패키지 레벨에서 반도체 칩의 스택 순서에 대응하는 제2 칩 스택 정보를 제공하기 위한 제2 패드와, 상기 웨이퍼 레벨에서 상기 제2 패드로부터 제공되는 상기 제2 웨이퍼용 테스트 정보에 따라 예정된 테스트 동작을 수행하는 제2 테스트회로와, 상기 패키지 레벨에서 상기 제2 패드로부터 제공되는 상기 제2 칩 스택 정보에 따라 AC 파라미터를 제2 보정값만큼 보정하기 위한 제2 내부회로를 포함하며, 상기 제1 반도체 칩에 스택되는 제2 반도체 칩; 및
    상기 제1 및 제2 패드 중 적어도 어느 하나와 해당 내부 접속 단자를 전기적으로 접속시키기 위한 적어도 하나 이상의 본딩 와이어
    를 포함하는 반도체 장치.
  29. 제28항에 있어서,
    상기 적어도 하나 이상의 본딩 와이어는 상기 패키지 레벨에서 상기 다수의 내부 접속 단자 중 예정된 전원전압을 제공하는 내부 접속 단자와 상기 제1 패드를 접속시키기 위한 제1 본딩 와이어를 포함하는 반도체 장치.
  30. 제29항에 있어서,
    상기 패키지 레벨에서 상기 제2 패드는 플로팅되는 반도체 장치.
  31. 제29항 또는 제30항에 있어서,
    상기 제1 내부회로는 상기 제1 칩 스택 정보에 따라 상기 외부 클럭신호를 제1 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연고정루프(Delay Locked Loop : DLL)와, 상기 제1 지연 클럭신호에 응답하여 제1 데이터 스트로브 신호를 생성하기 위한 제1 데이터 스트로브 신호 생성부를 포함하고,
    상기 제2 내부회로는 상기 제2 칩 스택 정보에 따라 상기 외부 클럭신호를 제2 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연고정루프와, 상기 제2 지연 클럭신호에 응답하여 제2 데이터 스트로브 신호를 생성하기 위한 제2 데이터 스트로브 신호 생성부를 포함하는 반도체 장치.
  32. 제31항에 있어서,
    상기 제1 및 제2 지연고정루프는 상기 웨이퍼 레벨에서 디스에이블되고 상기 패키지 레벨에서 인에이블되는 반도체 장치.
  33. 제31항에 있어서,
    상기 제1 내부회로는 상기 제1 패드로부터 제공된 정보를 내부화된 정보로 변환하여 상기 제1 지연고정루프로 출력하기 위한 제1 입력버퍼부를 더 포함하고,
    상기 제2 내부회로는 상기 제2 패드로부터 제공된 정보를 내부화된 정보로 변환하여 상기 제2 지연고정루프로 출력하기 위한 제2 입력버퍼부를 더 포함하는 반도체 장치.
  34. 제31항에 있어서,
    상기 제1 지연고정루프는 상기 제1 칩 스택 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 예정된 딜레이값으로 조절하고,
    상기 제2 지연고정루프는 상기 제2 칩 스택 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 디폴트값으로 유지하는 반도체 장치.
  35. 제28항에 있어서,
    상기 적어도 하나 이상의 본딩 와이어는 상기 패키지 레벨에서 상기 다수의 내부 접속 단자 중 예정된 전원전압을 제공하는 내부 접속 단자와 상기 제2 패드를 접속시키기 위한 제2 본딩 와이어를 포함하는 반도체 장치.
  36. 제35항에 있어서,
    상기 제1 패드는 플로팅되는 반도체 장치.
  37. 제35항 또는 제36항에 있어서,
    상기 제1 내부회로는 상기 제1 칩 스택 정보에 따라 외부 클럭신호를 제1 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연고정루프(Delay Locked Loop : DLL)와, 상기 제1 지연 클럭신호에 응답하여 제1 데이터 스트로브 신호를 생성하기 위한 제1 데이터 스트로브 신호 생성부를 포함하고,
    상기 제2 내부회로는 상기 제2 칩 스택 정보에 따라 상기 외부 클럭신호를 제2 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연고정루프와, 상기 제2 지연 클럭신호에 응답하여 제2 데이터 스트로브 신호를 생성하기 위한 제2 데이터 스트로브 신호 생성부를 포함하는 반도체 장치.
  38. 제37항에 있어서,
    상기 제1 및 제2 지연고정루프는 상기 웨이퍼 레벨에서 디스에이블되고 상기 패키지 레벨에서 인에이블되는 반도체 장치.
  39. 제37항에 있어서,
    상기 제1 내부회로는 상기 제1 패드로부터 제공된 정보를 내부화된 정보로 변환하여 상기 제1 지연고정루프로 출력하기 위한 제1 입력버퍼부를 더 포함하고,
    상기 제2 내부회로는 상기 제2 패드로부터 제공된 정보를 내부화된 정보로 변환하여 상기 제2 지연고정루프로 출력하기 위한 제2 입력버퍼부를 더 포함하는 반도체 장치.
  40. 제37항에 있어서,
    상기 제1 지연고정루프는 상기 제1 칩 스택 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 디폴트값으로 유지하고,
    상기 제2 지연고정루프는 상기 제2 칩 스택 정보에 따라 자신의 레플리카 딜레이의 딜레이값을 예정된 딜레이값으로 조절하는 반도체 장치.
  41. 제28항에 있어서,
    상기 제1 반도체 칩은 상기 제1 내부회로의 출력신호를 출력하기 위한 제1 신호 패드를 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 내부회로의 출력신호를 출력하기 위한 제2 신호 패드를 더 포함하며,
    상기 다수의 내부 접속 단자 중 출력용 내부 접속 단자와 상기 제1 신호 패드를 접속시키기 위한 제3 본딩 와이어와, 상기 출력용 내부 접속 단자와 상기 제2 신호 패드를 접속시키기 위한 제4 본딩 와이어를 더 포함하는 반도체 장치.
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