JP4399777B2 - 半導体記憶装置、半導体装置、及び電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000010030 laminating Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000005520 cutting process Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
図1は、本発明の実施形態による積層型の半導体記憶装置の一例である、3次元実装の概略斜視図である。この半導体記憶装置は、同一の4枚のメモリセルアレイチップC1〜C4を積層してなり、面積あたり4倍の記憶容量を得ようとするものである。これらチップC1〜C4が本発明のチップ層に相当する。
図2は、各チップに設けられたチップ選択判定回路10の論理回路図である。このチップ選択判定回路10は、チップ選択パッドCS1、CS2に入力されるチップ選択信号に基づいて、当該チップが選択されたか否かを判定するものである。
図4(A)は、図2のチップ選択判定回路に備えられるプログラム回路の一例を示す回路図であり、図4(B)は、プログラム回路の他の一例を示す回路図である。図4(A)のプログラム回路PG1は、電源端子に接続されたヒューズF1と、このヒューズF1に一方の端子が接続されたnMOSトランジスタT1と、2段のインバータ(NOTゲート)G3、G4とを備えている。トランジスタT1の他方の端子は接地されている。1段目のインバータG3の出力はトランジスタT1のゲートに接続されている。
図5は、プログラム回路のヒューズの切断パターンを示す図である。ここでは図4(A)に示す構成のヒューズF1を備えたプログラム回路PG1と、同一構成のヒューズF2とを備えたプログラム回路PG2が、それぞれチップC1〜C4のチップ選択判定回路10に組み込まれているものとする。この場合、例えば1枚目のチップC1についてはヒューズF1、F2の何れも切断しない。2枚目のチップC2についてはヒューズF1のみ切断する。3枚目のチップC3についてはヒューズF2のみ切断する。4枚目のチップC4についてはヒューズF1、F2の両者を切断する。
図6は、本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ1000の構成を示す斜視図である。図6において、パーソナルコンピュータ1000は、表示パネル1002と、キーボード1004を有する本体部1006とを備えて構成されている。当該パーソナルコンピュータ1000の本体部1004の記憶媒体、特に不揮発性メモリとして、本発明の積層型半導体記憶装置が利用されている。このため、低面積で大容量の記憶手段を備えた電子機器を低価格で提供することができる。
CS1、CS2 チップ選択パッド
CE チップイネーブルパッド
10 チップ選択判定回路
PG1、PG2 プログラム回路
EX1、EX2 排他的論理和回路
G1 NORゲート
G2 NANDゲート
F1、F2 ヒューズ
T1 トランジスタ
G3〜G6 インバータ
Claims (11)
- 複数の半導体チップ層を積層してなる半導体記憶装置であって、
個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドを、各チップ層に備え、
各チップ層は、
第1の電位及び第2の電位のうちのいずれかの電位の出力信号をプログラム可能なプログラム回路と、
前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路と、
を備えた半導体記憶装置。 - 請求項1において、
前記プログラム回路は、切断可能なヒューズと、当該ヒューズに接続され当該ヒューズの切断/未切断によって異なる信号を出力する論理回路とを備えた、半導体記憶装置。 - 請求項1又は請求項2において、
前記チップ選択判定回路は、前記チップ選択信号と前記プログラム回路の出力信号との一致状態を判定する排他的論理和回路を備えた、半導体記憶装置。 - 請求項1乃至請求項3の何れか一項において、
各チップ層の前記チップ選択パッドは、それぞれ各チップ層の同一の位置に形成される、半導体記憶装置。 - 請求項1乃至請求項4の何れか一項において、
前記各チップ層は同一の素子配置を備えた、半導体記憶装置。 - 請求項1乃至請求項5の何れか一項において、
前記チップ選択パッドは、前記複数のチップ層にそれぞれ複数備えられて前記チップ選択判定回路に接続され、前記複数のチップ層の対応するチップ選択パッド同士でそれぞれ接続されており、
前記チップ選択判定回路は、前記チップ選択パッドの数に対応する数の前記プログラム回路を備え、各チップ選択パッドに入力されたチップ選択信号と、対応するプログラム回路の出力信号との一致状態をそれぞれ判定する、半導体記憶装置。 - 請求項1乃至請求項6の何れか一項において、
各チップ層を駆動するチップイネーブル信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップイネーブルパッドを、各チップ層に更に備え、
前記チップ選択信号及び前記チップイネーブル信号が入力された場合に、前記チップ選択信号が前記プログラム回路の出力信号と符合したチップ層で、前記チップイネーブル信号を有効にする、半導体記憶装置。 - 第1の半導体チップと、第2の半導体チップを積層してなる半導体記憶装置であって、
前記第1の半導体チップは、
前記第1の半導体チップまたは前記第2の半導体チップを選択するチップ選択信号が入力される第1のチップ選択パッドと、
前記チップ選択信号に基づいて前記第1の半導体チップが選択されるか否かを判定する第1のチップ選択判定回路と、
を含み、
前記第2の半導体チップは、
前記チップ選択信号が入力される第2のチップ選択パッドと、
前記チップ選択信号に基づいて前記第2の半導体チップが選択されるか否かを判定する第2のチップ選択判定回路と、
を含み、
前記第1のチップ選択パッドと前記第2のチップ選択パッドは電気的に接続され、
前記第1のチップ選択判定回路は、
第1の電位及び第2の電位のうちのいずれかの電位の第1の出力信号を設定可能である第1のプログラム回路を含み、
前記第1の出力信号に基づいて前記第1の半導体チップが選択されるか否かを判定し、
前記第2のチップ選択判定回路は、
前記第1の電位及び前記第2の電位のうちのいずれかの電位の第2の出力信号を設定可能である第2のプログラム回路を含み、
前記第2の出力信号に基づいて前記第2の半導体チップが選択されるか否かを判定することを特徴とする半導体記憶装置。 - 第1の半導体チップと、第2の半導体チップを積層してなる半導体装置であって、
前記第1の半導体チップは、
前記第1の半導体チップまたは前記第2の半導体チップを選択するチップ選択信号が入力される第1のチップ選択パッドと、
前記チップ選択信号に基づいて前記第1の半導体チップが選択されるか否かを判定する第1のチップ選択判定回路と、
を含み、
前記第2の半導体チップは、
前記チップ選択信号が入力される第2のチップ選択パッドと、
前記チップ選択信号に基づいて前記第2の半導体チップが選択されるか否かを判定する第2のチップ選択判定回路と、
を含み、
前記第1のチップ選択パッドと前記第2のチップ選択パッドは電気的に接続され、
前記第1のチップ選択判定回路は、
第1の電位及び第2の電位のうちのいずれかの電位の第1の出力信号を設定可能である第1のプログラム回路を含み、
前記第1の出力信号に基づいて前記第1の半導体チップが選択されるか否かを判定し、
前記第2のチップ選択判定回路は、
前記第1の電位及び前記第2の電位のうちのいずれかの電位の第2の出力信号を設定可能である第2のプログラム回路を含み、
前記第2の出力信号に基づいて前記第2の半導体チップが選択されるか否かを判定することを特徴とする半導体装置。 - 第1の半導体層と、第2の半導体層を積層してなる半導体装置であって、
前記第1の半導体層を含む第1の回路と、
前記第2の半導体層を含む第2の回路と、
を含み、
前記第1の回路は、
前記第1の回路または前記第2の回路を選択する選択信号に基づいて前記第1の回路が選択されるか否かを判定する第1の選択判定回路を含み、
前記第2の回路は、
前記選択信号に基づいて前記第2の回路が選択されるか否かを判定する第2の選択判定回路を含み、
前記第1の選択判定回路は、
第1の電位及び第2の電位のうちのいずれかの電位の第1の出力信号を設定可能である第1のプログラム回路を含み、
前記第1の出力信号に基づいて前記第1の回路が選択されるか否かを判定し、
前記第2の選択判定回路は、
前記第1の電位及び前記第2の電位のうちのいずれかの電位の第2の出力信号を設定可能である第2のプログラム回路を含み、
前記第2の出力信号に基づいて前記第2の回路が選択されるか否かを判定することを特徴とする半導体装置。 - 請求項1乃至請求項8の何れか一項に記載の半導体記憶装置、または請求項9若しくは10に記載の半導体装置を備えたことを特徴とする電子機器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004013574A JP4399777B2 (ja) | 2004-01-21 | 2004-01-21 | 半導体記憶装置、半導体装置、及び電子機器 |
CNB2005100017639A CN100421174C (zh) | 2004-01-21 | 2005-01-19 | 叠层型半导体存储装置 |
KR1020050005222A KR100682433B1 (ko) | 2004-01-21 | 2005-01-20 | 반도체 기억 장치 및 전자 기기 |
US11/038,526 US7212422B2 (en) | 2004-01-21 | 2005-01-21 | Stacked layered type semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004013574A JP4399777B2 (ja) | 2004-01-21 | 2004-01-21 | 半導体記憶装置、半導体装置、及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005209814A JP2005209814A (ja) | 2005-08-04 |
JP4399777B2 true JP4399777B2 (ja) | 2010-01-20 |
Family
ID=34792383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004013574A Expired - Lifetime JP4399777B2 (ja) | 2004-01-21 | 2004-01-21 | 半導体記憶装置、半導体装置、及び電子機器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7212422B2 (ja) |
JP (1) | JP4399777B2 (ja) |
KR (1) | KR100682433B1 (ja) |
CN (1) | CN100421174C (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100630761B1 (ko) * | 2005-08-23 | 2006-10-02 | 삼성전자주식회사 | 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 |
US7327592B2 (en) * | 2005-08-30 | 2008-02-05 | Micron Technology, Inc. | Self-identifying stacked die semiconductor components |
US7826243B2 (en) * | 2005-12-29 | 2010-11-02 | Bitmicro Networks, Inc. | Multiple chip module and package stacking for storage devices |
US7352602B2 (en) * | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
JP4791924B2 (ja) * | 2006-09-22 | 2011-10-12 | 株式会社東芝 | 半導体記憶装置 |
US7760533B2 (en) * | 2007-10-02 | 2010-07-20 | Micron Technology, Inc. | Systems, methods and devices for arbitrating die stack position in a multi-bit stack device |
KR100905816B1 (ko) | 2007-12-28 | 2009-07-02 | 주식회사 하이닉스반도체 | 칩 선택 제어 장치와 그것을 포함하는 불휘발성 메모리장치 |
KR101001635B1 (ko) * | 2008-06-30 | 2010-12-17 | 주식회사 하이닉스반도체 | 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법 |
US7872341B1 (en) | 2009-03-03 | 2011-01-18 | Amkor Technology, Inc. | Semiconductor device |
JP5103493B2 (ja) * | 2010-02-25 | 2012-12-19 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
KR20110105256A (ko) * | 2010-03-18 | 2011-09-26 | 삼성전자주식회사 | 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법 |
KR101190682B1 (ko) | 2010-09-30 | 2012-10-12 | 에스케이하이닉스 주식회사 | 3차원 적층 반도체 집적회로 |
KR101263663B1 (ko) | 2011-02-09 | 2013-05-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US9432298B1 (en) | 2011-12-09 | 2016-08-30 | P4tents1, LLC | System, method, and computer program product for improving memory systems |
JP5624578B2 (ja) * | 2012-03-23 | 2014-11-12 | 株式会社東芝 | メモリシステム |
WO2015087450A1 (ja) * | 2013-12-13 | 2015-06-18 | 株式会社Wowリサーチセンター | 半導体装置及びその製造方法 |
TWI699761B (zh) * | 2015-03-04 | 2020-07-21 | 日商東芝記憶體股份有限公司 | 半導體裝置 |
CN106887435B (zh) * | 2015-12-15 | 2020-01-07 | 北京兆易创新科技股份有限公司 | 一种3DNand闪存设备及其制作方法 |
KR102440182B1 (ko) * | 2016-04-11 | 2022-09-06 | 에스케이하이닉스 주식회사 | 칩인에이블 패드를 선택할 수 있는 반도체 패키지 |
KR102059968B1 (ko) | 2018-04-05 | 2019-12-27 | 한국과학기술연구원 | 중적외선을 이용한 반도체 칩간 광통신 기술 |
JP2022102370A (ja) | 2020-12-25 | 2022-07-07 | 国立大学法人東京工業大学 | 半導体装置及びその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63168895A (ja) | 1987-01-06 | 1988-07-12 | Mitsubishi Electric Corp | 記憶素子モジユ−ル |
JPH0563138A (ja) * | 1991-04-18 | 1993-03-12 | Hitachi Ltd | 半導体集積回路装置 |
US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
DE10044148A1 (de) * | 2000-09-06 | 2002-03-21 | Infineon Technologies Ag | Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung |
JP2003007963A (ja) | 2001-06-20 | 2003-01-10 | Hitachi Ltd | 半導体記憶装置および製造方法 |
JP3959264B2 (ja) * | 2001-09-29 | 2007-08-15 | 株式会社東芝 | 積層型半導体装置 |
US6504742B1 (en) * | 2001-10-31 | 2003-01-07 | Hewlett-Packard Company | 3-D memory device for large storage capacity |
KR20030041070A (ko) | 2001-11-19 | 2003-05-23 | 삼성전자주식회사 | 다수의 적층된 칩들을 포함하는 멀티 칩 패키지 |
JP2003163326A (ja) * | 2001-11-28 | 2003-06-06 | Taiyo Yuden Co Ltd | 半導体チップ並びに積層半導体電子部品及びその製造方法 |
JP4045506B2 (ja) * | 2004-01-21 | 2008-02-13 | セイコーエプソン株式会社 | 積層型半導体記憶装置 |
-
2004
- 2004-01-21 JP JP2004013574A patent/JP4399777B2/ja not_active Expired - Lifetime
-
2005
- 2005-01-19 CN CNB2005100017639A patent/CN100421174C/zh active Active
- 2005-01-20 KR KR1020050005222A patent/KR100682433B1/ko active IP Right Grant
- 2005-01-21 US US11/038,526 patent/US7212422B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR100682433B1 (ko) | 2007-02-15 |
CN100421174C (zh) | 2008-09-24 |
US7212422B2 (en) | 2007-05-01 |
CN1645511A (zh) | 2005-07-27 |
KR20050076682A (ko) | 2005-07-26 |
US20050162946A1 (en) | 2005-07-28 |
JP2005209814A (ja) | 2005-08-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080717 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091002 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091015 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4399777 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131106 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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