KR20040076587A - 반도체장치 - Google Patents

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KR20040076587A
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internal power
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모리타사다유키
사이토우요시카즈
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가부시끼가이샤 르네사스 테크놀로지
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

본 발명은 고속메모리 억세스를 가능하게 한다.
마이크로 프로세서(10)와 반도체메모리(20)를 포함하여 반도체장치가 구성될 때, 상기 마이크로 프로세서에는 전원전압의 공급에 의해 외부와의 사이에서 신호의 교환을 가능하게 하는 시스템측 입출력버퍼회로(103)를 설치하고, 상기 반도체메모리에는 상기 전원전압을 참조전압으로서 거둬 들이고, 상기 전원전압에 거의 동등한 내부 전원전압을 생성하는 내부전원회로(207)와, 상기 내부전원전압이 공급됨으로써, 상기 시스템측 입출력버퍼회로와의 사이에서 신호의 교환을 가능하게 하는 메모리측 입출력버퍼회로(206)를 설치하고, 마이크로 프로세서측의 레벨시프트를 불필요로 하여 반도체메모리의 고속억세스를 가능하게 한다.

Description

반도체장치{SEMICONDUCTOR}
본 발명은 반도체장치에 관하여, 특히 복수의 반도체칩이 공통의 배선기판상에 탑재되어 조립되는 멀티칩 모듈에 적용해서 유효한 기술에 관한 것이다.
최근, 공통의 배선기판에 마이크로 프로세서, 메모리 등의 복수의 LSI칩을 탑재해서, 소형의 컴퓨터시스템을 구성하도록 한 멀티칩 모듈기술이 보급해 오고 있다(예를 들면, 일본국 특개평 9-331016호 공보(인용문헌 1)참조).
이 멀티칩 모듈에 있어서는 미리 패턴닝 된 프린트기판, 세라믹기판 등의 배선기판을 이용하고, 이 공통의 배선기판상에 복수의 베어의 LSI칩을 배치하고, LSI칩의 패드전극과 배선기판상의 패턴(도전층)을 와이어본딩법, 플립플롭법 등에 의해 접속하여 실장하는 것이 행해진다. 복수의 베어의 LSI칩은 평면적으로 배치될 경우와, 겹쳐 쌓이는 경우가 있다. 복수의 베어의 LSI칩이 겹쳐 쌓이는 경우의 예로서는 대용량의 SRAM(스태틱ㆍ런덤ㆍ억세스ㆍ메모리)를 생략한 모바일용 시스템LSI상에 SRAM를 재치하여 이루어지는 것이 있다.
또, 신호출력회로로부터 다른 전압으로 동작하는 외부회로에 대해 출력되는 신호의 레벨을 풀업저항 등의 외부부착부품을 이용하는 일이 없이 적정하게 변환하여 송신하기 위한 기술로서, 최종출력단 이외는 5V의 구동용전원에 의해 구동되는 LSI의 최종출력단에, 상기 구동용 전원과는 독립으로 구동용 전원이 공급된 인버터게이트를 배치하고, 그 인버터게이트의 전원입력단자에 LSI의 출력신호가 주어지는 LSI의 구동용 전원을 전원선을 통해 접속하는 기술이 알려져 있다(예를 들면, 일본국 특개평 11-41089호 공보(인용문헌 2)참조).
대용량의 SRAM를 내장하는 싱글칩형 모바일용 마이크로 프로세서에 대해, 대용량의 SRAM를 생략한 모바일용 마이크로 프로세서상에 편범한 저소비전력형SRAM를 재치해서 이루어지는 멀티칩 모듈에 있어서는 각 칩마다 코어전압과 인터페이스전압과의 2가지의 전압을 갖기 때문에, 마이크로 프로세서와 외부부착SRAM와의 사이에서 신호의 교환을 행할 경우에 마이크로 프로세서에 있어서의 I/O부와, SRAM칩에 있어서의 I/O부에서, 각각 개별적으로 레벨시프트가 행해지는 것에 따라, 고속메모리 억세스가 저해되는 것이 본 발명자에 의해 찾아내졌다.
본 발명의 목적은 반도체장치에 있어서 고속메모리 억세스를 가능하게 하기 위한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉, 마이크로 프로세서와 반도체메모리를 포함하여 반도체장치가 구성될 때, 마이크로 프로세서는 전원전압이 공급되는 것에 따라, 외부와의 사이에서 신호의 교환을 가능하게 하는 시스템측 입출력 버퍼회로를 포함하여 구성하고, 상기 반도체메모리는 상기 전원전압을 참조전압으로서 거둬 들이고, 상기 전원전압에 거의 동등한 내부전원전압을 생성하는 내부전원회로와, 상기 내부전원전압이 공급되는 것에 따라, 상기 시스템측 입출력 버퍼회로와의 사이에서 신호의 교환을 가능하게 하는 메모리측 입출력 버퍼회로를 포함하여 구성한다.
상기의 수단에 의하면, 마이크로 프로세서의 전원전압을 참조전압으로서 반도체메모리에 거둬 들이고, 그것에 기초하여 생성된 내부전원전압을 반도체메모리에 있어서의 메모리측 입출력 버퍼회로에 공급함으로써, 메모리측 입출력 버퍼회로의 신호레벨을 시스템측 입출력 버퍼회로에 맞출 수가 있다. 이것이 마이크로 프로세서측의 레벨시프트를 불필요로 하고, 마이크로 프로세서로부터 반도체메모리의 고속억세스를 가능하게 한다.
이 때, 상기 반도체메모리는 상기 전원전압을 참조전압으로서 거둬 들이기 위한 전용의 외부단자를 포함하여 구성할 수가 있다. 또, 상기 마이크로 프로세서는 상기 전원전압의 공급에 의해 동작되는 내부회로를 포함하여 구성할 수가 있다. 상기 내부전원회로를 간단하게 구성하기에는 거둬 들여진 전원전압과, 상기 내부전원회로의 출력전압을 비교하기 위한 차동회로와, 상기 차동회로에서의 비교결과에 기초하여, 상기 내부전원전압의 레벨을 결정하기 위한 전압출력회로를 포함하여 구성하면 좋다.
상기 반도체메모리에는 상기 내부전원전압보다도 높은 레벨의 제 2 내부전원전압이 공급되는 것에 따라 동작되는 메모리내부회로를 설치하고, 상기 메모리측 입출력버퍼회로에는 상기 내부전원전압레벨의 신호를 상기 제 2 내부전원전압레벨의 신호에 시프트 가능한 레벨시프트회로를 설치할 수가 있다.
상기 반도체메모리에는 상기 내부전원전압보다도 낮은 레벨의 제 3 내부전원전압을 발생시키기 위한 강압회로와, 상기 제 3 내부전원전압이 공급되는 것에 따라 동작되는 메모리내부회로를 설치하고, 상기 메모리측 입출력 버퍼회로에는 상기 제 3 내부전원전압레벨의 신호를 상기 내부전원전압레벨의 신호에 시프트 가능한레벨시프트회로를 설치할 수가 있다.
또, 상기 마이크로 프로세서가 외부로부터 주어진 전원전압을 강압하는 것으로 내부코어전원전압을 생성하는 내부코어전원회로와, 상기 내부코어전원전압의 공급에 의해 동작되고, 외부와의 사이에서 신호의 교환을 가능하게 하는 시스템측 입출력 버퍼회로를 포함하여 구성될 때, 상기 반도체메모리는 상기 내부코어전원전압을 참조로서 거둬 들리고, 상기 내부코어전원전압에 거의 동등한 내부 전원전압을 생성하는 내부전원회로와, 상기 내부전원전압이 공급되는 것에 따라, 상기 시스템측 입출력 버퍼회로와의 사이에서 신호의 교환을 가능하게 하는 메모리측 입출력 버퍼호로를 포함하여 구성할 수가 있다.
상기 반도체메모리가 클럭동기형이 되는 경우에는 상기 마이크로 프로세서에는 클럭신호를 외부출력 가능한 클럭드라이버를 설치하고, 상기 반도체메모리에는 상기 마이크로 프로세서에 있어서의 상기 클럭드라이버를 통해 출력된 클럭신호를 거둬 들이기 위한 클럭버퍼와, 상기 클럭버퍼를 통해 거둬 들여진 클럭신호에 동기동작하는 논리회로를 설치할 수가 있다.
상기 마이크로 프로세서와 상기 반도체메모리와는 서로 다른 칩으로 형성하고, 이들을 수지몰드 하는 것으로 일체화 할 수가 있다.
도 1은 본 발명에 관한 반도체장치의 일례인 멀티칩 모듈에 있어서의 주요부의 구성예 회로도이다.
도 2는 상기 멀티칩 모듈의 사시도이다.
도 3은 상기 멀티칩 모듈에 포함되는 마이크로 프로세서의 구성예 블록도이다.
도 4는 상기 멀티칩 모듈에 포함되는 SRAM의 구성예 블록도이다.
도 5는 상기 멀티칩 모듈에 있어서의 주요부의 다른 구성예 회로도이다.
도 6은 본 발명에 관한 반도체장치의 일례인 다른 멀티칩 모듈의 사시도이다.
도 7은 도 6에 도시되는 멀티칩 모듈에 있어서의 주요부의 구성예 회로도이다.
도 8은 상기 멀티칩 모듈에 있어서의 주요부의 다른 구성예 회로도이다.
도 2에는 본 발명에 관한 반도체장치의 일례인 멀티칩 모듈이 도시된다. 도 2에 도시되는 멀티칩 모듈(1)은 특별히 한정되지 않지만, 시스템LSI 등이라고 호칭되는 마이크로 프로세서(10)와, 그것에 의해 억세스 가능한 SRAM(스태틱ㆍ런덤ㆍ억세스ㆍ메모리)(20)가 기판(30)에 재치되고, 수지몰드 등에 의해 일체화 되어 이루어진다. 마이크로 프로세서(10), SRAM(20), 및 기판(30)에는 각각 본딩패드(11-1 ~ 11-n, 21-1 ~ 21-n, 및 31-1, 31-2)가 형성되고, 그들이 본딩와이어로 결합되는 것에 따라, 신호의 교환이나 전원공급이 가능하게 된다. SRAM(20)는 마이크로 프로세서(10)에서의 처리에 있어서의 작업영역 등으로 해서 사용된다. 이 때문에, 마이크로 프로세서(10)에는 작업영역 등으로 해서 사용되는 SRAM는 내장되어 있지 않다.
도 3에는 상기 마이크로 프로세서(10)의 구성예가 도시된다.
마이크로 프로세서(10)는 특별히 제한되지 않지만, 도 3에 도시되는 것과 같이, 중앙처리장치(CPU)(101), 읽기용 기억장치(ROM)(102), 시스템측 입출력 버퍼회로(103), 다이렉트 메모리 억세스 컨트롤러(DMAC)(104), 및 버스 스테이트 컨트롤러(BSC)(105)를 포함하고, 공지의 반도체집적회로 제조기술에 의해, 단결정실리콘기판 등의 하나의 반도체기판에 형성된다. CPU(101), ROM(102), 시스템측 입출력버퍼회로(103), DMAC(104), 및 BSC(105)는 버스(106)에 의해 신호의 교환 가능하게 결합된다.
ROM(102)는 CPU(101)에서 실행되는 프로그램을 보지한다. 시스템측 입출력 버퍼회로(103)는 뒤에 상세하게 서술하는 것과 같이, 본딩패드를 통해 외부와의 사이에서 각종 신호의 교환을 가능하게 한다. 특히 CPU(101)는 시스템측 입출력 버퍼회로(103)를 통해 상기 SRAM(20)의 억세스를 행할 수가 있다. DMAC(104)는 도시되지 않는 칩내외의 메모리 사이나, 내장주변 모듈 사이에서의 DMA전송을 제어한다. BSC(105)는 예를 들면, 웨이트 사이클의 삽입 등의 버스 스테이트제어를 행한다.
도 4에는 상기 SRAM(20)의 구성예가 도시된다.
SRAM(20)는 특별히 제한되지 않지만, 도 4에 도시되는 것과 같이, 메모리셀 어레이(201), 로우디코더(202), 컨트롤러(203), 컬럼선택회로(204), 컬럼디코더(205), 메모리측 입출력 버퍼회로(206), 및 내부전원회로(207)를 포함하고, 공지의 반도체집적회로 제조기술에 의해, 단결정 실리콘기판 등의 하나의 반도체기판에 형성된다.
메모리셀 어레이(201)는 복수의 워드선과, 그것에 교차하는 것과 같이 배치된 복수의 비트선과, 상기 워드선과 상기 비트선과의 교차개소에 배치된 복수의 스태틱형 메모리셀을 포함하여 이루어진다. 로우디코더(202)는 로우 어드레스신호를 디코드 하는 것에 따라, 상기 복수의 워드선으로부터 1개의 워드선을 선택레벨에 구동하기 위한 신호를 생성한다. 컬럼선택회로(204)는 상기 복수의 비트선을 선택적으로 공용선에 결합시키기 때문에 복수의 컬럼선택스위치를 포함하여 이루어진다. 컬럼디코더(205)는 컬럼어드레스신호를 디코드 함으로써, 상기 컬럼선택스위치의 구동신호를 생성한다. 메모리측 입출력 버퍼회로(206)는 상기 공용선의 데이터를 외부출력하기 위한 출력회로와, 상기 메모리셀 어레이(201)에의 기입데이터를 외부로부터 거둬 들이기 위한 입력회로를 포함한다. 컨트롤러(203)는 외부로부터 주어지는 제어신호에 따라 각부의 동작타이밍신호를 생성한다. 내부 전원회로(207)는 마이크로 프로세서(10)에서 사용되는 전원전압을 참조전압로서 거둬 들여 내부전원전압(VDD)을 생성한다. 생성된 내부전원전압(VDD)는 주로서 메모리측 입출력버퍼회로(206)에 공급된다.
도 1에는 상기 마이크로 프로세서(10)에 있어서의 주요부와, 상기 SRAM(20)에 있어서의 주요부가 도시된다.
마이크로 프로세서(10)에 있어서는 본딩패드(11-1, 11-2)가 각각 기판(30)에 있어서의 본딩패드(30-1, 30-2)에 본딩 되는 것에 따라, 고전위측전원(VCC), 및 고전위측전원(VDD)을 거둬 들이는 것이 가능하게 된다. 특별히 제한되지 않지만, 고전위측전원(VCC)은 3.3V가 되고, 고전위측전원(VDD)은 1.5V가 된다. 고전위측전원(VDD)은 CPU(101), ROM(102), 시스템측 입출력 버퍼회로(103), DMAC(104), 및 BSC(105) 등, 마이크로 프로세서(10)에 있어서의 코어부분에 공급된다. 이 경우, CPU(101), ROM(102), 시스템측 입출력 버퍼회로(103), DMAC(104), 및 BSC(105)간에서 교환되는 각종 신호의 로우레벨은 저전위측 전원(VSS)(그랜드)레벨, 하이레벨은 고전위측 전원(VDD)(=1.5V)레벨이 된다.
복수의 본딩패드(11-3 ~ 11-n)는 SRAM(20)에 있어서의 복수의 본딩패드(21-3 ~ 21-n)에 본딩와이어에 의해 결합된다.
시스템측 입출력 버퍼회로(103)는 복수의 본딩패드(11-3 ~ 11-n)에 대응하는 복수의 입출력버퍼(103-3 ~ 103-n)를 포함한다. 그 중의 하나인 입출력버퍼(103-3)는 다음과 같이 구성된다.
버스(106)의 소정비트의 논리와 라이트 이네이블신호(WE)와의 낸드논리를 얻는 낸드게이트(71)와, 이 낸드게이트(71)의 출력신호에 의해 동작제어되는 p채널형MOS트랜지스터(73)와, SRAM(20)에의 기입데이터의 유효성을 나타내는 라이트 이네이블신호(WE)의 논리를 반전하기 위한 인버터(70)와, 이 인버터(70)의 출력신호와 상기 버스(106)의 소정비트의 논리와의 노아논리를 얻는 노아게이트(72)와, 이 노아게이트(72)의 출력신호에 의해 동작제어 되는 n채널형MOS트랜지스터(74)가 결합되는 것으로, 상기 라이트 이네이블신호(WE)가 하이레벨에 아서트 된 기간에 상기 버스(106)의 소정비트의 논리를 본딩패드(11-3)에 전달하기 위한 출력버퍼가 형성된다. 또, 본딩패드(11-3)의 논리와 SRAM(20)로부터의 독출하여 데이터의 유효성을 나타내는 리드 이네이블신호(RE)와의 낸드논리를 얻는 낸드게이트(81)와, 이 낸드게이트(81)의 출력신호에 의해 동작제어되는 p채널형MOS트랜지스터(83)와, 리드 이네이블신호(RE)의 논리를 반전하기 위한 인버터(80)와, 이 인버터(80)의 출력신호와 본딩패드드(11-3)의 논리와의 노아논리를 얻는 노아게이트(82)와, 이 노아게이트(82)의 출력신호에 의해 동작제어 되는 n채널형MOS트랜지스터(84)가 결합되는 것으로, 상기 리드 이네이블신호(RE)가 하이레벨에 아서트 된 기간에 상기 본딩패드(11-3)의 논리를 버스(106)에 전달하기 위한 입력버퍼가 형성된다. 상기 리드 이네이블신호(RE)가 로우레벨에 네게이트 된 기간에서는 MOS트랜지스터(83, 84)의 양쪽이 오프 되는 것에 따라, 버스(106)에 대해 고임피던스상태가 된다.
다른 본딩패드(11-n)에 대응하는 입출력버퍼(103-n)도, 상기 입출력버퍼(103-3)와 동일하게 구성된다.
또, 어드레스신호나 각종 제어신호의 경우에는 마이크로 프로세서(10)로부터 SRAM(20)에 대해 출력될 뿐이고, SRAM(20)로부터 마이크로 프로세서(10)에 거둬 들여지는 것은 없다. 따라서, 어드레스신호나 각종 제어신호의 단자(패드)에 대응하는 버퍼에 있어서는 입력버퍼를 생략하여, 출력버퍼만이라고 할 수 있다.
상기 구성의 시스템측 입출력 버퍼회로(103)에 의하면, 라이트 이네이블신호(WE)가 하이레벨에 아서트 된 기간에 있어서, 버스(106)의 신호를 본딩패드(11-3 ~ 11-n)를 통해 SRAM(20)에 전달할 수가 있다. 또, 리드 이네이블신호(RE)가 하이레벨에 아서트 된 기간에 있어서는 SRAM(20)로부터 전달된 신호를 본딩패드(11-3 ~ 11-n)경유로 거둬 들이고, 그것을 버스(106)에 전달할 수가 있다.
다음으로, SRAM(20)에 있어서는 본딩패드(21-1, 21-2)가, 각각 기판(30)에 있어서의 본딩패드(30-1, 30-2)에 본딩 되는 것에 따라, 고전위측전원(VCC), 및 고전위측전원(VDD)의 거둬 들이는 것이 가능하게 된다. 고전위측전원(VCC)은 컨트롤러(203)나, 로우디코더(202), 컬럼디코더(205), 내부전원회로(207) 등에 공급된다. 고전위측전원(VDD)은 내부전원회로(207)에 참조전압으로서 거둬 들여진다.
내부전원회로(207)는 본딩패드(21-2)를 통해 전달된 고전위측전원(VDD)(이 전원(VDD)은 마이크로 프로세서(10)에 있어서의 시스템측 입출력버퍼회로(103)에도 공급된다)을 참조전압(Vref)로서 거둬 들여 내부전원전압(VDD')를 생성한다. 여기서, 내부전원전압(VDD')의 전위레벨은 고전위측전원(VDD)의 전위레벨에 거의 동등하게 된다. 내부전원회로(207)는 다음과 같이 구성된다.
본딩패드(21-2)를 통해 전달된 고전위측전원(VDD)에 포함되는 노이즈성분을 제어하기 위한 커패시터(46)가 설치된다. 이 고전위측전원(VDD)은 n채널형MOS트랜지스터(42)의 게이트전극에 전달된다. n채널형MOS트랜지스터(42)에 n채널형MOS트랜지스터(41)가 차동결합된다. 이 MOS트랜지스터(41, 42)의 드레인전극은 커런트 미러형의 부하를 형성하는 p채널형MOS트랜지스터(44, 45)를 통해 고전위측전원(VCC)에 결합된다. 또, MOS트랜지스터(41, 42)의 소스전극은 정전류원(43)을 통해 저전위측전원(VSS)에 결합된다. MOS트랜지스터(42)의 드레인전극측으로부터 차동(差動)쌍이 출력신호가 얻어진다. 차동쌍의 출력신호는 p채널형MOS트랜지스터(47)의 게이트전극에 전달된다. p채널형MOS트랜지스터(47)의 소스전극은 고전위측전원(VCC)에 결합되고, p채널형MOS트랜지스터(47)의 드레인전극은 저항(48)을 통해 저전위측전원(VSS)에 결합된다. 차동쌍의 출력신호에 따라 저항(48)에 흐르는 전류가 제어되는 것으로, 내부전원회로(207)의 출력전압(VDD')의 레벨이 결정된다. 이와 같은 의미로 p채널형MOS트랜지스터(47)와 저항(48)과의 직렬회로를 전압출력회로라고 호칭한다. 내부전원회로(207)의 출력전압(VDD')이, MOS트랜지스터(41)에 전달되는 것에 따라, 고전위측전원(VDD)과, 내부전원회로(207)의 출력전압(VDD')과의 차분이 얻어지고, 이 차분에 기초하여, 저항(48)에 흐르는 전류가 MOS트랜지스터(47)로 제어됨으로써, 내부전원회로(207)의 출력전압(VDD')은 고전위측전원(VDD)에 거의 동등하게 된다. 그리고, 이 내부전원회로(207)의 출력전압(VDD')은 메모리측 입출력 버퍼회로(206)에 공급된다.
메모리측 입출력 버퍼회로(206)는 복수의 본딩패드(21-3 ~ 21-n)에 대응하여 배치된 복수의 입출력버퍼를 갖는다. 그 중의 하나인 입출력버퍼(206-3)는 다음과 같이 구성된다.
출력신호(OUT1)와 출력 이네이블신호(OE)와의 낸드논리를 얻는 낸드게이트(51)와, 이 낸드게이트(51)의 출력신호에 의해 동작제어되는 p채널형MOS트랜지스터(53)와, 출력 이네이블신호(OE)의 논리를 반전하기 위한 인버터(50)와, 이 인버터(50)의 출력신호와 상기 출력신호(OUT1)와의 노아논리를 얻는 노아게이트(52)와, 이 노아게이트(52)의 출력신호에 의해 동작제어되는 n채널형MOS트랜지스터(54)가 결합되는 것으로, 상기 출력 이네이블신호(OE)가 하이레벨로 아서트 된 기간에 상기 출력신호(OUT1)를 본딩패드(21-3)에 전달하기 위한 출력버퍼가 형성된다. 여기서, 낸드게이트(51), 인버터(50), 및 노아게이트(52)의 전원전압은 고전위측전원(VCC)이 되지만, p채널형MOS트랜지스터(53)의 소스전극의 내부전원(VDD')이 공급되기 때문에, 입출력버퍼(206-3)로부터 출력되는 신호의 하이레벨은 내부전원(VDD')레벨이고, 그것은 고전위측전원(VDD)레벨에 거의 동등하다.
또, 본딩패드(21-3)의 신호와, 라이트 이네이블신호(WE)와의 노아논리가 노아게이트(61)에서 얻어지고, 이 노아게이트(61)의 출력신호가, 후단의 레벨시프트회로에서, 고전위측전원(VCC)레벨에 변환되도록 되고 있다. 상기 레벨시프트회로는 상기 노아게이트(61)의 출력신호 논리를 반전하는 인버터(60), p채널형MOS트랜지스터(58, 59), 및 n채널형MOS트랜지스터(56, 57)를 포함하여 이루어진다. p채널형MOS트랜지스터(58)와 n채널형MOS트랜지스터(56)가 직렬접속되고, p채널형MOS트랜지스터(59)와 n채널형MOS트랜지스터(57)가 직렬접속된다. p채널형MOS트랜지스터(58, 59)의 소스전극은 고전위측전원(VCC)에 결합된다. n채널형MOS트랜지스터(56, 57)의 소스전극은 저전위측전원(VSS)에 결합된다. p채널형MOS트랜지스터(58)와 n채널형MOS트랜지스터(56)와의 직렬접속노드는 p채널형MOS트랜지스터(59)의 게이트전극에 결합되는 것과 동시에, SRAM(20)에 있어서의 내부회로에 결합된다. p채널형MOS트랜지스터(59)와 n채널형MOS트랜지스터(57)와의 직렬접속노드는 p채널형MOS트랜지스터(58)의 게이트전극에 결합된다. 노아게이트(61)의 출력신호는 n채널형MOS트랜지스터(57)의 게이트전극에 전달되고, 또 인버터(60)를 통해 n채널형MOS트랜지스터(56)의 게이트전극에 결합된다. 노아게이트(61)나 인버터(60)의 전원은 내부전원(VDD')이 되지만, p채널형MOS트랜지스터(58, 59)의 소스전극에 고전위측전원(VCC)이 공급되는 것에 따라, 내부전원(VDD')레벨의 신호가 고전위측전원(VCC)레벨의 신호(IN1)에 변환되고나서 내부회로에 전달된다.
다른 입출력버퍼(206-n)도 동일하게 구성된다.
또한, 출력 이네이블신호(OE), 라이트 이네이블신호(WE) 등의 각종 제어신호나, 어드레스신호 등은 마이크로 프로세서(10)로부터 SRAM(20)에 전달되지만, 그것과는 반대로 SRAM(20)로부터 마이크로 프로세서(10)에 전달되는 일이 없다. 따라서, SRAM(2)에 있어서, 출력 이네이블신호(OE), 라이트 이네이블신호(WE) 등의 각종 제어신호나, 어드레스신호 등을 거둬 들이는 단자(패드)에 대응하는 버퍼에는 출력버퍼를 생략하여, 입력버퍼만으로 할 수가 있다.
상기의 예에 의하면, 이하의 작용효과를 얻을 수가 있다.
(1) SRAM(20)에 있어서는 마이크로 프로세서(10)의 코어전압(VDD)로서 사용되는 고전위측전원(VDD)을 참조전압으로서 거둬 들이고, 이 고전위측전원(VDD)의 전압에 거의 동등한 내부전원전압(VDD')을 생성하고, 이 내부전원전압(VDD')이 메모리측 입출력 버퍼회로(206)의 동작용전원으로서 공급된다. 이 때문에 마이크로프로세서(10)에 있어서의 시스템측 입출력 버퍼회로(103)에 있어서는 레벨시프트가 불필요하게 되고, 비교적 간단한 구성의 시스템측 입출력 버퍼회로(103)를 통해, 메모리측 입출력 버퍼회로(206)를 마이크로 프로세서(10)에 있어서의 버스(106)에 결합시킬 수가 있다. 이 때문에, 마이크로 컴퓨터(10)와 SRAM(20)와의 양쪽에서 레벨시프트를 행하는 종래회로에 비교하여, 마이크로 프로세서(10)와 SRAM(20)와의 사이에서 교환되는 신호의 고속화를 도모할 수가 있다.
(2) 마이크로 프로세서(10)의 코아전압(VDD)을 참조전압으로서 이 고전위측전원(VDD)의 전압에 거의 동등한 내부전원전압(VDD')을 생성하고 있으므로, 마이크로 프로세서(10)의 코어전압(VDD)이 변경된 경우라도, 마이크로 컴퓨터(10)와 SRAM(20)와의 사이의 인터페이스 레벨이 정합되기 때문에, SRAM(20)는 마이크로 프로세서(10)의 품종전개에 대해 범용성을 갖는다.
도 5에는 상기 SRAM(20)의 다른 구성예가 도시된다.
도 5에 도시되는 SRAM(20)가 도 1에 도시되는 것과 크게 상이하는 것은 고전위측전원(VCC)을 강압하는 것에 따라 내부전원(VDDi)을 생성하는 강압회로(90)가 설치되고 있는 점과, 메모리측 입출력 버퍼회로(206)에 있어서, 내부전원(VDDi)계의 신호를 내부전원(VDD')계의 신호에 레벨시프트 하기 위한 레벨시프트회로가 설치되고 있는 점이다.
상기 내부전원(VDDi)은 내부전원(VDD')의 전압레벨보다도 낮은 전압레벨이 된다. 특별히 한정되지 않지만, 내부전원(VDD')이 1.5V가 될 때, 내부전원(VDD')은 1.3V가 된다. SRAM(20)에 있어서의 로우디코더(202), 컨트롤러(203),컬럼선택회로(204)나, 컬럼디코더(205) 등의 내부회로는 상기 내부전원(VDDi)이 공급되는 것으로 동작된다.
메모리측 입출력 버퍼회로(206)는 복수의 본딩패드(21-3 ~ 21-n)에 대응하여 배치된 복수의 입출력버퍼를 갖는다. 그 중의 하나인 입출력버퍼(206-3)는 다음과 같이 구성된다.
도 5에 도시되는 입출력버퍼(206-3)가, 도 1에 도시되는 것과 크게 상이하는 것은 출력신호(OUT1)의 신호레벨을 내부전원(VDD')계에 변환하기 위한 레벨시프트회로(91)와, 출력 이네이블신호(OE)의 신호레벨을 내부전원(VDD')계에 변환하기 위한 레벨시프트회로(92)가 설치되는 점이다. 레벨시프트회로(91)는 출력신호(OUT1)의 논리를 반전하는 인버터(915), p채널형MOS트랜지스터(911, 912), 및 n채널형MOS트랜지스터(913, 914)를 포함하여 이루어진다. p채널형MOS트랜지스터(911)와 n채널형MOS트랜지스터(913)가 직렬접속되고, p채널형MOS트랜지스터(912)와 n채널형MOS트랜지스터(914)가 직렬접속된다. p채널형MOS트랜지스터(911, 912)의 소스전극은 내부전원(VDD')에 결합된다. n채널형MOS트랜지스터(913, 914)의 소스전극은 저전위측전원(VSS)에 결합된다. p채널형MOS트랜지스터(912)와 n채널형MOS트랜지스터(914)와의 직렬접속노드는 p채널형MOS트랜지스터(911)의 게이트전극에 결합되는 것과 동시에 낸드게이트(51)의 입력단자 및 노아게이트(52)의 입력단자에 결합된다. p채널형MOS트랜지스터(911)와 n채널형MOS트랜지스터(913)와의 직렬접속노드는 p채널형MOS트랜지스터(912)의 게이트전극에 결합된다. 이것에 의해 출력신호(OUT1)는 내부전원(VDDi)계의 신호레벨로부터 내부전원전압(VDD')계의 신호레벨에 시프트 된다.
레벨시프트회로(92)는 출력 이네이블신호(OE)의 논리를 반전하는 인버터(925), p채널형MOS트랜지스터(921, 922), 및 n채널형MOS트랜지스터(923, 924)를 포함하여 이루어진다. p채널형MOS트랜지스터(921)와 n채널형MOS트랜지스터(923)가 직렬접속되고, p채널형MOS트랜지스터(922)와 n채널형MOS트랜지스터(924)가 직렬접속된다. p채널형MOS트랜지스터(921, 922)의 소스전극은 내부전원(VDD')에 결합된다. n채널형MOS트랜지스터(923, 924)의 소스전극은 저전위측전원(VSS)에 결합된다. p채널형MOS트랜지스터(922)와 n채널형MOS트랜지스터(924)와의 직렬접속노드는 p채널형MOS트랜지스터(921)의 게이트전극에 결합되는 것과 동시에, 낸드게이트(51)의 입력단자에 결합된다. p채널형MOS트랜지스터(921)와 n채널형MOS트랜지스터(923)와의 직렬접속노드는 p채널형MOS트랜지스터(922)의 게이트전극에 결합되는 것과 동시에 노아게이트(52)의 입력단자에 결합된다. 이것에 의해, 출력 이네이블신호(OE)는 내부전원(VDDi)계의 신호레벨로부터 내부전원전압(VDD')계의 신호레벨에 시프트 된다.
이와 같이 SRAM(20)의 내부회로에 공급되는 내부전원(VDDi)이 내부전원전압(VDD')보다도 낮은 레벨가 되는 경우에는 메모리측 입출력 버퍼회로(206)에 있어서, 레벨시프트회로(91, 92)를 설치하고, 내부전원(VDDi)계의 신호레벨을 내부전원전압(VDD')계의 신호레벨에 시프트 하면 좋다. 이러한 구성에 있어서도, 도 1에 도시되는 경우와 동일한 작용효과를 얻을 수가 있다.
도 6에는 상기 멀티칩 모듈(1)의 다른 구성예가 도시된다.
도 6에 도시되는 멀티칩모듈(1)이 도 2에 도시되는 것과 크게 상이하는 것은 기판(30)에 고전위측전원(VDD)의 본딩패드가 생략되고, 마이크로 프로세서(10)의 본딩패드(11-2)와, SRAM(20)의 본딩패드(21-2)가 본딩와이어에 의해 결합되고 있는 점이다.
도 7에는 도 6에 도시되는 마이크로 프로세서(10)와 SRAM(20)와의 주요부가 도시된다. 도 6에 도시되는 마이크로 프로세서(10)가 도 1에 도시되는 것과 크게 상이하는 것은 고전위측전원(VCC)을 강압하는 것에 따라 고전위측전원(VDD)을 생성하는 내부코어전원회로(100)를 구비되는 점이다. 특별히 제한되지 않지만, 고전위전원(VCC)은 3.3V, 내부코어전원(VDD)은 1.5V가 된다. 이 내부코어전원(VDD)은 도 3에 도시되는 CPU(101), ROM(102), DMAC(104), 및 BSC(105) 등의 내부코어(내부회로), 및 시스템측 입출력 버퍼회로(103)에 공급된다.
그리고, 상기 내부코어전원회로(100)에 있어서 생성된 내부코어전원(VDD)은 마이크로 프로세서(10)의 본딩패드(11-2), 및 SRAM(20)의 본딩패드(21-2)를 통해 내부전원회로(207)에 참조전압(Vref)으로서 전달된다. 즉, 도 1에 도시되는 구성에서는 참조전압(Verf)은 기판(30)의 본딩패드(30-2)를 통해 전달되었지만, 도 7에 도시되는 구성에서는 마이크로 프로세서(10)에 있어서의 내부코어전원회로(100)에서 생성된 전압이 참조전압(Vref)로서 이용된다.
또한, 그 외의 구성에 대해서는 도 1에 도시되는 경우와 동일하게 된다.
이와 같이, 마이크로 프로세서(10)에 있어서의 내부코어전원회로(100)에서 생성된 코어전압(VDD)이 참조전압(Vref)으로서 이용하는 경우에 있어서도, 도 1에도시되는 경우와 동일한 작용효과를 얻을 수가 있다.
또, 마이크로 프로세서(10)에 있어서의 내부코어전원회로(100)에서 생성된 코어전압(VDD)이 SRAM(20)에 전달되는 경우에 있어서, 이 코어전압(VDD)을 그대로 메모리측 입출력 버퍼회로(206)에 공급하는 것이 생각된다. 그러나, 마이크로 프로세서(10)에 있어서의 내부코어전원회로(100)에 충분한 전류용량이 없는 경우에는 코어전압(VDD)의 전압레벨이 바라지 않는데도 저하할 우려가 있다. 이것에 대하여, 도 7에 도시되는 것과 같이, 마이크로 프로세서(10)에 있어서의 내부코어전원회로(100)에서 생성된 전압을 참조전압(Vref)으로서 거둬 들여, 그것에 기초하여 내부전원회로(207)에서 내부전원(VDD')을 생성할 경우에는 참조전원(Vref)자체의 소비가 극히 적기 때문에, 마이크로 프로세서(10)에 있어서의 내부코어전원회로(100)에 충분한 전류용량이 없는 경우에 있어서도, 코어전압(VDD)의 전원레벨이 바라지 않는데도 저하하는 것을 회피할 수 있다고 하는 장점이 있다.
이상, 본 발명자에 의해 이루어진 발명을 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 각가지 변경가능하는 것은 말할 것도 없다.
예를 들면, 마이크로 프로세서(10)에서 SRAM(20)에 클럭신호를 공급하고, SRAM(20)의 주요부를 이 클럭신호에 동기동작 시킬 수 있다. 이 경우, SRAM(20)는 클럭동기형이 된다. 예를 들면, 도 8에 도시되는 것과 같이, 마이크로 프로세서(10)에 있어서, 내부클럭생성회로(107)와, 클럭드라이버회로(108)를 설치한다. 내부클럭생성회로(107)는 기판(30)(도 2참조)에 설치된 본딩패드(30-3) 및 마이크로 프로세서(10)에 설치된 본딩패드(11-CLK1)를 통해 거둬 들여진 클럭신호에 기초하여 내부클럭신호(int.CLK)를 생성한다. 이 내부클럭신호(int.CLK)는 마이크로 프로세서(10)의 내부회로에 공급되는 것과 동시에 클럭드라이버회로(108)에 전달된다. 클럭드라이버(108)는 전달된 내부클럭신호(int.CLK)에 기초하여 외부 부하를 구동한다. 이것에 의해, 내부클럭신호(int.CLK)가 마이크로 프로세서(10)의 본딩패드(11-CLK2), 및 SRAM(20)의 본딩패드(21-CLK1)를 통해 SRAM(20)의 내부에 전달된다.
SRAM(20)는 클럭신호용의 입력버퍼회로(208)와, 이 클럭신호용의 입력버퍼회로(208)에서 버퍼링 된 클럭신호에 동기동작되는 D형플립플롭회로(209)를 구비한다. SRAM(20)에서 마이크로 프로세서(10)에 전달되는 신호는 D형플립플롭회로(209)에 있어서 클럭신호에 동기되고나서 입출력버퍼(206n)의 출력버퍼에 전달되어, 이 출력버퍼를 통해 마이크로 프로세서(10)에 전달된다.
상기 입력버퍼회로(208)는 인버터(93, 94, 95), p채널형MOS트랜지스터(98, 99), n채널형MOS트랜지스터(96, 97)를 포함한다.
p채널형MOS트랜지스터(98)와 n채널형MOS트랜지스터(96)가 직렬접속되고, p채널형MOS트랜지스터(99)와 n채널형MOS트랜지스터(97)가 적렬접속된다. p채널형MOS트랜지스터(98, 99)의 소스전극은 고전위측전원(VCC)에 결합된다. n채널형MOS트랜지스터(96, 97)의 소스전극은 저전위측전원(VSS)에 결합된다. p채널형MOS트랜지스터(98)와 n채널형MOS트랜지스터(96)와의 직렬접속노드는 p채널형MOS트랜지스터(99)의 게이트전극에 결합되는 것과 동시에, 인버터(93)를 통해 내부회로나 D형플립플롭회로(209)에 전달된다.
p채널형MOS트랜지스터(99)와 n채널형MOS트랜지스터(97)와의 직렬접속노드는 p채널형MOS트랜지스터(98)의 게이트전극에 결합된다. 인버터(94)의 출력신호는 n채널형MOS트랜지스터(97)의 게이트전극에 전달되고, 또 인버터(95)를 통해 n채널형MOS트랜지스터(96)의 게이트전극에 결합된다. 인버터(94, 95)의 전원은 내부전원(VDD')이 되지만, p채널형MOS트랜지스터(98, 99)의 소스전극에 고전위측전원(VCC)이 공급되는 것에 따라, 내부전원(VDD')레벨의 신호가 고전위측전원(VCC)레벨의 신호에 변환되고나서 내부회로나 D형플립플롭회로(209)에 전달된다. 이것에 의해, 내부회로나 D형플립플롭회로(209)는 마이크로 프로세서(10)에 있어서 사용되고 있는 내부클럭신호(int.CLK)에 동기동작 된다.
이상의 설명에서는 주로서 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 마이크로 프로세서와 SRAM가 겹쳐 쌓여지는 경우에 대해 설명했지만, 마이크로 프로세서와, SRAM 등의 반도체메모리가 평면적으로 늘어놓여지는 경우에도 본 발명을 적용할 수가 있다.
본 발명은 적어도 마이크로 프로세서와 그것에 의해 억세스 가능한 반도체메모리를 포함하는 것을 조건에 적용할 수가 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
즉, 마이크로 프로세서의 전원전압을 참조전압으로서 반도체메모리에 거둬 들여, 그것에 기초하여 생성된 내부전원전압을 반도체메모리에 있어서의 메모리측 입출력버퍼회로에 공급함으로써, 메모리측 입출력버퍼회로의 신호레벨을 시스템측 입출력버퍼회로에 맞출 수가 있으므로, 마이크로 프로세서측의 레벨시프트가 불필요하게 되고, 마이크로 프로세서로부터 반도체메모리의 고속억세스가 가능하게 된다.

Claims (12)

  1. 마이크로 프로세서와, 그것에 의해 억세스 가능한 반도체메모리가 결합되어 이루어지는 반도체장치에 있어서,
    상기 마이크로 프로세서는 전원전압이 공급되는 것에 따라, 외부와의 사이에서 신호의 교환을 가능하게 하는 시스템측 입출력 버퍼회로를 포함하여 이루어지고,
    상기 반도체메모리는 상기 전원전압을 참조전압으로서 거둬 들이고, 상기 전원전압에 거의 동등한 내부전원전압을 생성하는 내부전원회로와,
    상기 내부전원전압이 공급되는 것에 따라, 상기 시스템측 입출력 버퍼회로와의 사이에서 신호의 교환을 가능하게 하는 메모리측 입출력 버퍼회로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 반도체메모리는 상기 전원전압을 참조전압으로서 거둬 들이기 위한 전용의 외부단자를 포함하는 것을 특징으로 하는 반도체장치.
  3. 청구항 2에 있어서,
    상기 마이크로 프로세서는 상기 전원전압의 공급에 의해 동작되는 내부회로를 포함하는 것을 특징으로 하는 반도체장치.
  4. 청구항 3에 있어서,
    상기 내부전원회로는 거둬 들인 전원전압과, 상기 내부전원회로의 출력전압을 비교하기 위한 차동회로와,
    상기 차동회로에서의 비교결과에 기초하여, 상기 내부전원전압의 레벨을 결정하기 위한 전압출력회로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  5. 청구항 4에 있어서,
    상기 반도체메모리는 상기 내부전원전압보다도 높은 레벨의 제 2 내부전원전압이 공급되는 것에 따라 동작되는 메모리내부회로를 포함하고,
    상기 메모리측 입출력 버퍼회로는 상기 내부전원전압레벨의 신호를 상기 제 2 내부전원전압레벨의 신호에 시프트 가능한 레벨시프트회로를 포함하는 것을 특징으로 하는 반도체장치.
  6. 청구항 4에 있어서,
    상기 반도체메모리는 상기 내부전원전압보다도 낮은 레벨의 제 3 내부전원전압을 발생시키기 위한 강압회로와,
    상기 제 3 내부전원전압이 공급되는 것에 따라 동작되는 메모리내부회로를 포함하고,
    상기 메모리측 입출력 버퍼회로는 상기 제 3 내부전원전압레벨의 신호를 상기 내부전원전압레벨의 신호에 시프트 가능한 레벨시프트회로를 포함하는 것을 특징으로 하는 반도체장치.
  7. 마이크로 프로세서와, 그것에 의해 억세스 가능한 반도체메모리가 결합되어 이루어지는 반도체장치에 있어서,
    상기 마이크로 프로세서는 외부로부터 주어진 전원전압을 강압하는 것으로 내부코어전원전압을 생성하는 내부코어전원회로와,
    상기 내부코어전원전압의 공급에 의해 동작되고, 외부와의 사이에서 신호의 교환을 가능하게 하는 시스템측 입출력 버퍼회로를 포함하여 이루어지고,
    상기 반도체메모리는 상기 내부코어전원전압을 참조로 하여 거둬 들이고, 상기 내부코어전원전압에 거의 동등한 내부전원전압을 생성하는 내부전원회로와,
    상기 내부전원전압가 공급되는 것에 따라, 상기 시스템측 입출력 버퍼회로와의 사이에서 신호의 교환을 가능하게 하는 메모리측 입출력 버퍼회로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  8. 청구항 7에 있어서,
    상기 반도체메모리는 상기 내부코어전원전압을 참조전압으로서 거둬 들이기 위한 전용의 외부단자를 포함하는 반도체장치.
  9. 청구항 8에 있어서,
    상기 마이크로 프로세서는 상기 전원전압의 공급에 의해 동작되는 내부회로를 포함하는 것을 특징으로 하는 반도체장치.
  10. 청구항 9에 있어서,
    상기 내부전원회로는 상기 외부단자를 통해 거둬 들인 전원전압과, 상기 내부전원회로의 출력전압을 비교하기 위한 차동회로와,
    상기 차동회로에서의 비교결과에 기초하여, 상기 내부전원전압의 레벨을 결정하기 위한 전압출력회로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  11. 청구항 7에 있어서,
    상기 마이크로 프로세서는 클럭신호를 외부출력 가능한 클럭드라이버를 포함하고,
    상기 반도체메모리는 상기 마이크로 프로세서에 있어서의 상기 클럭드라이버를 통해 출력된 클럭신호를 거둬 들이기 위한 클럭버퍼와,
    상기 클럭버퍼를 통해 거둬 들인 클럭신호에 동기동작하는 논리호로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  12. 청구항 1 내지 11중 어느 한 항에 있어서,
    상기 마이크로 프로세서와 상기 반도체메모리는 서로 다른 칩으로 형성되고, 또한, 그들이 수지몰드 되는 것으로 일체화 된 것을 특징으로 하는 반도체장치.
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