JP2012003812A - 半導体デバイス - Google Patents
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Abstract
【課題】チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供する。
【解決手段】内部回路と、内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の入出力端子31と、複数の入出力端子31の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタ50と、セレクタ50を制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路(経路選択信号発生回路70)と、を有する。
【選択図】図9
【解決手段】内部回路と、内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の入出力端子31と、複数の入出力端子31の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタ50と、セレクタ50を制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路(経路選択信号発生回路70)と、を有する。
【選択図】図9
Description
本発明は、端子経路接続をデバイス内部で制御可能な半導体デバイスに関する。
複数の半導体チップを積層するチップオンチップ(CoC)構造の積層半導体装置が知られている。
同じ機能のメモリチップ等を多段積層して三次元的に回路を集積化することもあるが、異なる機能の半導体チップを多段積層することがある。例えば、高転送レート、低消費電力のメモリを実現するためにメモリチップ(メモリLSI)と論理回路チップ(ロジックLSI)の積層構成の半導体装置が知られている。
同じ機能のメモリチップ等を多段積層して三次元的に回路を集積化することもあるが、異なる機能の半導体チップを多段積層することがある。例えば、高転送レート、低消費電力のメモリを実現するためにメモリチップ(メモリLSI)と論理回路チップ(ロジックLSI)の積層構成の半導体装置が知られている。
このような積層半導体装置では、チップ製造コストが全体のコストに占める割合が大きい。そのため、例えば、メモリLSIを汎用性チップとし、ロジックLSIを実現しようとする機能に応じて変更する仕様とすることが一般的に行われている。
メモリLSIは様々なロジックLSIに貼り合わせ可能という意味では汎用性があるものの、一旦、ロジックLSIに貼り合わせた後は、メモリ仕様の変更ができない。メモリ仕様の変更をする必要がある場合、メモリLSIをロジックLSIにあわせて作り直す必要があり、コストがかかる。
かかる不都合を回避するために、CoC構造の半導体装置において、ロジックLSIを貼り合わせた段階でメモリLSIの仕様の選択及び確定をすることが可能な技術が知られる(例えば特許文献1,2参照)。
上記特許文献1は、データ端子のバス幅を変更するバス変更端子を有し、例えば無効とするデータ端子を接地電位に接続する等の手段をバス変更端子が備えることにより、データ端子とその数を変えるアサイン変更を行う。
上記特許文献は何れも、データ端子のアサイン、つまりロジック端子とデータ端子の対応関係の割り当てを変更するものである。以下、本明細書で、アサインとは、貼り合わせる2つのチップで端子同士の対応関係の割り当てをいう。
そのため、特許文献に開示の技術では、データ端子以外の制御信号やクロック信号のアサインが不可能であり、端子仕様の変更に限界がある。
そのため、特許文献に開示の技術では、データ端子以外の制御信号やクロック信号のアサインが不可能であり、端子仕様の変更に限界がある。
本発明は、チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供することである。
本発明の第1の観点に関わる半導体デバイスは、内部回路と、前記内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の端子と、前記複数の端子の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタと、前記セレクタを制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路と、を有する。
本発明によれば、チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供することができる。
本発明の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
1.第1の実施の形態:フューズや外部入力による制御。
2.第2の実施の形態:内部制御。
3.第3の実施の形態:フラグレジスタの遅延シフトによる制御。
以下、次の順で説明を行う。
1.第1の実施の形態:フューズや外部入力による制御。
2.第2の実施の形態:内部制御。
3.第3の実施の形態:フラグレジスタの遅延シフトによる制御。
<1.積層チップ半導体デバイス>
最初に、本発明が好適に実施可能な積層半導体デバイスを説明する。
最初に、本発明が好適に実施可能な積層半導体デバイスを説明する。
図1は、本発明が適用可能な積層半導体デバイスのチップ積層図である。
図1(B)に図解する積層半導体デバイス1は、専用回路の機能を有する第1の半導体チップ2を有し、その上に仕様により変更可能な汎用回路の機能を有する第2の半導体チップ3が積層されている。
図1(B)に図解する積層半導体デバイス1は、専用回路の機能を有する第1の半導体チップ2を有し、その上に仕様により変更可能な汎用回路の機能を有する第2の半導体チップ3が積層されている。
第2の半導体チップ3は、第1の半導体チップ2に対して付加的な回路を追加するLSIであり、当該積層半導体デバイス1により実現しようとするシステムの仕様により変更される。たとえば、第1の半導体チップ2がシステムの制御部を含むロジックLSIの場合、第2の半導体チップ3は、例えばメモリLSIとして実装される。なお、本発明の実施に際しては、第1の半導体チップ2と第2の半導体チップ3は、このようなロジックLSIとメモリLSIに限定されない。また、第1の半導体チップ2がメモリLSIで、第2の半導体チップ3がロジックLSIでも構わない。
以下の本明細書の記載では、便宜上、第1の半導体チップ2をロジックチップ(2)と表記し、第2の半導体チップ3をメモリチップ(3)と表記する。
以下の本明細書の記載では、便宜上、第1の半導体チップ2をロジックチップ(2)と表記し、第2の半導体チップ3をメモリチップ(3)と表記する。
ロジックチップ(2)は、専用回路(ロジック回路)を含む集積回路が第1半導体基板2Aに形成されている。ロジックチップ(2)の一方の主面に、データ入出力のための複数の入出力端子21が多数配置されている。
集積回路領域周囲のチップ縁部には、図1(C)に示すように、ワイヤボンディングパッド22が配置されることがある。ロジックチップ(2)の第1半導体基板2Aは、実装基板4に対し、その裏面をダイボンドにより接合している。実装基板4の配線部やパッド部等(不図示)に、ワイヤボンディングパッド22がワイヤ23によって接続されている。
集積回路領域周囲のチップ縁部には、図1(C)に示すように、ワイヤボンディングパッド22が配置されることがある。ロジックチップ(2)の第1半導体基板2Aは、実装基板4に対し、その裏面をダイボンドにより接合している。実装基板4の配線部やパッド部等(不図示)に、ワイヤボンディングパッド22がワイヤ23によって接続されている。
メモリチップ(3)は、システムの仕様変更、その他の理由から他のチップにより機能が置き換え可能な集積回路(ここではメモリ回路とその周辺回路)が第2半導体基板3Aに形成されている。第2半導体基板3Aは、その一方の主面に、ロジックチップ(2)の入出力端子21と接続させるための入出力端子31が多数配置されている。
集積回路領域の、例えば一方側のチップ縁部には、図1(A)に示すように、テストパッド32が配置されることがある。テストパッド32は、必須の構成ではないが、通常は設けられる。テストパッド32は、図解した実装状態では使われない、つまり他の部位(端子やワイヤ等)と接続されていない。チップあるいはウェハ状態で、当該ロジック回路をテストするときに外部テスタのテストピンをテストパッド32に接触させて、テストが行われる。
集積回路領域の、例えば一方側のチップ縁部には、図1(A)に示すように、テストパッド32が配置されることがある。テストパッド32は、必須の構成ではないが、通常は設けられる。テストパッド32は、図解した実装状態では使われない、つまり他の部位(端子やワイヤ等)と接続されていない。チップあるいはウェハ状態で、当該ロジック回路をテストするときに外部テスタのテストピンをテストパッド32に接触させて、テストが行われる。
このようなベアチップ実装のためのパッド(入出力端子21および31)は、例えば、その一方が半田等からなるバンプ、他方が配線層と同様に形成されるランドで構成できる。あるいは、対応するパッドのそれぞれにバンプを形成して、バンプ同士を接合することにより電気的に接続される。
図1の例では、ロジックチップ(2)に形成される入出力端子21と、メモリチップ(3)に形成される入出力端子31の双方がバンプを有する場合を例示する。
なお、半田バンプは半円形状でもよいし、ボールバンプでもよい。また、バンプ以外では、導電性接着層(圧着により導電粒子が導通状態を確保するもの)等の種々の接続端子体をバンプに代えて用い、この接続端子体を、ランドとしてのパッドや他の接続端子体に圧着し電気的接続をとる構成も採用可能である。
なお、半田バンプは半円形状でもよいし、ボールバンプでもよい。また、バンプ以外では、導電性接着層(圧着により導電粒子が導通状態を確保するもの)等の種々の接続端子体をバンプに代えて用い、この接続端子体を、ランドとしてのパッドや他の接続端子体に圧着し電気的接続をとる構成も採用可能である。
なお、図1は母体となるロジックチップ(2)に、1つの付加的な汎用回路を含むメモリチップ(3)を積層する場合を例示する。
第3、第4、…といった他の半導体チップを、第2の半導体チップ(メモリチップ(3))の上にさらに積層してもよい。
第3、第4、…といった他の半導体チップを、第2の半導体チップ(メモリチップ(3))の上にさらに積層してもよい。
メモリチップ(3)の汎用回路としてのメモリ部は、そのメモリの種類がDRAM、SRAM、不揮発性メモリ、その他メモリの何れであってもよい。不揮発性メモリは、電荷蓄積能力を有するメモリトランジスタを記憶素子とするもの、抵抗変化素子を記憶素子とするもの、磁気素子を記憶素子とするものなど、どのようなものでもよい。
何れの場合でもメモリ部は、汎用メモリであるため、他のシステムでも用いることが可能であるが、そのためには、端子の配列やアサイン(データや信号等との対応関係)が統一されていなければならない。なお、以下、端子というとき、テストパッド以外のバンプのように、実使用時で用いられるデータ、制御信号、電圧等の入力、出力または入出力のための端子(以下、単に、入出力端子)をいう。
このため、ロジックチップ(2)側で端子のアサイン(データや信号等との対応関係)を変更しようとしても統一された仕様に制限されてできない場合が多い。そのため、多くの場合、新たな端子配列のメモリチップを設計し直す必要がある。メモリチップの設計をし直すと、メモリチップの端子の配列やアサインが統一仕様から外れるため、もはや汎用チップではなくなる。このことは、チップ設計および製造の新たなコスト増加をもたらすことを意味する。
<2.端子のアサイン変更とその不都合>
図2は、貼り合わせる2つのチップの端子対応関係(アサイン)の例、端子のアサイン変更による不都合、および、その不都合に対処可能な本発明適用による端子のアサイン変更を概念的に示す説明図である。
図2は、貼り合わせる2つのチップの端子対応関係(アサイン)の例、端子のアサイン変更による不都合、および、その不都合に対処可能な本発明適用による端子のアサイン変更を概念的に示す説明図である。
図2(A)に示すように、メモリチップ(3)と、その上に貼り合わせるロジックチップ(2)は、それぞれ、データDATA、メモリ動作制御のコマンドCMD、データを入出力するメモリ部のアドレスADDが所定位置の所定数の端子(例えばバンプ)に予め割り当てられている。この端子割り当て(アサイン)は、図2(A)のように、ロジックチップ(2)とメモリチップ(3)の統一仕様が守られている場合は、両チップをそのまま貼り合わせても問題なく使用できる。
なお、本発明の適用によって電圧端子のアサイン変更も可能である。例えば、電源電圧や基準電圧等の共通電圧はロジックチップ(2)の仕様で決められるが、それ以外の電圧、つまり共通電圧から生成される入れ替え可能な内部生成電圧はアサイン変更の対象となり得る。ただし、以下の実施形態の説明では、簡略化のため電圧端子のアサインは省略する。
図2(B)のロジックチップ(2)(ロジックA)に示すように、ロジック側の都合でデータDATA、コマンドCMD、アドレスADDのどれか1つでも、その端子アサインが変更された場合、統一仕様を満たさなくなる。この例(ロジックB)では、ロジックチップ(2)のコマンドCMDとアドレスADDがそっくりそのまま入れ替わる変更がなされている。
その結果、図2(B)に示すようにロジックチップ(2)にメモリチップ(3)を貼り合わせることができない(貼り合わせても正常動作できない)ことになる。
その結果、図2(B)に示すようにロジックチップ(2)にメモリチップ(3)を貼り合わせることができない(貼り合わせても正常動作できない)ことになる。
その場合、本実施形態では、例えば図2(C)に示すように、メモリチップ(3)側で経路入れ替えの対処を行うことで、アドレスADDとコマンドCMDの配列をそっくりそのまま入れ替わる変更が可能である。そうすることで、貼り合わせ後の正常な動作が保証される。
一方、他の端子アサイン変更の仕方としては、例えば図2(D)に示すように、ロジックチップ(2)で端子アサインを変更する際に使用端子数を減らす場合がある(ロジックC)。その場合は、例えば図2(E)に示すように、経路(端子と内部回路の経路)を端子数の減少とアサインに対処可能に変更することで、貼り合わせ後の正常な動作が保証される。
なお、ロジックチップ(2)で端子数が減る場合は、未使用の端子はメモリチップ(3)の端子と接続されても使用されないので、そのまま放置しても構わない。ただし、ロジックチップ(2)の未使用となった端子を、図2(E)のように、別のデータや信号を割り当てるなどを行う場合は、本発明の適用による端子アサインによる経路変更が必須となる。
なお、ロジックチップ(2)で端子数が減る場合は、未使用の端子はメモリチップ(3)の端子と接続されても使用されないので、そのまま放置しても構わない。ただし、ロジックチップ(2)の未使用となった端子を、図2(E)のように、別のデータや信号を割り当てるなどを行う場合は、本発明の適用による端子アサインによる経路変更が必須となる。
<3.実施の形態の概要>
本実施形態の積層半導体デバイス1は、上記図2(B)や図2(D)のような不都合を回避し、汎用LSIを搭載しても物理的な端子配列に対して、データ、アドレスおよび各種制御信号等の各端子の割り当て(アサイン)を電気的に変更可能である。
その端子アサインの変更機能の特徴は以下の点にある。
本実施形態の積層半導体デバイス1は、上記図2(B)や図2(D)のような不都合を回避し、汎用LSIを搭載しても物理的な端子配列に対して、データ、アドレスおよび各種制御信号等の各端子の割り当て(アサイン)を電気的に変更可能である。
その端子アサインの変更機能の特徴は以下の点にある。
(1)本発明が適用された全ての実施形態では、チップオンチップ(CoC)の、汎用チップ側(本例ではメモリLSI)内に、コマンド、アドレス、データ等の信号の経路を切り替えるためのセレクタを有する。
(2)ある実施形態において、そのセレクタの制御は、例えば、フューズ、アンチフューズ、ボンディングオプション、外部入力信号もしくは内部に構成された回路により信号経路を決定することで行うことが可能である。アンチフューズ素子は、1回だけプログラムが可能な記憶素子であり、例えば、一旦プログラムすれば低抵抗で導通するefuse(電子フューズ)素子である。
これにより、既存の入出力端子に対する信号の割り当てに自由度をもたせることができる。なお、以下、入出力端子というときに、これは入力端子、出力端子、入出力端子の総称である。
これにより、既存の入出力端子に対する信号の割り当てに自由度をもたせることができる。なお、以下、入出力端子というときに、これは入力端子、出力端子、入出力端子の総称である。
(3)他の実施形態では、汎用LSI(本例ではメモリLSI)が、端子電位のフローティング状態を検出する回路を有し、その回路の検出結果に基づいて自動でセレクタを切り替える。
また、他の実施形態では、セレクタの切り替えを、専用LSI(本例ではロジックLSI)側からの制御で変更可能である。
また、他の実施形態では、セレクタの切り替えを、専用LSI(本例ではロジックLSI)側からの制御で変更可能である。
(4)上記(1)から(3)の構成や動作は、主に、汎用LSI(メモリLSI)側が信号割り当ての自由度をもち、これにより専用LSI(ロジックLSI)の複数の端子座標に、自身の端子の割り当てを自由に行うことで実現される。
その際、端子の物理的な位置を変更するのではなく、端子に対する信号割り当てを可変にする。
その際、端子の物理的な位置を変更するのではなく、端子に対する信号割り当てを可変にする。
(5)汎用LSIが、セレクタと、端子電位のフローティング検出回路および、その検出結果に基づいてセレクタを切り替える回路を有するため、汎用LSI内で完結した動作が可能である。汎用LSIは、他のシステム(積層半導体デバイス)でも利用された場合でも、汎用LSIと貼り合わされる他のチップに、端子アサインのための仕様、動作、制御を一切要求することなく、自己完結的に端子アサインの変更が可能である。
一方、後述するように、汎用LSI側の制御を基本として、専用LSI(本例の場合、ロジックチップ(2))側からのアサイン変更を可能としてもよい。
一方、後述するように、汎用LSI側の制御を基本として、専用LSI(本例の場合、ロジックチップ(2))側からのアサイン変更を可能としてもよい。
以下のより具体的な第1〜第3の実施形態では、上記特徴の(1)〜(5)を実現するものである。
<4.第1の実施の形態>
<4−1.全体ブロック構成>
図3に、第1の実施形態に関わるメモリチップ(3)のブロック図を示す。
図3に図解するメモリチップ(3)は、メモリセルアレイ33、ロウデコーダ34、カラムデコーダ35、ロウアドレスバッファ36、カラムアドレスバッファ37を有する。メモリチップ(3)は、データラッチ回路38、コントロールロジック回路39、データコントロールロジック回路40および入力デコーダ41(コマンド/アドレスのレジスタ・デコーダ)を有する。
以上の符号33〜41により示す回路が、メモリチップ(3)の内部回路3Aを構成する。
<4−1.全体ブロック構成>
図3に、第1の実施形態に関わるメモリチップ(3)のブロック図を示す。
図3に図解するメモリチップ(3)は、メモリセルアレイ33、ロウデコーダ34、カラムデコーダ35、ロウアドレスバッファ36、カラムアドレスバッファ37を有する。メモリチップ(3)は、データラッチ回路38、コントロールロジック回路39、データコントロールロジック回路40および入力デコーダ41(コマンド/アドレスのレジスタ・デコーダ)を有する。
以上の符号33〜41により示す回路が、メモリチップ(3)の内部回路3Aを構成する。
メモリセルアレイ33は、所定の揮発性または不揮発性メモリ素子を含むメモリセルがアレイ状に配列されている。アレイ配列のアドレスが指定されたときに、当該指定されたアドレスに対応して選択されたメモリセルのデータが読み出され、または、選択されたメモリセルへデータが書き込まれる。
ロウアドレスバッファ36は、入力されるロウアドレスを保持する回路である。保持されたロウアドレスは、コントロールロジック回路39の制御に基づいてロウデコーダ34に与える。
ロウデコーダ34は、入力されたロウアドレスに応じたメモリセル行を選択し駆動する回路である。ロウデコーダ34はコントロールロジック回路39の制御に基づいてメモリセル行の選択と駆動を行う。
ロウデコーダ34は、入力されたロウアドレスに応じたメモリセル行を選択し駆動する回路である。ロウデコーダ34はコントロールロジック回路39の制御に基づいてメモリセル行の選択と駆動を行う。
カラムアドレスバッファ37は、入力されるカラムアドレスを保持する回路である。保持されたカラムアドレスは、コントロールロジック回路39の制御に基づいて、カラムアドレスバッファ37からカラムデコーダ35に与えられる。
カラムデコーダ35は、入力されたカラムアドレスに応じたメモリセル列を選択し駆動する回路である。カラムデコーダ35はコントロールロジック回路39の制御に基づいてメモリセル列の選択と駆動を行う。
カラムデコーダ35は、入力されたカラムアドレスに応じたメモリセル列を選択し駆動する回路である。カラムデコーダ35はコントロールロジック回路39の制御に基づいてメモリセル列の選択と駆動を行う。
データラッチ回路38は、入力データまたは出力データを一時的に保持する回路である。データラッチ回路38は、コントロールロジック回路39の制御に基づいて動作する。
データコントロールロジック回路40は、書き込み回路や読み出し回路を含み、書き込みや読み出しの動作、さらには、場合によっては書き込み禁止の制御を行うロジック回路である。データコントロールロジック回路40は、コントロールロジック回路39の制御を受けて、データラッチ回路38との間で入力データまたは出力データの授受を行う。
なお、コントロールロジック回路39は、図3に示すシステム全体を統括制御する回路としてもよい。
データコントロールロジック回路40は、書き込み回路や読み出し回路を含み、書き込みや読み出しの動作、さらには、場合によっては書き込み禁止の制御を行うロジック回路である。データコントロールロジック回路40は、コントロールロジック回路39の制御を受けて、データラッチ回路38との間で入力データまたは出力データの授受を行う。
なお、コントロールロジック回路39は、図3に示すシステム全体を統括制御する回路としてもよい。
メモリチップ(3)は、さらに、複数の入出力端子31(例えば入出力バンプ)と、入出力バッファ42と、経路セレクタ50(コマンド/アドレス/データセレクタ)、および、経路セレクタ50を制御する経路制御回路60とを有する。
入出力バッファ42は、入出力端子31からの入力データ、コマンド、アドレス、あるいは、データラッチ回路38からの出力データを一時的に保持する回路である。入出力バッファ42は、これらのデータ等を、所定単位、例えばバイト(8ビット)を単位とする情報のまとまりでクロック信号に同期して入力デコーダ41や入出力端子31に出力する機能を併せもつ。
本実施形態のメモリチップ(3)は、経路セレクタ50と経路制御回路60を、本発明が非適用の通常のチップに新たに追加している。
経路セレクタ50は、データコントロールロジック回路40との間のコマンド経路やアドレス経路、さらには、データラッチ回路38との間のデータ経路を、入出力端子31との対応関係で任意に変更可能な経路選択回路である。
経路制御回路60は、経路セレクタ50を制御して経路変更を実行する制御回路である。
経路セレクタ50は、データコントロールロジック回路40との間のコマンド経路やアドレス経路、さらには、データラッチ回路38との間のデータ経路を、入出力端子31との対応関係で任意に変更可能な経路選択回路である。
経路制御回路60は、経路セレクタ50を制御して経路変更を実行する制御回路である。
なお、図3には図示していないが、全ての構成はクロックに同期して動作するため、そのクロック発生回路がメモリチップ(3)内に設けられている。また、外部から与えられる電源電圧、あるいは、電源電圧から発生した内部電圧を取り扱う電源回路も図3では図示を省略している。
これらのクロック発生回路や電源回路は、コントロールロジック回路39の制御を受けて動作する。
これらのクロック発生回路や電源回路は、コントロールロジック回路39の制御を受けて動作する。
<4−2.アサイン変更のための構成>
図4に、図3の入出力端子31、入出力バッファ42および経路セレクタ50のより詳細な構成図を示す。
図4(A)に図解する回路構成では、入出力端子31が、入力端子、出力端子、入出力端子の機能別に分けて示されている。ただし、端子機能は入力端子と出力端子だけでもよいし、入出力端子のみでもよいし、図示のように3つ存在していてもよい。
図4に、図3の入出力端子31、入出力バッファ42および経路セレクタ50のより詳細な構成図を示す。
図4(A)に図解する回路構成では、入出力端子31が、入力端子、出力端子、入出力端子の機能別に分けて示されている。ただし、端子機能は入力端子と出力端子だけでもよいし、入出力端子のみでもよいし、図示のように3つ存在していてもよい。
入力端子としての入出力端子31には、それぞれ、入力バッファが接続され、出力端子としての入出力端子31には、それぞれ、出力バッファが接続されている。また、入力端子と出力端子の機能を併せもつ入出力端子31には、それぞれ、入出力バッファが接続されている。図4(A)では、各バッファは4つのみ示している。
経路セレクタ50を構成する入力セレクタ(単位セレクタの一種)の各々に対して、4つの入力バッファの出力が接続されて、各入力バッファから1本の出力線が取り出されている。この出力線は、図3の入力デコーダ41またはデータラッチ回路38に接続される。
経路セレクタ50を構成する出力セレクタ(単位セレクタの一種)の各出力に対して、対応する出力バッファの入力が接続されている。各出力セレクタの入力が4系統設けられ、これらの4×4系統の出力線は、図3の入力デコーダ41またはデータラッチ回路38に接続される。
経路セレクタ50を構成する出力セレクタ(単位セレクタの一種)の各出力に対して、対応する出力バッファの入力が接続されている。各出力セレクタの入力が4系統設けられ、これらの4×4系統の出力線は、図3の入力デコーダ41またはデータラッチ回路38に接続される。
経路セレクタ50を構成する入出力セレクタ(単位セレクタの一種)は、4つのトランスファーゲート(TGs)から構成され、各トランスファーゲートの入出力線が、端子側と内部回路側にそれぞれ4系統設けられている。端子側の4系統の入出力線は、4つの入出力バッファに系統ごとに接続されている。内部回路側の4系統の入出力線は、図3の入力デコーダ41またはデータラッチ回路38に接続される。
各トランスファーゲート(TGs)は、図4(B)に示すように、PMOSトランジスタとNMOSトランジスタのソース同士、ドレイン同士を接続したものを4つ有する。
各トランスファーゲート(TGs)は、図4(B)に示すように、PMOSトランジスタとNMOSトランジスタのソース同士、ドレイン同士を接続したものを4つ有する。
図4(A)には、図3の経路制御回路60の構成をより詳細に示している。
図4(A)に示す経路制御回路60は、少なくともセレクタ制御用の論理回路62を含む。また、経路制御回路60には、より望ましい構成として、入出力端子31ごとに接続されている入力固定回路63と、入力固定用の論理回路61とを含む。
入力固定用の論理回路61は、与えられる情報をもとに、各入力固定回路63を制御して、入力固定用の論理回路61の電位を一定電位、例えば接地電位や電源電位に固定する回路である。入力固定用の論理回路61の制御により電位固定する入出力端子31は、入力固定用の論理回路61への入力情報で決められる。なお、電位固定されない入出力端子31は、電位的にフローティング状態であり、入力または出力される信号や電圧により、その電位が決められる。
図4(A)に示す経路制御回路60は、少なくともセレクタ制御用の論理回路62を含む。また、経路制御回路60には、より望ましい構成として、入出力端子31ごとに接続されている入力固定回路63と、入力固定用の論理回路61とを含む。
入力固定用の論理回路61は、与えられる情報をもとに、各入力固定回路63を制御して、入力固定用の論理回路61の電位を一定電位、例えば接地電位や電源電位に固定する回路である。入力固定用の論理回路61の制御により電位固定する入出力端子31は、入力固定用の論理回路61への入力情報で決められる。なお、電位固定されない入出力端子31は、電位的にフローティング状態であり、入力または出力される信号や電圧により、その電位が決められる。
経路制御回路60は、さらに望ましい構成として、フューズ回路64を備える場合(ケースA)と、外部から情報を入力する外部印加端子65を備える場合(ケースB)がある。
ケースAの場合、フューズ回路64に対し、予め電位固定する端子のアドレス等の識別情報がプログラムされる。フューズ素子としては、例えばポリシリコン等をレーザで融解切断する構成等が採用される。
ケースBの場合、外部印加端子65は、テストパッドと同様にアサイン変更不可の端子として設けられる。例えば、出荷等の段階で、製品仕様に応じて電位固定する端子の識別情報を外部から外部印加端子65に与えられる。識別情報は、外部印加端子65から入力固定用の論理回路61に送られる。識別情報を入力した入力固定用の論理回路61は、識別情報が示す入出力端子31に対応する入力固定回路63を制御する。
ケースAまたはケースBにおいて、フューズ回路64に対し、あるいは外部印加端子65を介して得られる識別情報は、例えば、製品出荷前のテストモード時に入力される。
ケースAの場合、フューズ回路64に対し、予め電位固定する端子のアドレス等の識別情報がプログラムされる。フューズ素子としては、例えばポリシリコン等をレーザで融解切断する構成等が採用される。
ケースBの場合、外部印加端子65は、テストパッドと同様にアサイン変更不可の端子として設けられる。例えば、出荷等の段階で、製品仕様に応じて電位固定する端子の識別情報を外部から外部印加端子65に与えられる。識別情報は、外部印加端子65から入力固定用の論理回路61に送られる。識別情報を入力した入力固定用の論理回路61は、識別情報が示す入出力端子31に対応する入力固定回路63を制御する。
ケースAまたはケースBにおいて、フューズ回路64に対し、あるいは外部印加端子65を介して得られる識別情報は、例えば、製品出荷前のテストモード時に入力される。
セレクタ制御用の論理回路62は、フューズ回路64(ケースA)または外部印加端子65からの情報が与えられる。セレクタ制御用の論理回路62は、与えられた情報をもとに経路セレクタ50を制御し、アサイン変更(経路変更)を実行する。
なお、入力固定用の論理回路61やセレクタ制御用の論理回路62は、図3に不図示のクロック発生回路や電源回路からのクロック信号および電圧の供給を受けて動作する。また、図3のコントロールロジック回路39と通信して、制御タイミングを決めるようにしてもよい。
なお、入力固定用の論理回路61やセレクタ制御用の論理回路62は、図3に不図示のクロック発生回路や電源回路からのクロック信号および電圧の供給を受けて動作する。また、図3のコントロールロジック回路39と通信して、制御タイミングを決めるようにしてもよい。
なお、具体的なアサイン変更態様は後述するが、4端子ごとの相互アサイン変更に限らない。所定数の端子のアサイン入れ替えなどでもよいし、全端子を任意にアサインし直すようにしてもよい。
以上の図4に示す経路制御回路60が有する入力固定用の論理回路61、セレクタ制御用の論理回路62、入力固定回路63、フューズ回路64および外部印加端子65は、本発明における端子識別回路を構成する。なお、他の実施形態では、フローティング検出回路71(例えば後述の図9参照)およびその制御回路(例えばコントロールロジック回路39)が端子識別回路を構成する。
<4−3.アサイン変更態様>
以下、アサイン変更の態様を、入力端子と入力セレクタとの経路変更を例として説明する。以下の説明は、出力セレクタや入出力セレクタにも類推適用できる。
以下、アサイン変更の態様を、入力端子と入力セレクタとの経路変更を例として説明する。以下の説明は、出力セレクタや入出力セレクタにも類推適用できる。
図5〜図8は、アサイン変更態様の説明図である。
図5〜図8は、バイト(8ビット)に対応した4行2列の端子配列を単位としてアサインの入れ替えまたは任意変更を行う場合を例示する。このアサインの入れ替えまたは変更の単位となる端子数は8に限らず任意である。また、図示しないが最も自由度が高い場合は、全ての入出力端子31で任意にアサイン変更が可能な構成でもよい。ただし、その経路選択制御のためのセレクタ等の規模が大きくなるので、全数より少ない所定数単位でのアサインの入れ替えまたは任意変更が望ましい。
図5〜図8は、バイト(8ビット)に対応した4行2列の端子配列を単位としてアサインの入れ替えまたは任意変更を行う場合を例示する。このアサインの入れ替えまたは変更の単位となる端子数は8に限らず任意である。また、図示しないが最も自由度が高い場合は、全ての入出力端子31で任意にアサイン変更が可能な構成でもよい。ただし、その経路選択制御のためのセレクタ等の規模が大きくなるので、全数より少ない所定数単位でのアサインの入れ替えまたは任意変更が望ましい。
第1態様を示す図5では、それぞれデータや信号(アドレス、コマンド)等のバイトに対応した4行2列の端子群31A〜31Hが8つ示されている。
第1態様では、となりの端子群のアサイン入れ替えが可能な構成を示す。経路セレクタ50は、隣り合う端子群に対応した2種類のセレクタ51,52を基本として、この2種類のセレクタが交互に繰り返し配置された構成を有する。なお、図5におけるセレクタ配置は実際の配置に限らず、あくまで説明上の配置である。このことは、他の図6〜図8でも同様である。
第1態様では、となりの端子群のアサイン入れ替えが可能な構成を示す。経路セレクタ50は、隣り合う端子群に対応した2種類のセレクタ51,52を基本として、この2種類のセレクタが交互に繰り返し配置された構成を有する。なお、図5におけるセレクタ配置は実際の配置に限らず、あくまで説明上の配置である。このことは、他の図6〜図8でも同様である。
例えば、右端から数えて2つの端子群31Aと31Bで説明すると、セレクタ51と52の各々に対し、端子群31Aの各端子と個別に接続された8本の入力線と、端子群31Bの各端子と個別に接続された8本の入力線との合計16本の入力線が設けられている。
セレクタ51と52は、異なる端子群で対となる2つの端子(入出力端子31)間の入力経路と、出力側の内部回路経路との接続関係を入れ替える機能をもつ。その経路入れ替えは、例えば図4のセレクタ制御用の論理回路62によって制御される。
この接続関係は、他の端子群31C〜31Hでも同様に繰り返されている。
セレクタ51と52は、異なる端子群で対となる2つの端子(入出力端子31)間の入力経路と、出力側の内部回路経路との接続関係を入れ替える機能をもつ。その経路入れ替えは、例えば図4のセレクタ制御用の論理回路62によって制御される。
この接続関係は、他の端子群31C〜31Hでも同様に繰り返されている。
第2態様を示す図6の場合、セレクタ51と52がそれぞれ2つずつ配置され、セレクタ51と52の各々は、1つ置きの端子群、つまり、31Aと31C、31Bと31D、・・・といった組み合わせで接続されている。
このため、2バイト単位の端子群のアサイン置き換えが可能である。
このため、2バイト単位の端子群のアサイン置き換えが可能である。
第3態様を示す図7の場合、セレクタ51と52のそれぞれが4つ連続で配置され、セレクタ51と52の各々は、3つ置きの端子群、つまり、31Aと31E、31Bと31F、・・・といった組み合わせで接続されている。
このため、4バイト単位の端子群のアサイン置き換えが可能である。
このため、4バイト単位の端子群のアサイン置き換えが可能である。
第4態様を示す図8の場合、4バイト単位で任意のアサイン変更が可能なように、4つのセレクタ53,54,55,56が、対応する4つの端子群31A〜31Dに含まれる全ての入出力端子31に接続されている。
同様に、他の4つのセレクタ53,54,55,56が、対応する4つの端子群31E〜31Hに含まれる全ての入出力端子31に接続されている。
同様に、他の4つのセレクタ53,54,55,56が、対応する4つの端子群31E〜31Hに含まれる全ての入出力端子31に接続されている。
<5.第2の実施の形態>
<5−1.全体ブロック構成>
図9に、第2の実施形態に関わるメモリチップ(3)のブロック図を示す。
図9に図解するメモリチップ(3)は、第1の実施形態と同様な構成として、メモリセルアレイ33、ロウデコーダ34、カラムデコーダ35、ロウアドレスバッファ36、カラムアドレスバッファ37を有する。また、メモリチップ(3)は、データラッチ回路38、コントロールロジック回路39、データコントロールロジック回路40および入力デコーダ41(コマンド/アドレスのレジスタ・デコーダ)を有する。
以上の符号33〜41により示す回路が、メモリチップ(3)の内部回路3Aを構成する。
<5−1.全体ブロック構成>
図9に、第2の実施形態に関わるメモリチップ(3)のブロック図を示す。
図9に図解するメモリチップ(3)は、第1の実施形態と同様な構成として、メモリセルアレイ33、ロウデコーダ34、カラムデコーダ35、ロウアドレスバッファ36、カラムアドレスバッファ37を有する。また、メモリチップ(3)は、データラッチ回路38、コントロールロジック回路39、データコントロールロジック回路40および入力デコーダ41(コマンド/アドレスのレジスタ・デコーダ)を有する。
以上の符号33〜41により示す回路が、メモリチップ(3)の内部回路3Aを構成する。
メモリチップ(3)は、さらに、複数の入出力端子31(例えば入出力バンプ)と、入出力バッファ42と、経路セレクタ50(コマンド/アドレス/データセレクタ)、および、経路セレクタ50を制御する本発明の経路制御回路を示す他の例として、経路選択信号発生回路70とを有する。なお、本発明の経路制御回路の概念には、経路選択信号発生回路70に加えて、コントロールロジック回路39等の制御回路を含めてもよい。
また、本実施形態に関わるメモリチップ(3)は、入出力端子31と入出力バッファ42との間に、フローティング検出回路71を有する。
また、本実施形態に関わるメモリチップ(3)は、入出力端子31と入出力バッファ42との間に、フローティング検出回路71を有する。
フローティング検出回路71は、例えば端子ごとに設けられた単位回路の集合として設けられる。
入出力端子31は、信号入出力のための入出力バッファ42が接続されるが、入出力バッファ42はトランジスタゲートであるため入力インピーダンスが高い。このため、入出力端子31に外部回路の端子が接続されていないと入出力端子31の電位状態はフローティング状態を示すハイインピーダンス(Hi−z)となる。一方、入出力端子31に外部回路の端子が接続されている場合は、入出力端子31の電位はフローティング状態を示さない。
フローティング検出回路71は、この入出力端子31がフローティングであるか否かを検出することができる。
入出力端子31は、信号入出力のための入出力バッファ42が接続されるが、入出力バッファ42はトランジスタゲートであるため入力インピーダンスが高い。このため、入出力端子31に外部回路の端子が接続されていないと入出力端子31の電位状態はフローティング状態を示すハイインピーダンス(Hi−z)となる。一方、入出力端子31に外部回路の端子が接続されている場合は、入出力端子31の電位はフローティング状態を示さない。
フローティング検出回路71は、この入出力端子31がフローティングであるか否かを検出することができる。
フローティング検出回路71ごとに電位固定のスイッチを備えることが可能である。フローティング検出回路71は、フローティング状態を検出すると、このスイッチをオンして、入出力端子31の電位を一定電位に固定する。なお、電位固定は、経路選択信号発生回路70が制御しても構わない。電位固定の際の一定電位は、電源電圧の電位、基準電圧の電位(例えば、GND電位)の何れでもよい。
この電位固定がされるか否かで、入出力端子31は、フローティング端子と、それ以外の端子とに区別される。
この電位固定がされるか否かで、入出力端子31は、フローティング端子と、それ以外の端子とに区別される。
<5−2.アサイン変更のための概略構成>
図10と図11に、図9の入出力端子31、フローティング検出回路71、入出力バッファ42、経路セレクタ50のより詳細な構成図を示す。
図10に図解する回路構成は、入出力端子31が、入力端子の場合を例示する。また、図11に図解する回路構成は、入出力端子31が入出力端子の場合を例示する。
図10と図11に、図9の入出力端子31、フローティング検出回路71、入出力バッファ42、経路セレクタ50のより詳細な構成図を示す。
図10に図解する回路構成は、入出力端子31が、入力端子の場合を例示する。また、図11に図解する回路構成は、入出力端子31が入出力端子の場合を例示する。
入出力端子31が入力端子の場合、図4と比較すると、端子ごとの入力固定回路63に代えて、フローティング検出回路71を構成する単位検出回路71Aが端子ごとに設けられている。また、経路セレクタ50を構成する所定数(ここでは4個)のセレクタごとに経路選択信号発生回路70の基本構成回路(選択信号発生部70A)が設けられている。
入出力端子31が入出力端子の場合、図11に示すように、図10に示す経路セレクタ50の基本構成に代えて、図4の場合と同様な4つのトランスファーゲート(TGs)で構成されている。4つのトランスファーゲート(TGs)に対して、選択信号発生部70Aが接続されている。
入出力端子31が入出力端子の場合、図11に示すように、図10に示す経路セレクタ50の基本構成に代えて、図4の場合と同様な4つのトランスファーゲート(TGs)で構成されている。4つのトランスファーゲート(TGs)に対して、選択信号発生部70Aが接続されている。
ここでは省略するが、入出力端子31が出力端子の場合、図4と同様に、内部回路側のセレクタ入力が4系統の構成とするセレクタとする以外は、図10と同様な構成となる。
なお、端子機能は入力端子と出力端子だけでもよいし、入出力端子のみでもよいし、図4と同様に3つ(入力端子群、出力端子群、入出力端子群)が存在していてもよい。
なお、端子機能は入力端子と出力端子だけでもよいし、入出力端子のみでもよいし、図4と同様に3つ(入力端子群、出力端子群、入出力端子群)が存在していてもよい。
<5−3.フローティング検出回路例および動作>
図12は、単位検出回路の構成例を示す回路図である。
図12は、単位検出回路の構成例を示す回路図である。
図12に図解する回路では、電位固定スイッチが、入出力端子31と電源電圧VDDの供給線に接続されたPMOS構成のPMOSスイッチPSWと、2つのNMOS構成のNMOSスイッチNSW1,NSW2とからなる。NMOSスイッチNSW1,NSW2は、入出力端子31と基準電圧VSSの供給線との間に互いに並列に接続されている。
図12に示す回路では、ラッチ回路LATが、Lレベルを保持する第1ラッチ回路LAT1と、Hレベルを保持する第2ラッチ回路LAT2とを有する。
第1ラッチ回路LAT1のクロック入力に、インバータINV01により出力される反転制御信号(bnen)が与えられる。
第2ラッチ回路LAT2のクロック入力に、インバータINV01とともにインバータINV0を構成するインバータINV02に制御信号(pen)が入力されて反転されることで発生した反転制御信号(bpen)が与えられる。
制御信号(pen)と(nen)は位相が異なる正のパルス信号であり、反転制御信号(bpen)と(bnen)とは位相が異なる負のパルス信号である。これらの信号は、例えば図3のコントロールロジック回路39から与えられる。
第1ラッチ回路LAT1のクロック入力に、インバータINV01により出力される反転制御信号(bnen)が与えられる。
第2ラッチ回路LAT2のクロック入力に、インバータINV01とともにインバータINV0を構成するインバータINV02に制御信号(pen)が入力されて反転されることで発生した反転制御信号(bpen)が与えられる。
制御信号(pen)と(nen)は位相が異なる正のパルス信号であり、反転制御信号(bpen)と(bnen)とは位相が異なる負のパルス信号である。これらの信号は、例えば図3のコントロールロジック回路39から与えられる。
図12に示す回路では、第1ラッチ回路LAT1の出力(bump_n)と、第2ラッチ回路LAT2の出力(bump_p)との排他的論理和(XOR)をとるエクスクローシブオア回路XOR、アンド回路AND1、ノア回路NORおよびナンド回路NAND4が設けられている。
アンド回路AND1の一方入力がエクスクローシブオア回路XORの出力(xor)を入力し、他方入力が電源検出信号(power on)を入力する。アンド回路AND1の出力で、NMOSスイッチNSW1のゲートが制御される。
ノア回路NORは、反転制御信号(bnen)と電源検出信号(power on)とを入力し、その出力でNMOSスイッチNSW2のゲートを制御する。
ノア回路NORは、反転制御信号(bnen)と電源検出信号(power on)とを入力し、その出力でNMOSスイッチNSW2のゲートを制御する。
電源検出信号(power on)に、インバータINV2を構成する2つのインバータINV21とINV22とが接続されている。インバータINV21とINV22との中間ノードは、ナンド回路NAND4の一方入力に与えられる。ナンド回路NAND4の他方入力に制御信号(pen)が与えられ、その出力でPMOSスイッチPSWのゲートが制御される。
図12の回路の動作は、入出力端子31に対して外部から入出力される信号がLレベルかHレベルかに応じて異なる。
最初に、入出力端子31の初期電位が任意(フローティング状態のHi−z)であり、電位固定はプルアップにより行う場合を、図13のフローチャートを用いて説明する。
最初に、入出力端子31の初期電位が任意(フローティング状態のHi−z)であり、電位固定はプルアップにより行う場合を、図13のフローチャートを用いて説明する。
図13のステップST1では、制御信号(pen)が外部または内部の制御回路を介して与えられ、これによりフローティング検出回路が起動される。
入出力端子31が外部と接続されていない場合、入出力信号が与えられず、入出力端子31の電位がフローティングとなる。
入出力端子31が外部と接続されていない場合、入出力信号が与えられず、入出力端子31の電位がフローティングとなる。
図13のステップST2Aにおいて、フローティング状態で例えば中間電圧の端子電圧(bump)がHレベルにプルアップされる。
具体的には、制御信号(pen)のパルスがLレベルからHレベルとなると、第2ラッチ回路LAT2のクロック入力(反転制御信号(bpen))がLレベルに遷移する。第1ラッチ回路LAT1のクロック入力(反転制御信号(bnen))が初期状態のLレベルである。このとき第1および第2ラッチ回路LAT1,LAT2の出力はLレベルのままである。したがって、エクスクローシブオア回路XORの出力(xor)もLレベルとなる。また、電源検出信号(power on)がLレベルであるため、ノア回路NORの出力もLレベルとなる。したがって、NMOSスイッチNSW1,NSW2は共にオフしている。
一方、インバータINV21の出力がHレベルであり、制御信号(pen)がHに遷移することから、ナンド回路NAND4の出力がLレベルをとり、PMOSスイッチPSWがターンオンする。
その結果、端子電圧(bump)がHレベル(VDDレベル)にプルアップされる。
その結果、端子電圧(bump)がHレベル(VDDレベル)にプルアップされる。
次に、ステップST3Aにて、入出力端子31のプルアップ後の電位(Hレベル)が第2ラッチ回路LAT2に取り込まれ、記憶される。
具体的には、制御信号(pen)がLレベルに戻される。すると、第2ラッチ回路LAT2が、クロック入力(bpen)の立ち上がりで入力電位、すなわち端子電圧(bump)のHレベルを取り込み、保持する。そのため、エクスクローシブオア回路XORの一方入力である(bump_p)がHレベルに反転する。一方、もう片方の(bump_n)はLレベルを維持する。
この結果、エクスクローシブオア回路XORの出力(xor)がHレベルに遷移する。ただし、この時点では未だ、電源検出信号(power on)がHでないため、NMOSスイッチNSW1,NSW2はオフのままである。
この結果、エクスクローシブオア回路XORの出力(xor)がHレベルに遷移する。ただし、この時点では未だ、電源検出信号(power on)がHでないため、NMOSスイッチNSW1,NSW2はオフのままである。
次に、ステップST2BとST3Bで上記と逆の動作、つまり端子電圧(bump)のプルダウンと、第1ラッチ回路LAT1のL電位保持動作が行われる。
この具体的な動作は、上記のプルアップと逆の動作なので詳細は省略する。
この結果、2つのラッチ回路には、(LAT1,LAT2)=(L,H)の2ビット論理が記憶される。この(L,H)の2ビット論理は、入出力端子31がフローティング状態であることを示している。
この具体的な動作は、上記のプルアップと逆の動作なので詳細は省略する。
この結果、2つのラッチ回路には、(LAT1,LAT2)=(L,H)の2ビット論理が記憶される。この(L,H)の2ビット論理は、入出力端子31がフローティング状態であることを示している。
次のステップST4では、第1ラッチ回路LAT1と第2ラッチ回路LAT2の出力(保持電位)を比較する動作が実質的に行われる。
より詳細には、電源検出信号(power on)がHレベルになる。
すると、2つのラッチ出力が異なるため、エクスクローシブオア回路XORの出力(xor)はHレベルであり、よってアンド回路AND1により制御されるNMOSスイッチNSW1がターンオンして端子電圧(bump)をLレベルに電位固定する(図13のステップST5)。
一方、電源検出信号(power on)がHレベルとなると、ノア回路NORの入力にはHが揃う。ただし、ノア回路NORの出力はLレベルのままであり、よってNMOSスイッチNSW2がオフ状態を維持する。このときPMOSスイッチPSWはオフする。
これにより、後続の入出力バッファ42(図10,11)における無駄な電力消費が防止される。
すると、2つのラッチ出力が異なるため、エクスクローシブオア回路XORの出力(xor)はHレベルであり、よってアンド回路AND1により制御されるNMOSスイッチNSW1がターンオンして端子電圧(bump)をLレベルに電位固定する(図13のステップST5)。
一方、電源検出信号(power on)がHレベルとなると、ノア回路NORの入力にはHが揃う。ただし、ノア回路NORの出力はLレベルのままであり、よってNMOSスイッチNSW2がオフ状態を維持する。このときPMOSスイッチPSWはオフする。
これにより、後続の入出力バッファ42(図10,11)における無駄な電力消費が防止される。
その後、ステップST6でフローティング検出回路51がオフされる。ここでフローティング検出回路51がオフされるとは、例えば、具体的には、制御信号(nen)および(pen)と電源検出信号(power on)が、以後変化しないため、入出力端子31が仮に電位変化したとしても、ラッチ回路LATが入力変化を受け付けないことを意味する。フローティング検出回路51がオフされると、以後、ラッチ回路LATがラッチデータを保持し続ける。
以上は入出力端子31がフローティング状態の場合の動作であるが、入出力端子31にHレベルの信号が与えられる場合、元々Hレベルであるので、図13のステップST2Aのプルアップは実質的に行われない。
これに対し、Lレベルの入出力信号が入出力端子31に与えられる場合、その入出力信号の外部駆動力が強いためプルアップが行われない。よって、2つのラッチ回路には、(LAT1,LAT2)=(L,L)の2ビット論理が記憶される。この(L,L)の2ビット論理は、入出力信号がLレベルのときの入出力端子31に当該入出力信号が与えられていることを示している。
これに対し、Lレベルの入出力信号が入出力端子31に与えられる場合、その入出力信号の外部駆動力が強いためプルアップが行われない。よって、2つのラッチ回路には、(LAT1,LAT2)=(L,L)の2ビット論理が記憶される。この(L,L)の2ビット論理は、入出力信号がLレベルのときの入出力端子31に当該入出力信号が与えられていることを示している。
2つの入力がLだとエクスクローシブオア回路XORの出力(xor)がLであるため、電源検出信号(power on)の有無にかかわらずNMOSスイッチNSW1はオンしない。
また、NMOSスイッチNSW2のゲートはHレベルとなるが、そのソースとドレイン間電位がほぼゼロであるため、このNMOSスイッチNSW2もオンしない。さらに、PMOSスイッチPSWは、そのゲートがHであるためオンしない。よって、3つの電位固定スイッチは全てオフ状態を維持する。これは、実質的に、図13のステップST5をスキップしたに等しい。
また、NMOSスイッチNSW2のゲートはHレベルとなるが、そのソースとドレイン間電位がほぼゼロであるため、このNMOSスイッチNSW2もオンしない。さらに、PMOSスイッチPSWは、そのゲートがHであるためオンしない。よって、3つの電位固定スイッチは全てオフ状態を維持する。これは、実質的に、図13のステップST5をスキップしたに等しい。
<5−4.アサイン変更動作>
図14は、アサイン変更の動作を示すフロー図である。
図14のステップST10では、フューズもしくはテストモード等の内部信号により、または、外部入力により、選択すべき信号の数を決定する。
具体的には、内部信号による場合、例えば図4に示すフューズ回路64または、その他の記憶回路に選択すべき信号の種類と数を識別可能に予め記憶しておく。この記憶情報は、ロジックチップ(2)の端子アサイン変更にともなって、メモリチップ(3)の製造段階でフューズ回路64または他の記憶回路に書き込まれる。
そして、例えば、図9のコントロールロジック回路39の制御により、この記憶情報をフューズ回路もしくは記憶回路から読み出す。コントロールロジック回路39は、読み出した情報に基づいて経路選択信号発生回路70を制御する。経路選択信号発生回路70は、これにより経路変更を実行する(後述)。
図14は、アサイン変更の動作を示すフロー図である。
図14のステップST10では、フューズもしくはテストモード等の内部信号により、または、外部入力により、選択すべき信号の数を決定する。
具体的には、内部信号による場合、例えば図4に示すフューズ回路64または、その他の記憶回路に選択すべき信号の種類と数を識別可能に予め記憶しておく。この記憶情報は、ロジックチップ(2)の端子アサイン変更にともなって、メモリチップ(3)の製造段階でフューズ回路64または他の記憶回路に書き込まれる。
そして、例えば、図9のコントロールロジック回路39の制御により、この記憶情報をフューズ回路もしくは記憶回路から読み出す。コントロールロジック回路39は、読み出した情報に基づいて経路選択信号発生回路70を制御する。経路選択信号発生回路70は、これにより経路変更を実行する(後述)。
一方、外部制御の場合、図4の外部印加端子65と同様なアサイン不可の端子から、この情報を入力し、この情報をもとに経路選択信号発生回路70が経路変更を実行する(後述)。
ステップST11では、例えば図12に示す回路構成の単位検出回路71Aを有するフローティング検出回路71が、フローティング検出を実行する(図13のフロー図参照)。
これにより、外部の他の端子が接続されていない入出力端子31は、フローティングが検出され、その電位が所定のハイレベルまたはローレベルの電位に固定される。
これにより、外部の他の端子が接続されていない入出力端子31は、フローティングが検出され、その電位が所定のハイレベルまたはローレベルの電位に固定される。
一方、フローティングでないとされた入出力端子31は、電位固定が行われないことから、アサイン対象の端子として認識される。例えば、入出力バッファ42の内部回路側のノード(入力ノード、出力ノードまたは入出力ノード)の電位が、フローティング端子の固定電位と逆の電位(ローレベルまたはハイレベル)となる。それにより、フローティング端子の経路とアサイン対象端子の経路は、電位レベルが異なることから、端子の種類が識別可能となる。
なお、ここではフローティング検出回路71による端子識別を前提とするが、本実施形態では、必ずしもフローティング検出結果のみに基づくセレクタ制御とする必要はない。
例えば、後述する図18のようにロジックチップ(2)側からの制御経路が存在する場合、その外部からの制御を優先させてデータ入力端子を規定することも可能である。ロジックチップ(2)側からの制御がある場合、その外部からの制御が優先されるが、外部からの制御がない場合は内部制御、すなわちフローティング検出回路71による検出結果に基づく制御が以下のようにして行われる。
例えば、後述する図18のようにロジックチップ(2)側からの制御経路が存在する場合、その外部からの制御を優先させてデータ入力端子を規定することも可能である。ロジックチップ(2)側からの制御がある場合、その外部からの制御が優先されるが、外部からの制御がない場合は内部制御、すなわちフローティング検出回路71による検出結果に基づく制御が以下のようにして行われる。
ステップST12とST13において、例えば、フローティング端子検出後に発生する制御信号により、経路選択信号発生回路70の動作が開始される。この制御信号は、例えばコントロールロジック回路39(図9)が、各種イネーブル信号を図12の回路に送ってから一定時間経過後に、コントロールロジック回路39から発行される。
ステップST14では、ステップST10で予め記憶または入力された情報に基づいて、アサイン変更対象の端子が接続された経路における選択回路(セレクタ)が指定される。
情報が内部記憶されている場合は、例えばコントロールロジック回路39が、フューズ回路等の記憶回路から記憶情報を読み出して、アサイン対象の端子が接続された経路のセレクタを指定する。このセレクタの指定は、例えば図5〜図7の場合、セレクタ51と52の指定であり、図8の場合はセレクタ53〜56の指定である。
一方、外部入力の場合、例えばロジックチップ(2)側から外部印加端子65を介して、その情報が与えられる。コントロールロジック回路39あるいは経路選択信号発生回路70自身が、その情報に基づいてアサイン対象の端子が接続された経路を指定する。
情報が内部記憶されている場合は、例えばコントロールロジック回路39が、フューズ回路等の記憶回路から記憶情報を読み出して、アサイン対象の端子が接続された経路のセレクタを指定する。このセレクタの指定は、例えば図5〜図7の場合、セレクタ51と52の指定であり、図8の場合はセレクタ53〜56の指定である。
一方、外部入力の場合、例えばロジックチップ(2)側から外部印加端子65を介して、その情報が与えられる。コントロールロジック回路39あるいは経路選択信号発生回路70自身が、その情報に基づいてアサイン対象の端子が接続された経路を指定する。
ステップST15では、実際にアサイン変更が実行される。
具体的には、上記セレクタを指定するときの情報に基づいて、経路選択信号発生回路70が動作し、経路選択信号がセレクタに発行される。これにより、指定されたセレクタの経路、つまり、端子側経路と内部回路側経路の切り替えが、経路選択信号に基づいた組み合わせでセレクタにおいて実行される。
このアサイン変更は、通常、指定されたセレクタにおいて順次実行される。
具体的には、上記セレクタを指定するときの情報に基づいて、経路選択信号発生回路70が動作し、経路選択信号がセレクタに発行される。これにより、指定されたセレクタの経路、つまり、端子側経路と内部回路側経路の切り替えが、経路選択信号に基づいた組み合わせでセレクタにおいて実行される。
このアサイン変更は、通常、指定されたセレクタにおいて順次実行される。
このとき、ステップST16に示すように、フローティング端子をスキップするために、「外部入力がある端子(フローティングでない端子)からの信号経路かどうかが監視される。
この監視で、「NO」の場合はフローティング端子であるため、処理がスキップされ、処理がステップST15に戻される。
一方、ステップST16で「YES」とされる場合は、次のステップST17で実際にセレクタの指定を変更することで、以後、端子側経路と内部回路側経路の接状態が確立され、アサイン変更が行われる。
この監視で、「NO」の場合はフローティング端子であるため、処理がスキップされ、処理がステップST15に戻される。
一方、ステップST16で「YES」とされる場合は、次のステップST17で実際にセレクタの指定を変更することで、以後、端子側経路と内部回路側経路の接状態が確立され、アサイン変更が行われる。
次のステップST18では、ステップST10で最初に指定された選択経路数を超えていない場合は、まだ検索すべき経路が残されているので、処理フローをステップST15に戻す。
一方、指定された選択経路数に対応した経路数のセレクタ指定変更(アサイン変更)が終了すると、ステップST18が「YES」となる。
その後、経路選択動作が終了したことを示す信号が経路選択信号発生回路70自身、あるいは、終了を監視しているコントロールロジック回路39から発行されて処理フローが終了する。
一方、指定された選択経路数に対応した経路数のセレクタ指定変更(アサイン変更)が終了すると、ステップST18が「YES」となる。
その後、経路選択動作が終了したことを示す信号が経路選択信号発生回路70自身、あるいは、終了を監視しているコントロールロジック回路39から発行されて処理フローが終了する。
以下、以上の第2の実施形態における、経路選択信号発生回路70の具体的な構成と動作の実施例を説明する。
<5−5.第1実施例>
図15に、より具体的な経路選択信号発生回路の回路図を示す。
図15に図解する構成は、経路セレクタ50を構成する4つの(単位)セレクタ53,54,55,56と、この実施例では必要であるが図9には表示していない経路セレクタ50の前段の第1ラッチ回路43(1stFF回路)と、後段の第2ラッチ回路44(2ndFF回路)と、経路選択信号発生回路70とを備える。
なお、セレクタに代えて、トランスファーゲート(TGs)から経路セレクタ50を構成してもよい。また、第1実施例では、図8の4バイトでビットを相互に入れ替え可能な場合を想定する。ただし、図5〜図7等の他の形態も図15に図解する構成で実現可能である。
図15に、より具体的な経路選択信号発生回路の回路図を示す。
図15に図解する構成は、経路セレクタ50を構成する4つの(単位)セレクタ53,54,55,56と、この実施例では必要であるが図9には表示していない経路セレクタ50の前段の第1ラッチ回路43(1stFF回路)と、後段の第2ラッチ回路44(2ndFF回路)と、経路選択信号発生回路70とを備える。
なお、セレクタに代えて、トランスファーゲート(TGs)から経路セレクタ50を構成してもよい。また、第1実施例では、図8の4バイトでビットを相互に入れ替え可能な場合を想定する。ただし、図5〜図7等の他の形態も図15に図解する構成で実現可能である。
経路選択信号発生回路70は、大別すると、経路選択ラッチ回路72、カウンタ73、ポインタ回路74、セレクタ出力の検出回路75を有する。このうち経路選択ラッチ回路72、カウンタ73、ポインタ回路74および検出回路75が、本発明におけるセレクタ制御回路を構成する。
経路選択ラッチ回路72は、経路選択に用いる(単位)セレクタ53〜56(もしくはトランスファーゲート)を切り替えるための信号(セレクト信号SEL0〜SEL3)を保持する回路である。経路選択ラッチ回路72として、ポインタ回路74の出力がクロック入力に与えられ、カウンタ73からの出力(保持データ)が入力に与えられる選択信号ラッチ回路(Select Signal latchs)が用いられる。
経路選択ラッチ回路72は、経路選択に用いる(単位)セレクタ53〜56(もしくはトランスファーゲート)を切り替えるための信号(セレクト信号SEL0〜SEL3)を保持する回路である。経路選択ラッチ回路72として、ポインタ回路74の出力がクロック入力に与えられ、カウンタ73からの出力(保持データ)が入力に与えられる選択信号ラッチ回路(Select Signal latchs)が用いられる。
カウンタ73は、経路選択ラッチ回路72に与える入力を発生する回路である。具体的には、カウンタ73として、例えば、クロック信号CLKを、インバータINV3を介してクロック入力に入力し、そのパルス数のカウントアップを繰り返す同期カウンタを用いることができる。
ポインタ回路74は、経路選択ラッチ回路72内の所定のラッチにのみデータを入力するための回路である。ポインタ回路74は、例えば、イネーブル信号を発生するFIFO形式の同期カウンタ74A、デコーダ74Bおよびゲーティッドクロック発生回路74Cから構成できる。
また、検出回路75は、セレクタ53〜56の出力を入力として監視しており、当該回路セレクタ53〜56の出力が変化した場合に信号を発生させる回路である。検出回路75は、例えば、各セレクタ出力に接続され、一定期間内の入力変化を検出する4つのワンショット回路75Aと、その4つの出力のオア論理をとる3つのオア回路OR1〜OR3とから構成できる。
また、検出回路75は、セレクタ53〜56の出力を入力として監視しており、当該回路セレクタ53〜56の出力が変化した場合に信号を発生させる回路である。検出回路75は、例えば、各セレクタ出力に接続され、一定期間内の入力変化を検出する4つのワンショット回路75Aと、その4つの出力のオア論理をとる3つのオア回路OR1〜OR3とから構成できる。
このような回路構成が、バイト単位またはその複数倍の入出力端子群に対応して設けられている。
ここで、アドレス数や、データ幅の情報は前もって、外部入力かフューズ等で設定されている。例えば、図9のコントロールロジック回路39の制御により、どの入出力端子群に対応した経路を選択するかが決められて、指定された経路の経路選択信号発生回路70(厳密には選択信号発生部70A)が起動される。
ここで、アドレス数や、データ幅の情報は前もって、外部入力かフューズ等で設定されている。例えば、図9のコントロールロジック回路39の制御により、どの入出力端子群に対応した経路を選択するかが決められて、指定された経路の経路選択信号発生回路70(厳密には選択信号発生部70A)が起動される。
図15の動作を説明する。
この動作説明において、図16のタイミングチャートを参照する。また、ここでの動作では、フローティング端子からはローレベル(L)が入力され、それ以外の端子からはハイレベル(H)が入力されるとする。
ここでの動作説明は、図14との対応では、ステップST10とST11が前述したと同様に行われた状態からのスタートとなる。
この動作説明において、図16のタイミングチャートを参照する。また、ここでの動作では、フローティング端子からはローレベル(L)が入力され、それ以外の端子からはハイレベル(H)が入力されるとする。
ここでの動作説明は、図14との対応では、ステップST10とST11が前述したと同様に行われた状態からのスタートとなる。
ステップ0:経路選択信号発生回路70に対して制御信号(検出スタート信号)が送らてくる。このとき、最初にData[0]に着目するようにセレクタの経路が選択されている。
第1ラッチ回路43は、フローティング端子に対応したFFにL(または0)が保持され、それ以外の端子にH(または1)が保持されている。第1ラッチ回路43において最初の0番目のFFはL出力(フローティング端子経路)であるため、セレクタ53〜56の出力(Data[0]〜[3])が、図16(E)のように全てLとなっている。
第1ラッチ回路43は、フローティング端子に対応したFFにL(または0)が保持され、それ以外の端子にH(または1)が保持されている。第1ラッチ回路43において最初の0番目のFFはL出力(フローティング端子経路)であるため、セレクタ53〜56の出力(Data[0]〜[3])が、図16(E)のように全てLとなっている。
ステップ1:いま、Data[0]に着目するようにセレクタの経路が選択されているので、Data[0]がLの場合は、検出回路75のワンショット回路75Aの出力が変化しないので、同期カウンタ74Aにパルスが入力されない。この場合、ポインタ回路74は入力がないと判断して、ポインタ回路74の出力において最下位ビットのGCLK[0]がクロック動作して、経路選択ラッチ回路72がそのまま回りData[0]のセレクタ53の経路から、Data出力経路を他の経路に切り替える。
ステップ2:第1ラッチ回路43の1番目のFFはH出力状態である。経路セレクタ50が経路選択を切り替えて、セレクタ52の経路に切り替えられた経路のDataがHになった場合、それを検出してその経路に入力があると判定する。具体的には、ワンショット回路75Aの出力が変化するので、同期カウンタ74Aにパルスが入力され、その結果、図16(C)に示すように、Hレベルのポイント信号がPoint[0]からPoint[1]に切り替わる。
ステップ3:上記ステップ2で、入力があることを検出した際に発生する信号(ポイント信号)を使って、ラッチに対してイネーブル信号(GCLK)を発生するポインタ回路を一つ進ませて入力があった経路の経路をData[0]に割り当てる。その結果、入力があった1番目のFFからの経路がData[0]の経路に割り当てられる。図16(F)において、セレクト信号SEL0が初期値の0から1に切り替わっているのは、このことを示している。
ステップ4:次にData[1]に着目して、上記ステップ1〜3を繰り返してData[1]に対する経路を割り当てる。この結果、次にH出力がある2番目のFFからの経路がData[1]の経路に割り当てられる。図16(F)において、セレクト信号SEL1が初期値の0〜2に切り替わっているのは、このことを示している。
ステップ5:ステップ4を、他のDataに対して実行し、必要な信号の経路を選択する。
本例では、3番目と4番目のFFはL出力であり、次の5番目のFFがH出力なので、最終的には、5番目のFFの経路がData[2]の経路に割り当てられる。このため図16(F)に示すように、セレクト信号SEL2が初期値の0から3→4→5と推移している。
また、6番目のFFはH出力なので、図16(F)のセレクト信号SEL3が初期値の0から6に変化することで示すように、6番目のFFの経路がData[3]の経路に割り当てられる。
本例では、3番目と4番目のFFはL出力であり、次の5番目のFFがH出力なので、最終的には、5番目のFFの経路がData[2]の経路に割り当てられる。このため図16(F)に示すように、セレクト信号SEL2が初期値の0から3→4→5と推移している。
また、6番目のFFはH出力なので、図16(F)のセレクト信号SEL3が初期値の0から6に変化することで示すように、6番目のFFの経路がData[3]の経路に割り当てられる。
以上の動作のうち、ステップ0が図14のステップST12〜ST14に相当し、上記のステップ1〜5は、図14のステップST15〜ST17に相当する。
その後、図14のステップST18とST19に相当する処理として、全てのDataに対して上記ステップ5が実行されると、検出終了信号を発生させる。
この検出終了信号の発生を経路選択信号発生回路70自身で行う場合、例えば、セレクタ出力のアンド論理をとって、全てのセレクタ出力がHとなったときに検出終了信号の発行がなされる。あるいは、図15におけるデコーダ74Bから出力されるイネーブル信号(ポイント信号Point)を監視し、全てのデコーダ出力がイネーブルになったら検出終了信号を発行させてもよい。
この検出終了信号の発生を経路選択信号発生回路70自身で行う場合、例えば、セレクタ出力のアンド論理をとって、全てのセレクタ出力がHとなったときに検出終了信号の発行がなされる。あるいは、図15におけるデコーダ74Bから出力されるイネーブル信号(ポイント信号Point)を監視し、全てのデコーダ出力がイネーブルになったら検出終了信号を発行させてもよい。
その後、フローティング端子以外からの入力に関する電位固定を解除する操作を実行する(図14には不図示)。
具体的には、図12のラッチ回路(LAT)にリセットをかけるなどの操作を、例えば検出終了信号を受けたコントロールロジック回路39が実行することで電位固定の解除が行われる。
具体的には、図12のラッチ回路(LAT)にリセットをかけるなどの操作を、例えば検出終了信号を受けたコントロールロジック回路39が実行することで電位固定の解除が行われる。
以上の実施例の動作では、外側からは入出力端子31(bump)のアサイン(内部回路の経路との接続関係)を、そのフローティング検出結果に応じて任意に変更できる。
<5−6.第2実施例>
つぎに、ロジック側からの信号の指定を可能にする場合の自動経路選択動作を説明する。
図17は、第2実施例の動作を説明するフロー図である。また、図18は、ロジックLSI側の構成の一部をあわせて示す図である。
つぎに、ロジック側からの信号の指定を可能にする場合の自動経路選択動作を説明する。
図17は、第2実施例の動作を説明するフロー図である。また、図18は、ロジックLSI側の構成の一部をあわせて示す図である。
第2実施例の実施のためには、図18に示すように、選択信号発生部70Aから信号SET_Pを外部出力する必要があり、そのための端子としてアサイン不可の入出力端子31Pがメモリチップ(3)に設けられている。また、入出力端子31Pと接続される端子として、入出力端子21Pがロジックチップ(2)に設けられている。入出力端子21Pからの信号SET_Pは、ロジックチップ(2)内部の制御部である入力信号制御回路24に入力される。
入力信号制御回路24は、メモリチップ(3)側の入出力端子31に対応する入出力端子21の入力信号を制御する回路であり、ロジック側が発行する任意のData信号A[0]、[1]、[2]、[4]の出力を制御する。また、入力信号制御回路24は、メモリチップ(3)側からの信号SET_Pを受けてData信号の任意のビットを固定するなどの制御を行う。
入力信号制御回路24は、メモリチップ(3)側の入出力端子31に対応する入出力端子21の入力信号を制御する回路であり、ロジック側が発行する任意のData信号A[0]、[1]、[2]、[4]の出力を制御する。また、入力信号制御回路24は、メモリチップ(3)側からの信号SET_Pを受けてData信号の任意のビットを固定するなどの制御を行う。
この構成により、前記した第1実施例では、メモリ側で自動的に入出力端子のアサインが決定されるのに対し、本第2実施例では、以下のように、これをロジック側からの制御に基づいて任意の信号アサインを可能にすることができる。
図17に示す動作が、図14と異なることの1つとして、ステップST12に代えて、フローティング検出後の経路選択動作の開始信号が外部、例えばロジックチップ(2)に発行される。
また、この外部信号の発行を受けて、例えばステップST13の経路選択動作開始後に、外部(ロジックチップ(2))から、任意の信号のみがHまたはLで入力される(ステップST13A)。
また、ステップST17のメモリ側の制御による選択回路の指定を変更する際に、ステップST17Aの外部入力信号の位置変更情報が信号SET_Pで参照される。選択信号発生部70Aは、その参照の結果に基づいて、ロジックチップ(2)側からのアサイン指定を優先する動作を実行する。
また、この外部信号の発行を受けて、例えばステップST13の経路選択動作開始後に、外部(ロジックチップ(2))から、任意の信号のみがHまたはLで入力される(ステップST13A)。
また、ステップST17のメモリ側の制御による選択回路の指定を変更する際に、ステップST17Aの外部入力信号の位置変更情報が信号SET_Pで参照される。選択信号発生部70Aは、その参照の結果に基づいて、ロジックチップ(2)側からのアサイン指定を優先する動作を実行する。
図19に、具体的な動作のタイミングチャートを示す。
時間T1で、フローティング検出が終了する。
時間T1で、フローティング検出が終了する。
ステップA:フローティング検出が終了すると、信号SET_Pが発行される(図17:ステップST12A)。この最初の信号SET_Pの発行により、図19(E)に示すように、ロジックチップ(2)からの入力が任意ビットA[0](ロジック側Data)のみとなる。
ステップB:メモリチップ(3)の選択信号発生部70Aがイネーブルになり、セレクタのアドレスを順次変更する。このセレクタのアドレス変更は、例えば、図15に示す構成において図16を用いて既に説明した動作により実行される。
ステップB:メモリチップ(3)の選択信号発生部70Aがイネーブルになり、セレクタのアドレスを順次変更する。このセレクタのアドレス変更は、例えば、図15に示す構成において図16を用いて既に説明した動作により実行される。
ステップC:アドレスADD[0](メモリ側)に出力があった場合、時間T2にて信号SET_P(パルス信号)が出力される。
ステップD:ロジックチップ(2)側はメモリ側からの信号SET_Pを受けて、内部の入力信号制御回路24によりに任意ビットA[1]のみH(またはL)に固定する。その固定結果を受けて、メモリチップ(3)が、例えば図15に示す構成において図16を用いて既に説明した動作により、メモリ内の経路選択動作を行う。
ステップD:ロジックチップ(2)側はメモリ側からの信号SET_Pを受けて、内部の入力信号制御回路24によりに任意ビットA[1]のみH(またはL)に固定する。その固定結果を受けて、メモリチップ(3)が、例えば図15に示す構成において図16を用いて既に説明した動作により、メモリ内の経路選択動作を行う。
これにより、メモリ側の任意のアドレスADD[0]に対して、ロジックチップ(2)の任意のビットA[0]を割り当てることができる。すなわち、ロジックチップ(2)側が任意の経路を選択できるようになる。
上記ステップA〜CをビットA[0]以外の各信号に対して繰り返すことで、ロジックチップ(2)から任意のメモリ信号との割り当てが可能になる。
<6.第3の実施の形態>
図20は、本実施形態に関わるメモリチップ(3)の全体構成を示すブロック図である。図21と図22に、より詳細な構成図を示す。
図20に示す構成が、図9に示す第2の実施形態の構成と異なることの1つは、フローティングフラグレジスタ80が新たに設けられていることである。フローティングフラグレジスタ80は、フローティング検出結果を保持するレジスタである。
このフローティングフラグレジスタ80を設ける箇所は、入出力バッファ42とレジスタ間、もしくはレジスタとレジスタ間である。例えば、図15の構成を採用する場合、第1ラッチ回路43と第2ラッチ回路44の間(レジスタとレジスタ間)にフローティングフラグレジスタ80を設けることができる。あるいは、第1ラッチ回路43を省略した場合に図20の入出力バッファ42と経路セレクタ50の間(入出力バッファ42とレジスタ間)に、フローティングフラグレジスタ80を設けてもよい。このようにフローティングフラグレジスタ80を設けること自体は図15の構成でも可能であるが、本実施形態では、後述する図24に示す別の構成を採用する。
本実施形態においては、他の実施形態と同様に、経路セレクタ50の機能を備えることは共通し、これにより入出力端子の入出力を任意の信号に割り当てることができる。
図20は、本実施形態に関わるメモリチップ(3)の全体構成を示すブロック図である。図21と図22に、より詳細な構成図を示す。
図20に示す構成が、図9に示す第2の実施形態の構成と異なることの1つは、フローティングフラグレジスタ80が新たに設けられていることである。フローティングフラグレジスタ80は、フローティング検出結果を保持するレジスタである。
このフローティングフラグレジスタ80を設ける箇所は、入出力バッファ42とレジスタ間、もしくはレジスタとレジスタ間である。例えば、図15の構成を採用する場合、第1ラッチ回路43と第2ラッチ回路44の間(レジスタとレジスタ間)にフローティングフラグレジスタ80を設けることができる。あるいは、第1ラッチ回路43を省略した場合に図20の入出力バッファ42と経路セレクタ50の間(入出力バッファ42とレジスタ間)に、フローティングフラグレジスタ80を設けてもよい。このようにフローティングフラグレジスタ80を設けること自体は図15の構成でも可能であるが、本実施形態では、後述する図24に示す別の構成を採用する。
本実施形態においては、他の実施形態と同様に、経路セレクタ50の機能を備えることは共通し、これにより入出力端子の入出力を任意の信号に割り当てることができる。
図23に、第3の実施形態に関わる動作のフロー図を示す。このフロー図が、図14と異なることの1つは、ステップST11で検出したフローティング検出結果を、フローティングフラグレジスタ80に格納することである。また、次のステップST14Bでは、フローティングフラグ信号をフローティングフラグレジスタ80から、選択信号発生部70Aに発行する。
図24に、第3の実施形態に関わる選択信号発生部70Aの回路ブロック図を示す。
図24に図解する選択信号発生部70Aは、クロックの位相シフト回路81、4段構成のシフト回路82、ポインタ回路83、出力セレクタ84、アンド回路ANDおよび出力検出回路85を有する。ここで経路セレクタ50自体は図示を省略されている。4段構成のシフト回路82が本発明のシフトレジスタを構成し、以下、各段のシフト回路82をラッチともいう。また、ポインタ回路83、出力セレクタ84アンド回路ANDおよび出力検出回路85が、本発明の出力制御回路を構成する。
図24に図解する選択信号発生部70Aは、クロックの位相シフト回路81、4段構成のシフト回路82、ポインタ回路83、出力セレクタ84、アンド回路ANDおよび出力検出回路85を有する。ここで経路セレクタ50自体は図示を省略されている。4段構成のシフト回路82が本発明のシフトレジスタを構成し、以下、各段のシフト回路82をラッチともいう。また、ポインタ回路83、出力セレクタ84アンド回路ANDおよび出力検出回路85が、本発明の出力制御回路を構成する。
位相シフト回路81は、例えばシフト量ゼロ(位相:0°)、2クロックシフト(位相:720°遅れ)、4クロックシフト(位相:1440°遅れ)、6クロックシフト(位相:2160°遅れ)の4相シフト動作を、4段構成のシフト回路82に対して制御する。
シフト回路82は、4連のアンド回路ANDとFF回路を1段として、4段構成となっている。シフト回路82は、シフト量ゼロの下段からフローティングフラグレジスタ80のフラグをシフトし始め、所定のシフト量を維持しながら上段の経路へとシフトを開始し始める。これにより2クロック遅れのフラグシフト動作を行う。
シフト回路82は、4連のアンド回路ANDとFF回路を1段として、4段構成となっている。シフト回路82は、シフト量ゼロの下段からフローティングフラグレジスタ80のフラグをシフトし始め、所定のシフト量を維持しながら上段の経路へとシフトを開始し始める。これにより2クロック遅れのフラグシフト動作を行う。
初段、2段、3段および4段の各段のシフト回路82の出力が入力短絡のオア回路ORを介して取り出され、出力セレクタ84に入力されている。
出力セレクタ84は、ポインタ回路83から図示のビットパターンのイネーブル信号を入力しているため、そのビットパターンの下位ビットから1を入力したときに、その経路を固定する動作を行う。
出力セレクタ84の出力を一方入力として、他方入力にクロック信号CLKが与えられるアンド回路ANDと出力検出回路85が設けられている。出力検出回路85の検出結果はポインタ回路83に戻される。
出力セレクタ84は、ポインタ回路83から図示のビットパターンのイネーブル信号を入力しているため、そのビットパターンの下位ビットから1を入力したときに、その経路を固定する動作を行う。
出力セレクタ84の出力を一方入力として、他方入力にクロック信号CLKが与えられるアンド回路ANDと出力検出回路85が設けられている。出力検出回路85の検出結果はポインタ回路83に戻される。
以下、主に図24および図25を用いて動作を説明する。ここで図25は、図24の回路の動作説明図である。以下の動作説明は、図23との対応では、ステップST10が前述したと同様に行われた状態からのスタートとなる。
ステップS1:入出力端子31に外部端子が接続されていない場合、フローティングとなる。
ステップS2:フローティング検出回路71により、フローティング端子の検出を行う(図23のステップST11)。
ステップS1:入出力端子31に外部端子が接続されていない場合、フローティングとなる。
ステップS2:フローティング検出回路71により、フローティング端子の検出を行う(図23のステップST11)。
ステップS3:フローティング端子をHもしくはLに固定し、各端子のフローティング状態が有りと無しの情報をフローティングフラグレジスタ80に記憶する(図23のステップST11)。ここで、フローティング端子からはLが入力され、それ以外はHが入力され、LまたはHのフラグがフローティングフラグレジスタ80に記憶される。
ステップS4(図23のステップST12B):フローティング端子検出後に発生する制御信号により、経路選択信号発生部70Aをスタートする。また、フローティングフラグレジスタ80のフローティングノード情報(フラグ)がシフト回路82に発行される。
ステップS4(図23のステップST12B):フローティング端子検出後に発生する制御信号により、経路選択信号発生部70Aをスタートする。また、フローティングフラグレジスタ80のフローティングノード情報(フラグ)がシフト回路82に発行される。
ステップS5:選択信号発生部70Aは、セレクタを切り替えるための信号(フローティングフラグレジスタ80の出力)を保持するラッチ(シフト回路82)を有し、該当するラッチ段にのみデータを入力するためのイネーブル信号がポインタ回路83から発行される。
ラッチ(シフト回路82)の動作は、回路レジスタにしまうデータを2クロック分ずらすために、位相をずらす位相シフト回路81により制御される。
ラッチ(シフト回路82)の動作は、回路レジスタにしまうデータを2クロック分ずらすために、位相をずらす位相シフト回路81により制御される。
具体的には、図25において、フローティングフラグレジスタ80の保持データが、”1001”であるが、シフト回路82から構成されるレジスタにフラグが格納されると1から0にフラグが遷移する。そのため、時間の経過とともに保持フラグが図25(A)〜(H)のように推移する。
下段から最初のフラグ”1”がレジスタ入力され、2クロック分(レジスタのマス目2つ分)遅れて、次のフラグ”0”がレジスタに入力される。同様にして、2クロック遅れで他のフラグもレジスタに入力されて、その間、順次、クロックに同期してレジスタ内のフラグが右方向にシフトする。
下段から最初のフラグ”1”がレジスタ入力され、2クロック分(レジスタのマス目2つ分)遅れて、次のフラグ”0”がレジスタに入力される。同様にして、2クロック遅れで他のフラグもレジスタに入力されて、その間、順次、クロックに同期してレジスタ内のフラグが右方向にシフトする。
このようにシフトされるフラグが4段目のラッチ(シフト回路82)におけるレジスタ終端(FF回路の出力)に達する。すると、この4段目のシフト回路82から出力されるフラグが、出力セレクタ84でイネーブル信号と”1”で一致したらその列は固定される。同様にして、固定される列が左にシフトしていくが、この動作が検出ポイントのシフトである。
図26に経路セレクタ50の構成を示す。
経路セレクタ50の入力は、図25のオア回路の入力側から確定後に取り出される。
経路セレクタ50は、4系統の場合、4つのスイッチからなる単位セレクタ53〜56の集合である。
この単位セレクタごとの4連のスイッチを、確定データビットで制御することで、経路選択がなされる。
なお、アドレス数やデータ幅は前もって、外部入力かフューズ等で設定されており、その分の経路選択を行うための設定信号を受け取る。
経路セレクタ50の入力は、図25のオア回路の入力側から確定後に取り出される。
経路セレクタ50は、4系統の場合、4つのスイッチからなる単位セレクタ53〜56の集合である。
この単位セレクタごとの4連のスイッチを、確定データビットで制御することで、経路選択がなされる。
なお、アドレス数やデータ幅は前もって、外部入力かフューズ等で設定されており、その分の経路選択を行うための設定信号を受け取る。
以上の動作を、全てのレジスタ列もしくは、外部もしくは内部的(フューズなど)に設定された分実行し、必要な信号の経路を選択する。
その後、自動検出終了信号を発生させて、検出処理を終了させる。
これにより、外側からは端子(入出力端子)の位置が可変にできる。
その後、自動検出終了信号を発生させて、検出処理を終了させる。
これにより、外側からは端子(入出力端子)の位置が可変にできる。
以上の第1〜第3の実施形態によれば、CoC構造、もしくはTSV(スルーシリコンビア)によるチップ積層構造の半導体装置において、半導体記憶装置を別の半導体装置に貼り合せた段階で、半導体記憶装置の使用を選択及び確定できる。
これにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高い汎用LSIが実現できる。
このLSIは、複数のシステムLSIに同一の半導体記憶装置を用いることができるという設計効率のよさ、ひいては、大量生産が汎用メモリ並みに可能となる生産効率がよいという利点がある。
これにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高い汎用LSIが実現できる。
このLSIは、複数のシステムLSIに同一の半導体記憶装置を用いることができるという設計効率のよさ、ひいては、大量生産が汎用メモリ並みに可能となる生産効率がよいという利点がある。
2…ロジックチップ、21,21P…入出力端子、24…入力信号制御回路、3…メモリチップ、31,31P…入出力端子、42…入出力バッファ、43…第1ラッチ回路、44…第2ラッチ回路、50…経路セレクタ、60…経路制御回路、61…入力固定用の論理回路、62…セレクタ制御用の論理回路、63…入力固定回路、64…フューズ回路、65…外部印加端子、70…経路選択信号発生回路、70A…選択信号発生部、71…フローティング検出回路、72…経路選択ラッチ回路、73…カウンタ、74…ポインタ回路、75…セレクタ出力の検出回路、80…フローティングフラグレジスタ、81…位相シフト回路、82…シフト回路、83…ポインタ回路、84…出力セレクタ、85…出力検出回路。
Claims (14)
- 内部回路と、
前記内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の端子と、
前記複数の端子の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタと、
前記セレクタを制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路と、
を有する半導体デバイス。 - 前記経路制御回路は、前記複数の端子がデータ、アドレス、コマンドまたは電圧の印加端子であるかを識別する端子識別回路を含み、当該端子識別回路の結果に応じて前記セレクタを制御する
請求項1に記載の半導体デバイス。 - 前記端子識別回路は、前記端子ごとに設けられ、対応する端子が電位的にフローティング状態であることを検出して、フローティング状態の端子の電位を一定電位に固定する端子電位固定回路を含む
請求項2に記載の半導体デバイス。 - 前記経路制御回路は、所定数の端子を単位として、単位ごとに前記対応関係を置き換え可能に構成されている
請求項1〜3の何れかに記載の半導体デバイス。 - 前記経路制御回路は、前記セレクタを制御する経路選択信号を発生する経路選択信号発生回路を含む
請求項4に記載の半導体デバイス。 - 前記経路制御回路は、
複数の単位セレクタと、
前記複数の単位セレクタの前段に設けられ、端子の検出結果に対応した前記端子識別回路からの識別情報を一時的に保持する保持回路と、
を有し、
前記経路選択信号発生回路は、前記保持回路の保持情報が順次出力されたときに、前記複数の単位セレクタからの出力に基づいて、データ、アドレス、コマンドまたは電圧の印加端子の経路を複数の単位セレクタ間で変更可能な経路選択信号を発生し、発生した経路選択信号で前記複数の単位セレクタの経路選択を制御する選択信号発生部を含む
請求項5に記載の半導体デバイス。 - 前記選択信号発生部は、
前記複数の単位セレクタの出力信号により入力の有無を検出するセレクタ出力の検出回路と、
前記セレクタ出力の検出回路の検出結果に基づいて、入力があった端子の経路が前記複数の単位セレクタの何れかの出力経路に接続されるように前記複数の単位セレクタを制御するセレクタ制御回路と
を含む請求項6に記載の半導体デバイス。 - 前記経路選択信号発生回路は、
入力されるクロック信号を遅延させて複数系列の遅延クロック信号を発生する位相シフト回路と、
位相シフト回路により制御されて前記保持回路の保持ビットを遅延シフトさせるシフトレジスタと、
シフトされるビットが、フローティング端子でないことが検出されたときの保持データからセレクタ制御信号を出力する出力制御回路と、
を備える請求項5に記載の半導体デバイス。 - 前記端子識別回路は、
前記端子ごとに設けられ、対応する端子の電位を一定電位に固定する入力固定回路と、
前記入力固定回路を制御する入力固定用の論理回路と、
を含む請求項2に記載の半導体デバイス。 - 前記経路制御回路はフューズ回路を含み、
前記入力固定用の論理回路は前記フューズ回路に記憶された情報により制御される
請求項9に記載の半導体デバイス。 - 前記入力固定用の論理回路は、外部からの信号で制御される
請求項9に記載の半導体デバイス。 - 前記経路制御回路は、
前記セレクタを制御するセレクタ制御用の論理回路と、
フューズ回路と
を含み、
前記セレクタ制御用の論理回路は、前記フューズ回路に記憶された情報により制御される
請求項9に記載の半導体デバイス。 - 前記経路制御回路は、外部からの信号により前記セレクタを制御するセレクタ制御用の論理回路を含む
請求項9に記載の半導体デバイス。 - 前記フューズ回路は、テストモード時に情報が書き換えられるフューズまたはアンチフューズ(電子フューズ)である
請求項10または12に記載の半導体デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010138932A JP2012003812A (ja) | 2010-06-18 | 2010-06-18 | 半導体デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010138932A JP2012003812A (ja) | 2010-06-18 | 2010-06-18 | 半導体デバイス |
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Publication Number | Publication Date |
---|---|
JP2012003812A true JP2012003812A (ja) | 2012-01-05 |
Family
ID=45535626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010138932A Pending JP2012003812A (ja) | 2010-06-18 | 2010-06-18 | 半導体デバイス |
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Country | Link |
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JP (1) | JP2012003812A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016532230A (ja) * | 2013-09-27 | 2016-10-13 | インテル・コーポレーション | メモリコントローラコネクタのメモリコネクタへのマッピング |
US10269740B2 (en) | 2017-05-18 | 2019-04-23 | Samsung Electronics Co., Ltd. | Semiconductor memory chip, semiconductor memory package, and electronic system using the same |
-
2010
- 2010-06-18 JP JP2010138932A patent/JP2012003812A/ja active Pending
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