JP2016532230A

JP2016532230A - メモリコントローラコネクタのメモリコネクタへのマッピング

Info

Publication number: JP2016532230A
Application number: JP2016545724A
Authority: JP
Inventors: バインス、クルジット; エイ．マッコール、ジェイムス
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-09-27
Filing date: 2013-09-27
Publication date: 2016-10-13
Anticipated expiration: 2033-09-27
Also published as: WO2015047352A1; EP3049942B1; KR101845368B1; US20150095547A1; KR20160034978A; CN105474187A; US9384164B2; EP3812913A1; CN105474187B; EP3049942A4; JP6187841B2; WO2015047352A9; EP3049942A1

Abstract

複数のメモリコントローラコネクタを複数のメモリコネクタにマッピングするためのデバイス、システム、および方法が提供される。複数のメモリデータコネクタの各々に対し、複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する第１の値とは異なる値を有する複数のメモリデータコネクタのパターンを送信するようメモリはプログラムされる。複数のメモリデータコネクタの各々に対し、複数のメモリデータコネクタのパターンを読み取るための読み取りコマンドが発行される。読み取られたパターン内の第１の値を受信するデバイスデータコネクタが、第１の値を送信する選択されたメモリデータコネクタにマッピングされる。

Description

本明細書に記載の複数の実施形態は概して、単一のチャネルまたはバス上で、メモリコントローラが、当該チャネルおよび当該メモリコントローラに連結された複数のスロットと互換性のあるピンレイアウトを有する複数のメモリチップまたはモジュールと通信するメモリシステムに関する。

メモリコントローラは、チャネルに連結された複数のメモリモジュールによって使用されるプロトコル、例えば、電子素子技術連合評議会（ＪＥＤＥＣ）ＤｏｕｂｌｅＤａｔa Ｒａｔｅ（ＤＤＲ）ＴｈｉｒｄＧｅｎｅｒａｔｉｏｎＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ（ＳＤＲＡＭ）プロトコル、ＪＥＤＥＣＳＤＲＡＭＬｏｗＰｏｗｅｒＤｏｕｂｌｅＤａｔａＲａｔｅ３（ＬＰＤＤＲ３）等をサポートし得る。メモリチャネルを使用する前に、メモリコントローラは、メモリモジュール内のメモリチップを動作のために構成する。

複数の添付図面を参照しつつ、例示目的で複数の実施形態が記載される。図面は正確な縮尺率ではなく、同一の参照番号は、同様の要素を指す。

メモリシステムを有するシステムの実施形態を示す。メモリチップの実施形態を示す。メモリコントローラ上の複数のコネクタのメモリチップ上の複数のコネクタへのスウィズルの実施形態を示す。メモリコントローラデータコネクタをメモリチップ上の１つのデータコネクタに関連付けるコネクタマッピングの実施形態を示す。メモリチップの複数のデータコネクタをメモリコントローラ上の複数のデータコネクタにマッピングする、メモリコントローラのための複数の動作の実施形態を示す。メモリチップの複数のデータコネクタをメモリコントローラ上の複数のデータコネクタにマッピングする、メモリコントローラのための複数の動作の実施形態を示す。メモリチップ上のコネクタをメモリコントローラ上のコネクタにマッピングするために送信されるビットパターンの実施形態を示す。

複数の特定のメモリ実装において、メモリチップ上の複数のコネクタ（例えば、複数のＤＱピン）の内部または外部にあるデータは、ルーティングを最適化するために、スウィズルされる。スウィズルのために、メモリコントローラは、複数のピンを動的にデスウィズルする必要があり、このことはメモリコントローラ上の複数のピンのメモリチップ若しくはモジュール上の複数のピンへのマッピングの決定を伴う。複数のＤＱピンを覆うデータストローブ数に応じて、複数のＤＱピンがニブルまたはバイト内でスウィズルされてよい。単一のデータストローブが１バイトを覆う場合、複数のＤＱピンはスウィズルされ、そのバイト内の長さは一致する。しかしながら、ＬＰＤＤＲ２およびＬＰＤＤＲ３のような特定のメモリデバイスは、スウィズルを許容しない。ＤＤＲ４のような他のメモリデバイスは、メモリコントローラ上の複数のピンのメモリモジュール上の複数のピンへのマッピングを決定する、複雑なトレーニング方法を提供する。ＤＤＲ４では、ＭＰＲ（多目的レジスタ）からの複数の読み取りのために、動作のシリアルおよびパラレルモードが定義される。

記載される複数の実施形態は、マッピングするメモリチップ上の複数のコネクタの各々に対し、ビットパターンの複数のインスタンスを送信するようメモリチップをプログラミングすることによって、メモリコントローラが、データ入力および出力ピン（ＤＱピン）のようなメモリチップ上の複数のデータコネクタのメモリコントローラ上の複数のコネクタへのマッピングを決定する技術を提供する。パターンの送信の各インスタンスにおいて、メモリコントローラは、複数の他のデータコネクタで受信されるビット値とは異なる第１のビット値を受信するメモリコントローラ上のコネクタを決定する。メモリコントローラは、複数のビットパターンの送信の例から、第１のビット値を送信するメモリデバイスコネクタを決定し、それにより、第１の値を送信するメモリチップコネクタを、その第１の値を受信するメモリコントローラ上のコネクタにマッピングできる。このマッピングが一回実行されると、複数のＩ／Ｏ動作のために、メモリコントローラおよびメモリチップを準備すべく、読み取りトレーニングシーケンスが実行されてよい。

以下の詳細な説明には、本発明のより完全な理解を提供すべく、多数の具体的な詳細が記載されている。それらは例えば、複数のロジック実装、演算コード、複数のオペランドを指定する手段、リソースパーティショニング／共有／重複の実装、複数のシステムコンポーネントのタイプおよび相互関係、およびロジックパーティショニング／統合の選択肢である。しかしながら、本発明は、そのような具体的な詳細がなくても、実施可能であることが当業者によって理解されるであろう。複数の他の例において、本発明を不明瞭にしないため、コントロール構造、ゲートレベル回路および完全なソフトウェア命令シーケンスは詳細に示されていない。詳細な説明を読んだ当業者であれば、何度も実験を繰り返さなくても、適切な機能を実装できるであろう。

本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」等の言及は、記載された実施形態が、特定の特徴、構造または特性を含む場合があるが、各実施形態が必ずしもその特定の特徴、構造または特性を含むものではないことを示す。また、そのような表現は必ずしも同一の実施形態を指すものではない。

以下の詳細な説明および特許請求の範囲において、「連結され」および「接続され」という用語がそれらの派生語とともに使用される可能性がある。これらの用語は、互いの同義語として意図されていないと理解されるべきである。「連結され」は、２または２より多い要素が直接物理的若しくは電気的に互いに接触していてもしていなくてもよいが、互いに連携または対話することを示すため使用される。「接続され」は、互いに連結された２または２より多い要素の間での通信の確立を示すのに使用される。複数の特定の実施形態は、複数のメモリデバイスの電子アセンブリに関する。複数の実施形態は、複数の電子アセンブリを形成するための複数のデバイスおよび方法の両方を含む。

図１は、バス１０４上で追加のストレージ若しくはメモリ、複数のディスプレイデバイス、入力デバイス等のような１または複数の入／出力（Ｉ／Ｏ）デバイス１０６ａ、１０６ｂに接続する１または複数のプロセッサ１０２を含むコンピューティングシステム１００の実施形態を示す。プロセッサ１０２の集積回路は、メモリチップ２００ａ、２００ｂとメモリコントローラ１０８との間で複数の信号をルーティングするメモリチャネル１１０上でメモリチップ２００ａ、２００ｂと通信するメモリコントローラ１０８を含んでよい。メモリチップ２００ａ、２００ｂは、「パッケージオンパッケージ」実装のようにプロセッサ１０２パッケージ上に直接搭載されてよく、その場合、メモリチップ２００ａ、２００ｂは、プロセッサ１０２の上部に、それらの間で複数の信号をルーティングするためのメモリチャネル１１０の標準インタフェースとともに設置される。あるいは、メモリチップ２００ａ、２００ｂはチップスタック実装でプロセッサ１０２上にスタックされてよく、またはメモリデバイス１０６ａ、１６０ｂは、プロセッサ１０２とメモリコントローラ１０８とを実装する同一の集積回路ダイに実装されてよい。メモリデバイス２００ａ、２００ｂは、メモリチャネル１１０を介して、メモリコントローラ１０８と通信する。さらなる実施形態において、メモリチップ２００ａ、２００ｂは、別個のパッケージのシステム１００マザーボード上に実装されてよく、あるいは複数のチップが、単一のメモリモジュール若しくはパッケージ上に実装されてよい。

メモリコントローラ１０８はメモリコントローラ１０８の複数の動作を実装するロジック１１２およびメモリチャネル１１０上の複数のＨＭＣデータコネクタのメモリチップ２００ａ、２００ｂのうちの一方上の複数のメモリデータコネクタへのマッピングを提供するコネクタマップ４００を含み、その結果、複数のメモリデータコネクタがスウィズルされる場合、コネクタマップ４００は、複数のＨＭＣデータコネクタと複数のメモリチップデータコネクタとの関係を提供し、それらの間の通信を可能にする。各メモリチップ２００ａ、２００ｂのための別個のコネクタマップ４００が存在してよい。

一実施形態において、システム１００はスマートフォン、デジタルカメラ等のようなモバイル若しくは小型のコンピュータデバイスを備え、メモリチップ２００ａ、２００ｂはＬＰＤＤＲ３、ＬＰＤＤＲ４等のような複数の低電力ダブルデータレート（ＬＰＤＤＲ）メモリチップを備えてよい。複数の代替的な実施形態において、メモリチップ２００ａ、２００ｂは、複数のダブルデータレート（ＤＤＲ）メモリのような複数の他のメモリチップを備えてよい。複数のさらなる実施形態において、メモリチップ２００ａ、２００ｂはメモリモジュール上に搭載されてよい。複数のさらなる実施形態において、システム１００は、モバイル若しくは小型のコンピューティングデバイス以外のコンピューティングデバイスを備えてよい。

図２は、メモリチップ２００ａおよび２００ｂのうちの１つを備える、メモリチップ２００の実施形態を示す。メモリチップ２００は、モードレジスタビット２０２、メモリコントローラ１０８からの例えば、読み取り、書き込み、およびモードレジスタコマンドといった複数のコマンドに応答して、複数の動作を実行するメモリロジック２０４、およびメモリチップ２００に対するデータを複数のアドレス指定可能な場所に格納するメモリストレージセル２０６を含む。モードレジスタビット２０２は、動作のモードを定義するために使用されてよい。

メモリロジック２０４およびメモリコントローラロジック１１２を実装するコードまたはロジックは、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のようなハードウェアロジックにエンコードされてよい。

図３は、複数のコネクタからなるコネクタレイアウトの配置を示し、複数のコネクタは、ＨＭＣ１０８の複数のコネクタおよびメモリ２００の複数のコネクタの複数のピン、半田ボール、または他の電気的連結構造を備える。図３において、複数のコネクタ指定は、例示的であり限定ではないが、差分クロック入力３０２ａ、３０２ｂ、クロックイネーブル（ＣＫＥ）信号ピン３０４ａ、３０４ｂ、コマンドアドレス（ＣＡ）ピン３０６ａ、３０６ｂおよび双方向データ入／出力Ｉ／Ｏ（ＤＱ０...ＤＱ１５）および入力データマスク（ＤＭＩ０〜ＤＭＩ１）ピン３０８ａ...３０８ｂを含む。ＤＱおよびＤＭＩコネクタ３０８ａおよび３０８ｂは、メモリコントローラ１０８とメモリモジュール２００との間のメモリチャネル１１０上でスウィズルされる。メモリコントローラ１０８は、メモリコントローラ１０８上のＤＱおよびＤＭＩコネクタ３０８ａをメモリチップ２００上の対応するメモリピン３０８ｂに関連付けるためのコネクタマップ４００を決定する必要があり、それはメモリ２００のコネクタレイアウトに応じ異なってよい。複数の電源ピン、図３に示される１６ビットバスに対し、３２ビットバス用の追加のＤＱおよびＤＭＩコネクタといった、追加目的のための複数の追加のコネクタがコネクタレイアウト上に存在してよい。

図４は、例えばＤＱおよびＤＭＩコネクタのような１つのメモリコントローラコネクタ４０２を複数のメモリコネクタ４０４のうちの１つに関連付けるコネクタマップ４００内のエントリ４００_ｉの例の実施形態を示す。例えば、メモリコントローラ４０２ピンは、ピン番号を含んでよく、メモリモジュールピン４０４は例えばＤＱ０〜ＤＱ１５、ＤＭＩ０、ＤＭＩ１等のピン名を識別してよい。

図５Ａおよび５Ｂは、メモリコントローラロジック１１２が例えば、ＤＱ０〜ＤＱ１５のデータコネクタのためのコネクタマップ４００を決定することを可能にすべく、メモリコントローラロジック１１２およびメモリモジュールコントローラロジック２０４によって実行される複数の動作の実施形態を示す。複数のメモリコントローラデータ（ＨＭＣ）コネクタ３０８ａを、例えば複数のＤＱコネクタのような複数のメモリデータコネクタ３０８ｂにデスウィズルまたはマッピングするための動作を開始する際（ブロック５００において）、ＨＭＣロジック１１２は、少なくとも１つのパターンモードレジスタビット２０２を複数のメモリデータコネクタのためのパターンでプログラムすべく、ＨＭＣコマンド上の少なくとも１つのモードレジスタ（ＭＲ）セットコマンドおよび複数のアドレスコネクタ３０６ａを送信する（ブロック５０２において）。例えば、一実装において、データコネクタＤＱ０〜ＤＱ７に対するパターンのビットを提供するモードレジスタがある場合、別のモードレジスタは、コネクタＤＱ８〜ＤＱ１５に対するパターンのビットを提供し、故にこれらのパターンモードレジスタビットの各々は、コネクタＤＱ０〜ＤＱ１５上で出力する０のような、パターン値でプログラムされる。メモリ２００上のデータコネクタの数に応じて、より多いまたはより少ないパターンモードレジスタビットが存在してよい。

複数のパターンモードレジスタビットをプログラムするための少なくとも１つのコマンドの送信に応答して、メモリロジック２０４は、例えばＤＱ０〜ＤＱ１５のデータコネクタのための複数のパターン値を提供するパターンモードレジスタビット２０２を、提供されたパターン値、例えば０に設定する（ブロック５０４において）。

モードレジスタ２０２のためのパターンをプログラミング後、ＨＭＣロジック２０４は変数ｉをゼロに設定し（ブロック５０６において）、次にブロック５０８、５１２、および５３２〜５４２において、コネクタマップ４００内でマッピングする、各データコネクタ（例えば、ＤＱ０〜ＤＱ１５）に対し、複数の動作を実行する。

ＨＭＣロジック１１２は、メモリデータコネクタｉをマスクすることを示す少なくとも１つのマスクモードレジスタ２０２をプログラムすべく、ＨＭＣコマンド上の少なくとも１つのセットコマンドおよび複数のアドレスコネクタ３０６ａを送信し（ブロック５０８において）、ここにおいて、コネクタｉ以外の複数の他のメモリデータコネクタはマスクされない。マスクのための少なくとも１つのモードレジスタセットコマンドに応答して、メモリロジック２０４は、メモリデータコネクタｉをマスクするよう示すべく、少なくとも１つのマスクモードレジスタビット２０２を設定する（ブロック５１０において）。マスクは、マスクされるよう示されたデータコネクタのためのパターン値を反転するよう指示してよく、その結果、マスクされるデータコネクタに対し、複数の他のデータコネクタに生成される値以外の異なる第１の値が生成される。

例えば、２つのパターンモードレジスタおよびマスクするメモリデータコネクタを示す２つのマスクモードレジスタがある場合、ＤＱ０〜ＤＱ１５のための、例えばＭＲ３２およびＭＲ４０のパターンモードレジスタは０に設定されてよく、例えば、ＭＲ１５およびＭＲ２０のマスクモードレジスタのうちの１つは、パターン値、例えば０とは異なる値、例えば１として出力されるようマスクする、または反転するデータコネクタを示すよう設定されてよい。よって、マスクはマスクすべきデータコネクタまたはパターン値が反転されるデータコネクタを示すのに対し、パターン値、例えば０はマスクされない複数のデータコネクタに対し出力される。複数のデータコネクタのための複数のマスクモードレジスタが存在し、各マスクモードレジスタが当該複数のデータコネクタの異なるサブセットに対応してよい場合、マスクするデータコネクタを含まない複数のマスクモードレジスタはマスクされない。例えば、ＤＱ０がマスクされる、またはパターン値、例えば０以外の異なる値、例えば１を出力するよう反転される場合、ＤＱ０〜ＤＱ７のためのマスクモードレジスタとしてのＭＲ１５は、ＤＱ０をマスクするよう示し、その場合、ＤＱ０８〜ＤＱ１５のためのＭＲ２０レジスタは、ＤＱ０がマスクされるので、データコネクタＤＱ８〜ＤＱ１５はどれもマスクされないことを示す。

メモリデータコネクタｉをマスクするようマスクモードレジスタをプログラムするためのコマンドを送信後、制御は図５Ｂのブロック５１２に進み、そこではＨＭＣロジック１１２が、パターン内に示されるデータを出力し、メモリデータコネクタ（ＤＱ０〜ＤＱ１５）上のマスクモードレジスタビット２０２をマスクするための、読み取りトレーニングコマンドをメモリチップ２００に送信する。読み取りトレーニングコマンドを受信すると、メモリロジック２０４は、変数ｊをゼロに設定し（ブロック５１６において）、複数のマスクモードレジスタビット２０２のうちの１つが、データメモリコネクタｊ、例えばＤＱｊをマスクするよう示す場合（ブロック５１８において）、メモリロジック２０４は、データコネクタのパターンモードレジスタ内で示される値の反転されたパターン値を出力する（ブロック５２０において）。このように、マスクは反転機能が実行されるビットを示す。どのマスクモードレジスタ２０２もデータコネクタｊをマスクするよう示さない場合（ブロック５１８において）、メモリロジック２０４は、メモリデータコネクタｊのためのパターンモードレジスタ２０２内で示されるパターン値を出力する（ブロック５２２において）。メモリデータコネクタｊに出力する値を決定後（ブロック５２０または５２２から）、メモリデータコネクタｊがマッピングする最後のメモリデータコネクタでない場合、ｊはインクリメントされ（ブロック５２８において）、制御はブロック５１８に戻り、次のメモリデータコネクタのために出力する次の値、例えば、パターン値または反転されたパターン値を決定する。メモリデータコネクタｊがマッピングする最後のものである場合（ブロック５２６において）、メモリロジック２０４は読み取りコマンドに対し、複数の対応するデータメモリコネクタ上に、マスクされたメモリデータコネクタｊ（例えば、第１の反復に対するＤＱ０）のための第１の反転された値（例えば、１）および複数の他のメモリデータコネクタ（例えば、第１の反復のＤＱ１〜ＤＱ１５）のための異なるパターン値（例えば、０）を含む、すべての出力されたデータを戻す（ブロック５３０において）。

図６は、第１のメモリデータコネクタＤＱ０６０２をマッピングすべく出力されたパターン６００の実施形態を示し、ここにおいてＤＱ０は、すべての他のデータコネクタＤＱ１〜ＤＱ１５に対するパターン値とは異なる、例えば１のマスクされた第１の値を有する。

メモリコントローラ１０４が、すべてのＨＭＣデータコネクタ３０８ａ（ＤＱ０〜ＤＱ１５）上で読み取られたデータを受信すると（ブロック５３２において）、ＨＭＣロジック２０４は、反転された第１の値、例えば１を受信するＨＭＣデータコネクタを決定し（ブロック５３４において）、この場合、すべての他のＨＭＣデータコネクタはパターン値、例えば０を受信する。マスクがマスクモードレジスタ２０２内でプログラムされたメモリデータコネクタｉを、反転されたマスクの第１の値を受信する決定されたＨＭＣデータメモリコネクタと関連付けるべく、メモリ２００のためのコネクタマップ４００が更新される（ブロック５３６において）。例えば、ＤＱ１５またはｉ＝１５のように、メモリデータコネクタｉが、マッピングする最後のメモリデータコネクタである場合（ブロック５３８において）、読み取りトレーニングモードが終了する（ブロック５４０において）。あるいは、例えば、ＤＱ（ｉ＋１）−ＤＱ１５のように、マッピングするさらなるデータメモリコネクタが存在する場合、ｉがインクリメントされ（ブロック５４２において）、マップする次のメモリデータコネクタのためのマスクモードレジスタビット２０２をプログラムすべく、制御は図５Ａのブロック５０８に戻る。

記載された複数の実施形態では、マッピングされる複数のデータメモリコネクタのためのメモリモードレジスタビット２０２内でパターンが最初にプログラムされ、マップするデータメモリコネクタに対応するマスクモードレジスタは、マップするコネクタの値を反転することを示すよう設定される。このように、ＨＭＣ１０８が複数のデータメモリコネクタ３０８ｂのための複数のパターンモードレジスタ内で示されるパターンをトレーニングモードで読み取る場合、マスクされるデータコネクタの値は、第１の値、例えば１を生成すべく、パターンから反転され、それは他のデータコネクタに使用されるパターン値とは異なる。これによって、ＨＭＣ１０８が、マスク若しくは反転されたビットを受信した、すなわち、メモリチャネル１１０上でマスクされたメモリデータコネクタ３０８ｂに接続されているＨＭＣデータコネクタ３０８ａを決定すべく、マスクされたメモリデータコネクタ３０８ｂを識別することを可能にし、複数のメモリデータコネクタ３０８ｂのデスウィズルを可能にする。読み取りおよび書き込み動作中、ＨＭＣ１０８は、データを送信したメモリデータコネクタ３０８ｂを決定すべく、コネクタマップ４００を使用する。

複数の特定の実施形態において、パターンは複数のパターンモードレジスタ内で一回プログラムされ、マッピングする各データコネクタに対し、反転された値が出力されるデータコネクタを示すマスクを設定する複数の動作の反復が実行される。

記載された複数の特定の実施形態では、複数の多目的モードレジスタが、パターンおよびマスクされるデータコネクタを示すようプログラムされ、その場合、パターンが一回設定され、マッピングする各メモリデータコネクタに対しマスクが設定される。複数の代替的な実施形態においては、読み取りトレーニング内で使用される複数の値を設定するために使用され得るメモリ内の複数の他のタイプのレジスタが使用されてよく、複数のデータコネクタに対するパターンが一旦設定され、複数のメモリデータコネクタ３０８ｂの各々にわたり、マッピングされるデータコネクタに対するマスクが複数の動作の特定の反復において設定される。

複数のデータコネクタが一旦マッピングされると、ＨＭＣ１０８は、複数の読み取りに対するデータバス反転をオンにし、複数のＤＭＩピンの反転をもたらす特定のパターンをメモリに対しプログラミングすることによって、複数のデータマスクコネクタ（複数のＤＭＩピン）をマッピングしてよく、その結果、複数のピンの各々のマッピング時に、複数のＤＭＩピンの各々は、別々に反転されてよい。例えば、あるパターンは、すべて１の書き込みがメモリ２００のＤＱ０〜ＤＱ７上になされ、次に、読み取りは、ＤＭＩ０ピンが１に設定され、かつＤＱ０〜ＤＱ７上のデータはすべて０で反転されることをもたらすであろう。

記載された複数の実施形態は、複数のメモリデータコネクタの各々に対し、マッピングする複数のメモリデータコネクタ上の複数のビットパターンの例を送信するようメモリチップをプログラミングすることによって、メモリコントローラにおけるメモリチップ上の複数のピンをデスウィズルするための複数の技術を提供する。そこでは、複数のメモリデータコネクタの各々に対し、１つのマスクされるデータコネクタを除く、すべてのデータコネクタに対しパターン値が送信され、そのデータコネクタのマッピングを可能にする。次に、メモリコントローラ１０８はビットが反転された第１の値を受信するＨＭＣデータコネクタを、複数の他のメモリデータコネクタに対し送信された値とは異なる、反転された第１の値を送信するようプログラムされたデータコネクタにマッピングしてよい。これによって、メモリチップ２００上の複数のデータコネクタのデスウィズルが可能になり、その結果、メモリチップおよびメモリコントローラは、異なるピンレイアウトアーキテクチャを有する複数のシステム内で動作してよい。

記載された複数の実施形態のロジックまたはコードが、電子回路、ストレージ材、無機物、有機物、生体物質、ケーシング、筐体、コーティング、およびハードウェアのうちの少なくとも１つを含む「コンピュータ可読記録媒体」内に格納若しくは記録されてよい。コンピュータ可読記録媒体は限定されないが、磁気ストレージ媒体（例えば、複数のハードディスクドライブ、フロッピー（登録商標）ディスク、テープ等）、光ストレージ（複数のＣＤ―ＲＯＭ、ＤＶＤ、光ディスク等）、揮発性および不揮発性メモリデバイス（例えば、複数のＥＥＰＲＯＭ、ＲＯＭ、ＰＲＯＭ、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ファームウェア、プログラマブルロジック等）、複数のソリッドステートデバイス（ＳＳＤ）等を含んでよい。記載された複数の動作を実装するコードはさらに、ハードウェアデバイス（例えば、集積回路チップ、プログラマブルゲートアレイ（ＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等）に実装されるハードウェアロジックに実装されてよい。さらにまた、記載された複数の動作を実装するコードは、「複数の送信信号」内に実装されてよく、当該複数の送信信号は、空間を介してまたは光ファイバ、銅線等のような送信媒体を介して伝播してよい。コードまたはロジックがエンコードされた複数の送信信号はさらに、無線信号、衛星送信、電波、赤外線信号、Ｂｌｕｅｔｏｏｔｈ（登録商標）等を含んでよい。コンピュータ可読記録媒体内に埋め込まれたプログラムコードが、複数の送信信号として、送信局若しくはコンピュータから、受信局若しくはコンピュータへ送信されてよい。コンピュータ可読記録媒体は、複数の送信信号のみで構成されない。当業者は、本発明の範囲を逸脱することなく、多くの修正が本構成に対しなされ得、製造物品は、当該技術分野で既知の好適な情報保持媒体を含んでよいことを認識するであろう。

本明細書における「一実施形態」または「ある実施形態」という言及は、当該実施形態に関連して説明された特定の特徴、構造、または特性が、本発明の少なくとも一実施形態に含まれることを意味することを理解されたい。従って、本明細書の様々な箇所における「ある実施形態」または「一実施形態」または「代替的な実施形態」という２または２より多い言及は、すべて必ずしも同一の実施形態について言及しているわけではないことを強調し、かつ理解されたい。さらに、複数の特定の特徴、構造、または特性は、本発明の１または複数の実施形態において、好適に組み合わされてよい。

同様に、複数の実施形態の上記説明において、本開示を合理化し、種々の本発明の態様を理解するのに役立つために、様々な特徴が時として単一の実施形態、図、またはその説明においてグループ化されていることを理解されたい。しかしながら、この開示方法は、特許請求された主題が、各請求項に明示的に記載されたものより、多くの特徴を必要とするという意図を反映するものと解釈されるべきではない。そうではなく、以降の特許請求の範囲が反映しているように、複数の発明的態様は、上記で開示されている単一の実施形態のすべての特徴より少ないものに存する。よって、詳細な説明の後に続く、特許請求の範囲は、本明細書において、この詳細な説明に明示的に組み込まれる。

［複数の例］
以下の複数の例は、複数のさらなる実施形態に関する。
例１は、メモリチャネルを介してメモリに連結されるデバイスであって、メモリがメモリチャネルに対する複数のメモリデータコネクタを含む複数のメモリコネクタを有し、メモリ上の複数のメモリデータコネクタに接続する複数のデバイスデータコネクタを含むメモリチャネルに対する複数のデバイスコネクタと、実行時に動作を実行するロジックと、を備え、上記動作は、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および上記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する上記第１の値とは異なる値を有する上記複数のメモリデータコネクタのパターンを送信するよう上記メモリをプログラムすることと、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタの上記パターンを読み取るための読み取りコマンドを発行し、読み取られた上記パターン内の上記第１の値を受信する上記デバイスデータコネクタを、上記第１の値を送信する上記選択されたメモリデータコネクタにマッピングすることを実行することと、を含むデバイスである。

例２において、例１の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記パターンを送信するよう上記メモリを上記プログラムすることは、上記複数のメモリデータコネクタに対し、上記メモリ内で上記パターンを一回プログラムすることと、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることのインスタンスを実行することと、を含み得る。

例３において、例２の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることの上記インスタンスを上記実行することは、上記第１の値が送信される上記選択されたメモリデータコネクタを示すマスクを上記メモリ内でプログラムすることを含み得る。

例４において、例３の主題は任意に、上記第１の値は、上記選択されたメモリデータコネクタのための上記パターン内で示される上記値とは異なることを含み得る。

例５において、例４の主題は任意に、上記第１の値を生成すべく、上記マスクは、上記メモリに、上記マスク内で示される上記選択されたメモリデータコネクタのための上記パターン内の上記値を反転させることを含み得る。

例６において、例３の主題は任意に、上記メモリ内で上記パターンを上記プログラムすること、および上記複数のメモリデータコネクタの各々に対し、上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることを上記実行することは、上記メモリのモードレジスタ内で複数のビットをプログラムすることを含み得る。

例７において、例３の主題は任意に、上記パターンを上記プログラムすることは、上記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムすることを含み、上記複数のメモリデータコネクタの各々に対し、上記メモリを上記プログラムすることの上記インスタンスを実行することは、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムすることを含み得る。

例８において、例７の主題は任意に、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのために出力される上記第１の値は、上記少なくとも１つのパターンモードレジスタビット内の上記選択されたメモリデータコネクタのために提供される値とは異なることを含み得る。

例９において、例８の主題は任意に、上記少なくとも１つのパターンモードレジスタビットは、上記複数のメモリデータコネクタに対し、すべてゼロのパターンを示し、上記第１の値は１を含むことを含み得る。

例１０において、例８の主題は任意に、上記少なくとも１つのマスクモードレジスタビットを上記プログラムすることは、上記メモリに、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのための上記第１の値を出力させ、上記選択されたメモリデータコネクタ以外の上記複数のメモリデータコネクタのための上記少なくとも１つのパターンモードレジスタビット内で示される上記パターンを出力させ、上記第１の値は、上記選択されたメモリデータコネクタのための上記少なくとも１つのマスクモードレジスタビット内で示される上記パターン内の値の反転を含むことを含み得る。

例１１において、例７の主題は任意に、上記少なくとも１つのパターンモードレジスタビットを上記プログラムすることは、複数のパターンモードレジスタビットをプログラムすることを含み、各パターンモードレジスタビットは、複数のメモリデータコネクタピンのサブセットのための複数のパターン値を提供し、上記少なくとも１つのマスクモードレジスタビットを上記プログラムすることは、上記第１の値が生成される上記選択されたメモリデータコネクタを示すべく、複数のマスクモードレジスタビットをプログラムすることを含むことを含み得る。

例１２は、メモリコントローラと、メモリモジュールと、上記メモリコントローラと上記メモリモジュールとを連結するメモリチャネルと、を備え、上記メモリチャネルは、複数のメモリデータコネクタを含む上記メモリモジュール上の複数のメモリコネクタと、データを送信すべく、上記複数のメモリデータコネクタのうちの１つに各々が接続する複数のメモリコントローラデータコネクタを含む上記メモリコントローラ上の複数のメモリコントローラコネクタと、を含むシステムである。上記メモリコントローラは、実行時に動作を実行するロジックを含み、上記動作は、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および上記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する上記第１の値とは異なる値を有する上記複数のメモリデータコネクタのパターンを送信するよう上記メモリをプログラムすることと、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタの上記パターンを読み取るための読み取りコマンドを発行し、読み取られた上記パターン内の上記第１の値を受信する上記デバイスデータコネクタを、上記第１の値を送信する上記選択されたメモリデータコネクタにマッピングすることを実行することと、を含む。

例１３において、例１２の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記パターンを送信するよう上記メモリを上記プログラムすることは、上記複数のメモリデータコネクタに対し、上記メモリ内で上記パターンを一回プログラムすること、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることのインスタンスを実行すること、を含むことを含み得る。

例１４において、例１３の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることの上記インスタンスを上記実行することは、上記第１の値が送信される上記選択されたメモリデータコネクタを示すマスクを上記メモリ内でプログラムすることを含むことを含み得る。

例１５において、例１４の主題は任意に、上記第１の値は、上記選択されたメモリデータコネクタのための上記パターン内で示される上記値とは異なることを含み得る。

例１６において、例１４の主題は任意に、上記パターンを上記プログラムすることは、上記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムすることを含み、上記複数のメモリデータコネクタの各々に対し、上記メモリを上記プログラムすることの上記インスタンスを実行することは、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムすることを含むことを含み得る。

例１７において、例１６の主題は任意に、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのために出力される上記第１の値は、上記少なくとも１つのパターンモードレジスタビット内の上記選択されたメモリデータコネクタのために提供される値とは異なることを含み得る。

例１８において、例１７の主題は任意に、上記少なくとも１つのマスクモードレジスタビットを上記プログラムすることは、上記メモリに、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのための上記第１の値を出力させ、上記選択されたメモリデータコネクタ以外の上記複数のメモリデータコネクタのための上記少なくとも１つのパターンモードレジスタビット内で示される上記パターンを出力させ、上記第１の値は、上記選択されたメモリデータコネクタのための上記少なくとも１つのマスクモードレジスタビット内で示される上記パターン内の値の反転を含むことを含み得る。

例１９は、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および上記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する上記第１の値とは異なる値を有する上記複数のメモリデータコネクタのパターンを送信するよう上記メモリをプログラムする段階と、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタの上記パターンを読み取るための読み取りコマンドを発行する段階および読み取られた上記パターン内の上記第１の値を受信する上記デバイスデータコネクタを、上記第１の値を送信する上記選択されたメモリデータコネクタにマッピングする段階を実行する段階と、を備える方法である。

例２０において、例１９の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記パターンを送信するよう上記メモリを上記プログラムする段階は、上記複数のメモリデータコネクタに対し、上記メモリ内で上記パターンを一回プログラムする段階と、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることのインスタンスを実行する段階と、を含むことを含み得る。

例２１において、例２０の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることの上記インスタンスを上記実行する段階は、上記第１の値が送信される上記選択されたメモリデータコネクタを示すマスクを上記メモリ内でプログラムする段階を含むことを含み得る。

例２２において、例２１の主題は任意に、上記第１の値は、上記選択されたメモリデータコネクタのための上記パターン内で示される上記値とは異なることを含み得る。

例２３において、例２１の主題は任意に、上記パターンを上記プログラムする段階は、上記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムする段階を含み、上記複数のメモリデータコネクタの各々に対し、上記メモリを上記プログラムすることの上記インスタンスを実行する段階は、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムする段階を含むことを含み得る。

例２４において、例２３の主題は任意に、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのために出力される上記第１の値は、上記少なくとも１つのパターンモードレジスタビット内の上記選択されたメモリデータコネクタのために提供される値とは異なることを含み得る。

例２５において、例２４の主題は任意に、上記少なくとも１つのマスクモードレジスタビットを上記プログラムする段階は、上記メモリに、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのための上記第１の値を出力させ、上記選択されたメモリデータコネクタ以外の上記複数のメモリデータコネクタのための上記少なくとも１つのパターンモードレジスタビット内で示される上記パターンを出力させ、上記第１の値は、上記選択されたメモリデータコネクタのための上記少なくとも１つのマスクモードレジスタビット内で示される上記パターン内の値の反転を含むことを含み得る。

例２６は、複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および上記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する上記第１の値とは異なる値を有する上記複数のメモリデータコネクタのパターンを送信するようメモリをプログラムするための手段と、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタの上記パターンを読み取るための読み取りコマンドを発行するための手段と、上記複数のメモリデータコネクタの各々に対し、読み取られた上記パターン内の上記第１の値を受信するデバイスデータコネクタを、上記第１の値を送信する上記選択されたメモリデータコネクタにマッピングするための手段と、を備える装置である。

例２７において、例２５の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記パターンを送信するよう上記メモリを上記プログラムするための手段は、上記複数のメモリデータコネクタに対し、上記メモリ内で上記パターンを一回プログラムするための手段と、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムするための手段と、を含むことを含み得る。

例２８において、例２４の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることの上記インスタンスを実行するための手段は、上記第１の値が送信される上記選択されたメモリデータコネクタを示すマスクを上記メモリ内でプログラムするための手段を含むことを含み得る。

例２９は、メモリチャネルを介してメモリに連結されるデバイスであって、メモリはメモリチャネルに対する複数のメモリデータコネクタを含む複数のメモリコネクタを有し、メモリ上の複数のメモリデータコネクタに接続する複数のデバイスデータコネクタを含む、メモリチャネルに対する複数のデバイスコネクタを備え、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および上記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する上記第１の値とは異なる値を有する上記複数のメモリデータコネクタのパターンを送信するよう上記メモリをプログラムするための手段を含み、上記複数のメモリデータコネクタの各々に対し、上記複数のメモリデータコネクタの上記パターンを読み取るための読み取りコマンドを発行するための手段と、上記複数のメモリデータコネクタの各々に対し、読み取られた上記パターン内の上記第１の値を受信する上記デバイスデータコネクタを、上記第１の値を送信する上記選択されたメモリデータコネクタにマッピングするための手段と、を含むデバイスである。

例３０において、例２９の主題は任意に、上記複数のメモリデータコネクタの各々に対し、上記パターンを送信するよう上記メモリを上記プログラムするための手段は、上記複数のメモリデータコネクタに対し、上記メモリ内で上記パターンを一回プログラムするための手段と、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムするための手段と、を含むことを含み得る。

例３１において、例３０の主題は任意に、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムするための手段は、上記複数のメモリデータコネクタの各々に対し、上記第１の値が送信される上記選択されたメモリデータコネクタを示すマスクを上記メモリ内でプログラムするための手段を含むことを含み得る。

例３２において、例３１の主題は任意に、上記第１の値は、上記選択されたメモリデータコネクタのための上記パターン内で示される上記値とは異なることを含み得る。

例３３において、例３２の主題は任意に、上記第１の値を生成すべく、上記マスクは、上記メモリに、上記マスク内で示される上記選択されたメモリデータコネクタのための上記パターン内の上記値を反転させることを含み得る。

例３４において、例３１の主題は任意に、上記メモリ内で上記パターンを上記プログラムするための、および上記複数のメモリデータコネクタの各々に対し、上記選択されたメモリデータコネクタを示すべく、上記メモリを上記プログラムすることを上記実行するための手段は、上記メモリのモードレジスタ内で複数のビットをプログラムするための手段を含むことを含み得る。

例３５において、例３１の主題は任意に、上記パターンをプログラムするための手段は、上記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムするための手段を含み、上記複数のメモリデータコネクタの各々に対し、上記マスクをプログラムするための手段は、上記第１の値が送信される上記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムするための手段を含むことを含み得る。

例３６において、例３５の主題は任意に、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのために出力される上記第１の値は、上記少なくとも１つのパターンモードレジスタビット内の上記選択されたメモリデータコネクタのために提供される値とは異なることを含み得る。

例３７において、例３６の主題は任意に、上記少なくとも１つのパターンモードレジスタビットは、上記複数のメモリデータコネクタに対し、すべてゼロのパターンを示し、上記第１の値は１を含むことを含み得る。

例３８において、例３６の主題は任意に、上記少なくとも１つのマスクモードレジスタビットを上記プログラムするための手段は、上記メモリに、上記少なくとも１つのマスクモードレジスタビット内で示される上記選択されたメモリデータコネクタのための上記第１の値を出力させ、上記選択されたメモリデータコネクタ以外の上記複数のメモリデータコネクタのための上記少なくとも１つのパターンモードレジスタビット内で示される上記パターンを出力させ、上記第１の値は、上記選択されたメモリデータコネクタのための上記少なくとも１つのマスクモードレジスタビット内で示される上記パターン内の値の反転を含むことを含み得る。

例３９において、例３５の主題は任意に、上記少なくとも１つのパターンモードレジスタビットを上記プログラムするための手段は、複数のパターンモードレジスタビットをプログラムするための手段を含み、各パターンモードレジスタビットは、複数のメモリデータコネクタピンのサブセットのための複数のパターン値を提供し、上記少なくとも１つのマスクモードレジスタビットをプログラムするための手段は、上記第１の値が生成される上記選択されたメモリデータコネクタを示すべく、複数のマスクモードレジスタビットをプログラムするための手段を含むことを含み得る。

例４０は、上記例２９〜３９のいずれかにおけるメモリおよびデバイスを含むシステムである。

Claims

メモリチャネルを介してメモリ上の複数のメモリデータコネクタに接続する複数のデバイスデータコネクタを含む、前記メモリチャネルへの複数のデバイスコネクタと、
実行時に動作を実行するロジックと、を備え、
前記動作は、前記複数のメモリデータコネクタの各々に対し、前記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および前記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する前記第１の値とは異なる値を有する前記複数のメモリデータコネクタのパターンを送信するよう前記メモリをプログラムすることと、
前記複数のメモリデータコネクタの各々に対し、
前記複数のメモリデータコネクタの前記パターンを読み取るための読み取りコマンドを発行し、
読み取られた前記パターン内の前記第１の値を受信する前記デバイスデータコネクタを、前記第１の値を送信する前記選択されたメモリデータコネクタにマッピングすることを実行することとを含む、デバイス。
前記複数のメモリデータコネクタの各々に対し、前記パターンを送信するよう前記メモリを前記プログラムすることは、
前記複数のメモリデータコネクタに対し、前記メモリ内で前記パターンを一回プログラムすることと、
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることのインスタンスを実行することと、を含む、請求項１に記載のデバイス。
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることの前記インスタンスを前記実行することは、前記第１の値が送信される前記選択されたメモリデータコネクタを示すマスクを前記メモリ内でプログラムすることを含む、請求項２に記載のデバイス。
前記第１の値は、前記選択されたメモリデータコネクタのための前記パターン内で示される前記値とは異なる、請求項３に記載のデバイス。
前記第１の値を生成すべく、前記マスクは、前記メモリに、前記マスク内で示される前記選択されたメモリデータコネクタのための前記パターン内の前記値を反転させる、請求項４に記載のデバイス。
前記メモリ内で前記パターンを前記プログラムすること、および前記複数のメモリデータコネクタの各々に対し、前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることを前記実行することは、前記メモリのモードレジスタ内で複数のビットをプログラムすることを含む、請求項３に記載のデバイス。
前記パターンを前記プログラムすることは、前記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムすることを含み、
前記複数のメモリデータコネクタの各々に対し、前記メモリを前記プログラムすることの前記インスタンスを実行することは、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムすることを含む、請求項３に記載のデバイス。
前記少なくとも１つのマスクモードレジスタビット内で示される前記選択されたメモリデータコネクタのために出力される前記第１の値は、前記少なくとも１つのパターンモードレジスタビット内の前記選択されたメモリデータコネクタのために提供される値とは異なる、請求項７に記載のデバイス。
前記少なくとも１つのパターンモードレジスタビットは、前記複数のメモリデータコネクタに対し、すべてゼロのパターンを示し、前記第１の値は１を含む、請求項８に記載のデバイス。
前記少なくとも１つのマスクモードレジスタビットを前記プログラムすることは、前記メモリに、
前記少なくとも１つのマスクモードレジスタビット内で示される前記選択されたメモリデータコネクタのための前記第１の値を出力させ、
前記選択されたメモリデータコネクタ以外の前記複数のメモリデータコネクタのための前記少なくとも１つのパターンモードレジスタビット内で示される前記パターンを出力させ、
前記第１の値は、前記選択されたメモリデータコネクタのための前記少なくとも１つのマスクモードレジスタビット内で示される前記パターン内の値の反転を含む、請求項８に記載のデバイス。
前記少なくとも１つのパターンモードレジスタビットを前記プログラムすることは、複数のパターンモードレジスタビットをプログラムすることを含み、
各パターンモードレジスタビットは、複数のメモリデータコネクタピンのサブセットのための複数のパターン値を提供し、
前記少なくとも１つのマスクモードレジスタビットを前記プログラムすることは、前記第１の値が生成される前記選択されたメモリデータコネクタを示すべく、複数のマスクモードレジスタビットをプログラムすることを含む、請求項７に記載のデバイス。
メモリコントローラと、
メモリモジュールと、
前記メモリコントローラと前記メモリモジュールとを連結するメモリチャネルと、を備え、
前記メモリチャネルは、
複数のメモリデータコネクタを含む前記メモリモジュール上の複数のメモリコネクタと、
データを送信すべく、前記複数のメモリデータコネクタのうちの１つに各々が接続する複数のメモリコントローラデータコネクタを含む前記メモリコントローラ上の複数のメモリコントローラコネクタと、を含み、
前記メモリコントローラは、実行時に動作を実行するロジックを含み、
前記動作は、前記複数のメモリデータコネクタの各々に対し、前記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および前記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する前記第１の値とは異なる値を有する前記複数のメモリデータコネクタのパターンを送信するよう前記メモリをプログラムすることと、
前記複数のメモリデータコネクタの各々に対し、
前記複数のメモリデータコネクタの前記パターンを読み取るための読み取りコマンドを発行し、
読み取られた前記パターン内の前記第１の値を受信する前記メモリコントローラデータコネクタを、前記第１の値を送信する前記選択されたメモリデータコネクタにマッピングすることを実行することとを含む、システム。
前記複数のメモリデータコネクタの各々に対し、前記パターンを送信するよう前記メモリを前記プログラムすることは、
前記複数のメモリデータコネクタに対し、前記メモリ内で前記パターンを一回プログラムすること、および
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることのインスタンスを実行すること、を含む、請求項１２に記載のシステム。
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることの前記インスタンスを前記実行することは、前記第１の値が送信される前記選択されたメモリデータコネクタを示すマスクを前記メモリ内でプログラムすることを含む、請求項１３に記載のシステム。
前記第１の値は、前記選択されたメモリデータコネクタのための前記パターン内で示される前記値とは異なる、請求項１４に記載のシステム。
前記パターンを前記プログラムすることは、前記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムすることを含み、
前記複数のメモリデータコネクタの各々に対し、前記メモリを前記プログラムすることの前記インスタンスを実行することは、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムすることを含む、請求項１４または１５に記載のシステム。
複数のメモリデータコネクタの各々に対し、前記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および前記選択されたメモリデータコネクタ以外の前記複数のメモリデータコネクタに対する前記第１の値とは異なる値を有する前記複数のメモリデータコネクタのパターンを送信するようメモリをプログラムする段階と、
前記複数のメモリデータコネクタの各々に対し、
前記複数のメモリデータコネクタの前記パターンを読み取るための読み取りコマンドを発行する段階および
読み取られた前記パターン内の前記第１の値を受信するデバイスデータコネクタを、前記第１の値を送信する前記選択されたメモリデータコネクタにマッピングする段階を実行する段階とを備える、方法。
前記複数のメモリデータコネクタの各々に対し、前記パターンを送信するよう前記メモリを前記プログラムする段階は、
前記複数のメモリデータコネクタに対し、前記メモリ内で前記パターンを一回プログラムする段階と、
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることのインスタンスを実行する段階と、を含む、請求項１７に記載の方法。
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることの前記インスタンスを前記実行する段階は、前記第１の値が送信される前記選択されたメモリデータコネクタを示すマスクを前記メモリ内でプログラムする段階を含む、請求項１８に記載の方法。
前記パターンを前記プログラムする段階は、前記パターンを示すべく、少なくとも１つのパターンモードレジスタビットをプログラムする段階を含み、
前記複数のメモリデータコネクタの各々に対し、前記メモリを前記プログラムすることの前記インスタンスを実行する段階は、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、少なくとも１つのマスクモードレジスタビットをプログラムする段階を含む、請求項１８または１９に記載の方法。
前記少なくとも１つのマスクモードレジスタビット内で示される前記選択されたメモリデータコネクタのために出力される前記第１の値は、前記少なくとも１つのパターンモードレジスタビット内の前記選択されたメモリデータコネクタのために提供される値とは異なる、請求項２０に記載の方法。
前記少なくとも１つのマスクモードレジスタビットを前記プログラムする段階は、前記メモリに、
前記少なくとも１つのマスクモードレジスタビット内で示される前記選択されたメモリデータコネクタのための前記第１の値を出力させ、
前記選択されたメモリデータコネクタ以外の前記複数のメモリデータコネクタのための前記少なくとも１つのパターンモードレジスタビット内で示される前記パターンを出力させ、
前記第１の値は、前記選択されたメモリデータコネクタのための前記少なくとも１つのマスクモードレジスタビット内で示される前記パターン内の値の反転を含む、請求項２１に記載の方法。
複数のメモリデータコネクタの各々に対し、前記複数のメモリデータコネクタのうちの選択されたメモリデータコネクタに対する第１の値および前記選択されたメモリデータコネクタ以外の複数のメモリデータコネクタに対する前記第１の値とは異なる値を有する前記複数のメモリデータコネクタのパターンを送信するようメモリをプログラムするための手段と、
前記複数のメモリデータコネクタの各々に対し、前記複数のメモリデータコネクタの前記パターンを読み取るための読み取りコマンドを発行するための手段と、
前記複数のメモリデータコネクタの各々に対し、読み取られた前記パターン内の前記第１の値を受信するデバイスデータコネクタを、前記第１の値を送信する前記選択されたメモリデータコネクタにマッピングするための手段と、を備える、装置。
前記複数のメモリデータコネクタの各々に対し、前記パターンを送信するよう前記メモリを前記プログラムするための手段は、
前記複数のメモリデータコネクタに対し、前記メモリ内で前記パターンを一回プログラムするための手段と、
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムするための手段と、を含む、請求項２３に記載の装置。
前記複数のメモリデータコネクタの各々に対し、前記第１の値が送信される前記選択されたメモリデータコネクタを示すべく、前記メモリを前記プログラムすることのインスタンスを実行するための手段は、前記第１の値が送信される前記選択されたメモリデータコネクタを示すマスクを前記メモリ内でプログラムするための手段を含む、請求項２４に記載の装置。