KR101014511B1 - 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치 - Google Patents

Abstract

본 발명은 8비트 데이터 버스를 갖는 다수[바람직하게는 2개 또는 4개]의 낸드 플래시 메모리에 프로세서가 16비트 또는 32비트로 액세스해 데이터 읽기/쓰기를 수행할 수 있도록 하기 위한, 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치를 제공하고자 한다. 이를 위하여, 본 발명은, 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 있어서, 소정 비트 데이터 버스를 갖는 다수의 낸드 플래시 메모리를 소정 비트 데이터 액세스 방식으로 프로세서와 연결하되, 상기 프로세서로부터의 단일 CS(Chip Select)를 상기 각 낸드 플래시 메모리가 공유하되, 상기 프로세서와 상기 각 낸드 플래시 메모리별 데이터 버스가 서로 다르게 연결되며, 상기 각 낸드 플래시 메모리는 8비트 데이터 버스를 갖되, 상기 낸드 플래시 메모리가 2개인 경우에, 상기 프로세서는 16비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행하고, 상기 2개의 낸드 플래시 메모리에 구현되는 페이지 구성은 1,024바이트이며, 상기 낸드 플래시 메모리가 4개인 경우에, 상기 프로세서는 32비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행하며, 상기 4개의 낸드 플래시 메모리에 구현되는 페이지 구성은 2,048바이트이고, 상기 낸드 플래시 메모리의 개수에 따라 낸드 플래시 메모리 액세스에 관한 제어 명령의 어드레스 체계를 가변한다.

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Description

프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치{Access apparatus between processor and a plurality of nand flash memories}

본 발명은 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 관한 것으로, 더욱 상세하게는 8비트 데이터 버스를 갖는 다수[바람직하게는 2개 또는 4개]의 낸드 플래시 메모리에 프로세서가 16비트 또는 32비트로 액세스해 데이터 읽기/쓰기를 수행할 수 있도록 하기 위한, 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 관한 것이다.

최근에 IT 기술 발전에 힘입어 휴대형 멀티미디어 플레이어(PMP), MP3 플레이어(MP3P), 휴대폰, PDA 등과 같은 정보 기기가 대중화되었고, 사용자는 이러한 정보 기기에 음악 파일, 영화 파일 등과 같은 데이터를 저장해 놓고서 언제, 어디서나 감상할 수 있게 되었다.

한편, 정보 기기에 데이터를 저장하기 위해서는 대용량 저장장치가 필요한데, 이러한 대용량 저장장치로서 경량, 소형, 저전력 등의 장점이 있는 낸드 플래 시 메모리(Nand Flash Memory)가 각광받고 있다.

일반적으로, 정보 기기를 저가로 구현하면서도 그 성능을 보장하기 위해 낸드 플래시 메모리로서 8비트 데이터 버스를 갖는 낸드 플래시 메모리가 주로 사용된다.

한편, 상기 정보 기기에서는 파일 시스템(File System)을 운용해 프로세서(MCU)가 낸드 플래시 메모리에 액세스해 데이터 읽기/쓰기를 수행한다. 이를 도 1 내지 도 3d를 참조하여 설명하면 다음과 같다.

도 1은 종래기술에 따른 프로세서와 하나의 낸드 플래시 메모리의 액세스 연결 장치에 대한 일실시예 구성도이고, 도 2는 종래기술에 따른 프로세서와 2개의 낸드 플래시 메모리의 액세스 연결 장치에 대한 일실시예 구성도이다.

도 1에 도시된 바와 같이 종래기술에서는 8비트 데이터 버스를 갖는 하나의 낸드 플래시 메모리의 각 핀(PIN)을 프로세서의 포트와 1:1로 H/W적으로 연결하는 구성을 갖는다.

한편, 도 2에 도시된 바와 같이 종래기술에서는 8비트 데이터 버스를 갖는 2개의 낸드 플래시 메모리와 프로세서를 연결하는데 있어 CS(Chip Select)를 각 낸드 플래시 메모리별로 분리하고(CS_1, CS_2), 데이터 버스(D[0..7], D[0..7])를 공유하는 구성으로 설계된다.

도 3a 내지 도 3d는 종래기술에서의 각 명령어별 낸드 플래시 메모리 액세스 방식을 보여주기 위한 일실시예 흐름도이다. 덧붙여 낸드 플래시 메모리의 구성은 'K9F5608x0B (x8) Array Organization'을 따른다.

도 3a에는 프로세서가 낸드 플래시 메모리의 장치 아이디를 읽는 과정(read device_ID)이, 도 3b에는 프로세서가 낸드 플래시 메모리에 저장된 데이터를 읽는 과정(read data, 3번 블록/4번 페이지 읽기)이, 도 3c에는 프로세서가 낸드 플래시 메모리에 데이터를 쓰는 과정(write data, 3번 블록/4번 페이지 쓰기)이, 도 3d에는 프로세서가 낸드 플래시 메모리에 저장된 데이터를 지우는 과정(erase data, 3번 블록 지우기)이 각각 도시되어 있다.

그런데, 상기와 같은 종래기술에 따른 프로세서와 8비트 데이터 버스를 갖는 다수의 낸드 플래시 메모리의 액세스 연결 장치는 프로세서가 낸드 플래시 메모리에 한번에 8비트씩 데이터를 읽기/쓰기를 수행할 수 밖에 없으며, 이는 낸드 플래시 메모리 액세스 속도 및 시간이 저하되어 정보 기기에서 음악 파일 재생 등에 딜레이 발생 요인이 되고 있는 형편이다.

즉, 파일 시스템을 운용하는 정보 기기의 프로세서가 16비트 또는 32비트 데이터 액세스 방식으로 동작할 수 있음에도 불구하고 그 프로세서 성능을 100% 발휘하지 못하고서 8비트 데이터 액세스 방식으로 동작할 수 밖에 없는 문제점이 있다.

이에, 본 발명은 상기와 같은 문제점을 해결하고 상기와 같은 요구에 부응하기 위하여 제안된 것으로, 8비트 데이터 버스를 갖는 다수[바람직하게는 2개 또는 4개]의 낸드 플래시 메모리에 프로세서가 16비트 또는 32비트로 액세스해 데이터 읽기/쓰기를 수행할 수 있도록 하기 위한, 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치를 제공하는데 그 목적이 있다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기의 목적을 달성하기 위한 본 발명은, 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 있어서, 소정 비트 데이터 버스를 갖는 다수의 낸드 플래시 메모리를 소정 비트 데이터 액세스 방식으로 프로세서와 연결하되, 상기 프로세서로부터의 단일 CS(Chip Select)를 상기 각 낸드 플래시 메모리가 공유하되, 상기 프로세서와 상기 각 낸드 플래시 메모리별 데이터 버스가 서로 다르게 연결되며, 상기 각 낸드 플래시 메모리는 8비트 데이터 버스를 갖되, 상기 낸드 플래시 메모리가 2개인 경우에, 상기 프로세서는 16비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행하고, 상기 2개의 낸드 플래시 메모리에 구현되는 페이지 구성은 1,024바이트이며, 상기 낸드 플래시 메모리가 4개인 경우에, 상기 프로세서는 32비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행하며, 상기 4개의 낸드 플래시 메모리에 구현되는 페이지 구성은 2,048바이트이고, 상기 낸드 플래시 메모리의 개수에 따라 낸드 플래시 메모리 액세스에 관한 제어 명령의 어드레스 체계를 가변한다.

상기와 같은 본 발명은 2개 또는 4개의 낸드 플래시 메모리에 프로세서가 16비트 또는 32비트로 액세스해 데이터 읽기/쓰기를 수행할 수 있도록 하는 효과가 있다.

또한, 본 발명은 프로세서가 그 성능을 100% 발휘할 수 있고, 기존 8비트에서 16비트 또는 32비트로 낸드 플래시 메모리에 액세스함으로써 2배 또는 4배의 액세스 속도 향상 및 액세스 시간 단축을 할 수 있고 이에 정보 기기에서 파일 재생 딜레이 등을 방지, 전력 소비 감소도 할 수 있도록 하는 효과가 있다.

상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되어 있 는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.

도 4는 본 발명에 따른 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 대한 일실시예 구성도이다.

본 발명에 따라 2개의 낸드 플래시 메모리, 예컨대 8비트 데이터 버스를 갖는 2개의 낸드 플래시 메모리[제1 낸드 플래시 메모리(10), 제2 낸드 플래시 메모리(20)]를 16비트 데이터 액세스 방식으로 프로세서(50)와 H/W적으로 연결한다. 여기서 제1 낸드 플래시 메모리(10) 및 제2 낸드 플래시 메모리(20)는 동일한 용량을 갖는 것이 바람직하다.

예컨대, 파일 시스템을 운용하는 정보 기기의 프로세서가 16비트 또는 32비트 데이터 액세스 방식으로 동작하는 점을 고려해, 도 4와 같이 본 발명의 제1 실시예에 있어 8비트 데이터 버스를 갖는 낸드 플래시 메모리 2개가 정보 기기에 구비되는 경우에는 프로세서가 16비트 데이터 액세스 방식으로 동작되도록 구성한 것이다.

한편, 도면에 도시되어 있지 않으나 도 4와 같은 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치를 토대로, 본 발명의 제2 실시예로서 8비트 데이터 버스를 갖는 낸드 플래시 메모리 4개가 정보 기기에 구비되는 경우에는 프로세서가 32비트 데이터 액세스 방식으로 동작되도록 구성할 수 있으며, 이는 당업자 수준에서 쉽게 이해될 수 있을 것이다.

덧붙여, 본 발명이 적용되는 정보 기기로는 휴대형 멀티미디어 플레이어(PMP), MP3 플레이어(MP3P) 등이 대표적인 예시가 될 수 있으나 어떠한 종류의 정보 기기에 한정되지는 않음을 밝혀둔다.

그럼, 이하 본 발명에 대해 구체적으로 설명하기로 한다.

본 발명의 이해를 도모하고자 도 4의 낸드 플래시 메모리(10, 20)의 핀(PIN)에 대해 설명하면, CS(Chip Select)는 칩 선택신호[[즉 낸드 플래시 메모리 선택신호]이고, ALE(Address Latch Enable)는 하이(High)가 되면 현재 버스의 데이터가 주소임을 나타내고, CLE(Command Latch Enable)는 하이(High)가 되면 현재 버스의 데이터가 명령임을 나타내고, RE(Read Enable)는 버스 읽기신호이고, WE(Write Enable)는 버스 쓰기신호이고, R&B(Ready & Busy)는 로우(Low)가 되면 현재 작업 중임을 알리는 것이고, D[0..7]은 제1 낸드 플래시 메모리(10)의 데이터 버스이고, D[8..15]는 제2 낸드 플래시 메모리(20)의 데이터 버스이다.

도 4에 도시된 바와 같이, 본 발명에서는 8비트 데이터 버스를 갖는 2개의 낸드 플래시 메모리(10, 20)와 프로세서(50)를 연결하는데 있어 CS를 각 낸드 플래시 메모리별로 분리하지 않고서 프로세서(50)로부터의 단일(하나의) CS를 제1 낸드 플래시 메모리(10)와 제2 낸드 플래시 메모리(20)가 공유한다. 또한, 본 발명에서는 제1 낸드 플래시 메모리(10)의 데이터 버스(D[0..7])와 제2 낸드 플래시 메모리(20)의 데이터 버스(D[8..15])와 같이 각 낸드 플래시 메모리별로 데이터 버스가 서로 다르게 연결된다.

즉, 본 발명에 있어 프로세서(50)가 하나의 CS를 이용해 제1 낸드 플래시 메모리(10)와 제2 낸드 플래시 메모리(20) 모두를 동시에 칩 선택신호를 인가한 상태에서, 제1 낸드 플래시 메모리(10)의 데이터 버스(D[0..7])와 제2 낸드 플래시 메모리(20)의 데이터 버스(D[8..15])를 통해 16비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행한다.

마찬가지로, 본 발명의 제2 실시예에서는 프로세서가 하나의 CS를 이용해 제1 낸드 플래시 메모리, 제2 낸드 플래시 메모리, 제3 낸드 플래시 메모리 및 제4 낸드 플래시 메모리 모두를 동시에 칩 선택신호를 인가한 상태에서, 제1 낸드 플래시 메모리의 데이터 버스(D[0..7]), 제2 낸드 플래시 메모리의 데이터 버스(D[8..15]), 제3 낸드 플래시 메모리의 데이터 버스(D[16..23]) 및 제4 낸드 플래시 메모리의 데이터 버스(D[24..31])를 통해 32비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행한다.

그리고, 본 발명에서는 프로세서(50)가 2개의 낸드 플래시 메모리(10, 20)에 16비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행할 수 있도록, 도 5a 내지 도 5d와 같이 제어 명령(control command) 방식을 변경한다. 즉, 본 발명에서는 낸드 플래시 메모리의 개수[2개의 낸드 플래시 메모리의 16비트 데이터 액세스 방식, 4개의 낸드 플래시 메모리의 32비트 데이터 액세스 방식]에 따라 낸드 플래시 메모 리 액세스에 관한 제어 명령의 어드레스 체계를 가변한다.

또한, 본 발명에서는 2개의 낸드 플래시 메모리(10, 20)에 구현되는 페이지 구성이 기존 512바이트에서 1,024바이트[마찬가지로 4개의 낸드 플래시 메모리에 구현되는 페이지 구성이 2,048바이트]로 변경된다. 이를 위해 공지의 기법을 사용해 파일 시스템에 관한 정보를 변경해 상기 변경된 페이지 크기를 인식시키는 것이 바람직하다.

도 5a 내지 도 5d는 본 발명에서의 각 명령어별 낸드 플래시 메모리 액세스 방식을 보여주기 위한 일실시예 흐름도이다. 덧붙여 낸드 플래시 메모리의 구성은 'K9F5608x0B (x8) Array Organization'을 따른다.

도 5a에는 본 발명에서의 프로세서가 낸드 플래시 메모리의 장치 아이디를 읽는 과정(read device_ID)이, 도 5b에는 본 발명에서의 프로세서가 낸드 플래시 메모리에 저장된 데이터를 읽는 과정(read data, 3번 블록/4번 페이지 읽기)이, 도 5c에는 본 발명에서의 프로세서가 낸드 플래시 메모리에 데이터를 쓰는 과정(write data, 3번 블록/4번 페이지 쓰기)이, 도 5d에는 본 발명에서의 프로세서가 낸드 플래시 메모리에 저장된 데이터를 지우는 과정(erase data, 3번 블록 지우기)이 각각 도시되어 있다.

통상적으로, 프로세서에서 낸드 플래시 메모리에 액세스해 데이터 읽기/쓰기/지우기 등을 수행하기 위해서는 정해진 액세스 시퀀스(Command -> Address -> Data 순)를 따른다.

본 발명에서도 정해진 액세스 시퀀스를 따르되, 예를 들어 도 5c에 도시된 본 발명에서의 데이터 쓰기 과정을 살펴보면, 16비트 데이터 액세스 방식으로 프로세서가 2개의 낸드 플래시 메모리에 데이터 쓰기를 수행하는데 있어, 쓰기 모드를 지정하는 명령 '0x8080'을 쓰고, 페이지 어드레스에 대해 '1st cycle = 0x0000, 2nd cycle = 0x6464, 3rd cycle = 0x0000'을 쓰고, '1,024 bytes'의 데이터를 쓰고, 쓰기 시작 명령 '0x1010'을 쓰고서, 쓰기 처리가 종료되었는지를 확인하는 과정을 수행한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

도 1은 종래기술에 따른 프로세서와 하나의 낸드 플래시 메모리의 액세스 연결 장치에 대한 일실시예 구성도.

도 2는 종래기술에 따른 프로세서와 2개의 낸드 플래시 메모리의 액세스 연결 장치에 대한 일실시예 구성도.

도 3a 내지 도 3d는 종래기술에서의 각 명령어별 낸드 플래시 메모리 액세스 방식을 보여주기 위한 일실시예 흐름도.

도 4는 본 발명에 따른 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 대한 일실시예 구성도.

도 5a 내지 도 5d는 본 발명에서의 각 명령어별 낸드 플래시 메모리 액세스 방식을 보여주기 위한 일실시예 흐름도.

* 도면의 주요 부분에 대한 부호 설명

10 : 제1 낸드 플래시 메모리

20 : 제2 낸드 플래시 메모리

50 : 프로세서

Claims (7)

1. 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치에 있어서,

   소정 비트 데이터 버스를 갖는 다수의 낸드 플래시 메모리를 소정 비트 데이터 액세스 방식으로 프로세서와 연결하되,

   상기 프로세서로부터의 단일 CS(Chip Select)를 상기 각 낸드 플래시 메모리가 공유하되, 상기 프로세서와 상기 각 낸드 플래시 메모리별 데이터 버스가 서로 다르게 연결되며,

   상기 각 낸드 플래시 메모리는 8비트 데이터 버스를 갖되,

   상기 낸드 플래시 메모리가 2개인 경우에, 상기 프로세서는 16비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행하고,

   상기 2개의 낸드 플래시 메모리에 구현되는 페이지 구성은 1,024바이트이며,

   상기 낸드 플래시 메모리가 4개인 경우에, 상기 프로세서는 32비트 데이터 액세스 방식으로 데이터 읽기/쓰기를 수행하며,

   상기 4개의 낸드 플래시 메모리에 구현되는 페이지 구성은 2,048바이트이고,

   상기 낸드 플래시 메모리의 개수에 따라 낸드 플래시 메모리 액세스에 관한 제어 명령의 어드레스 체계를 가변하는 것을 특징으로 하는 프로세서와 다수의 낸드 플래시 메모리의 액세스 연결 장치.
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