JP5832901B2 - シリアル不揮発性メモリに対する向上されたアドレス能力 - Google Patents

Description

ここに開示された主題は、不揮発性メモリデバイスに関する。また特に、シリアルフラッシュメモリデバイスに対する向上されたアドレス能力に関する。

フラッシュメモリデバイスを含む不揮発性メモリデバイスは、電子的装置の広い範囲で見受けられる。特に、フラッシュメモリデバイスは、コンピュータ、デジタルカメラ、携帯電話、パーソナルデジタルアシスタントなどにおいて使用することができる。多くの応用機器において、フラッシュメモリデバイスは、プロセッサ上で実行されるべき命令を記憶できる。また、これらの応用機器の少なくとも幾つかにおいて、そのプロセッサは、例えば、直接実行（ｅｘｅｃｕｔｅ−ｉｎ−ｐｌａｃｅ：ＸｉＰ）実装のような方法で、フラッシュメモリデバイスから命令をフェッチできる。これらの応用機器およびその他に関して、プロセッサおよびその他のシステムにアクセス可能なフラッシュメモリアドレスの範囲、したがって、フラッシュメモリの記憶装置の容量は、フラッシュメモリから利益を得ることができる応用機器の範囲に強い影響を与える。

請求項に記載の主題は、明細書の結びの部分で特に指摘され明確に請求されている。しかしながら、構成および／または動作の方法の両方に関して、それらの目的、特徴、および／または長所とともに、以下の詳細な記述を以下の添付図とともに読み、参照することによって、最も良く理解することができる。図において、

シリアルフラッシュメモリデバイスを含むコンピューティングプラットホームの実施形態例のブロック図である。

単一入力および単一出力動作のために構成されるシリアルフラッシュメモリデバイスの実施形態例を描いたブロック図である。

シリアル周辺インタフェース読出し動作の例の図である。

シリアルフラッシュメモリ記憶装置の実施形態例のブロック図である。

シリアルフラッシュメモリデバイスに対するアドレス能力を増強するための方法の実施形態例のフロー図である。

以下の詳細な説明において、ここの一部を形成する添付の図に対して言及がなされる。ここでは、類似の数字は、対応するまたは類似の構成部分を指し示すために、明細書全体にわたって類似の部分を示す。図の単純化および／または明確化のために、図において描かれている構成部分は一定の比率に縮尺（拡大）して描かれる必要はないことを理解されたい。例えば、幾つかの構成部分の寸法は、明確化のために、他の構成部分に対して誇張されてよい。さらに、他の実施形態も使用されてよいことを理解されたい。加えて、請求項に記載の主題の範囲から離れることなく、構造的または論理的な変更がなされてよい。また、方向または参照、例えば、上、下、上部、底部などが、図の考察を容易にするために使用されるが、これらは請求項に記載の主題の適用を限定することを意図するものではない。従って、以下の詳細な説明は、請求項に記載の主題の範囲またはそれと均等の記載を限定するように捉えられるものではない。

以下の詳細な説明において、数字で特定された詳細は、請求項に記載の主題の完全な理解を与えるために記載される。しかしながら、当業者であれば、その請求項に記載の主題は、これらの特定の詳細なしで実施することができることを理解されたい。他の場合において、通常の知識を有する者によって知られるであろう方法、装置、またはシステムは、請求項に記載の主題を不明瞭にしないために、詳細には記述されていない。

この明細書の全体を通じての“一つの実施形態”または“実施形態”への言及は、特定の実施形態と関連して記述されている特定の特徴、構成、または特徴性が、請求項に記載の主題の少なくとも一つの実施形態に含まれてよいことを意味してよい。このように、この明細書の全体を通じての様々な場所における“一つの実施形態”または“実施形態”の用語の出現は、記載されている同じ実施形態または任意の一つの特定の実施形態に言及することを意図する必要はない。さらに、記載されている特定の特徴、構成、または特性は、一つ以上の実施形態と様々な方法で組み合わせられてよい。一般的にもちろん、これらのおよび他の点は、特定な使用文脈とともに変更されてよい。このため、その記載の特定な文脈またはこれらの用語の使用は、その文脈に対して推しはかることに関して有用な助けになることができる。

同様に、ここに使われている“および”、“および／または”と、“または”は、そのような用語が使用される文脈上の少なくとも一部分に依存することがまた期待される様々な意味を含む。典型的には、“および／または”と同様に“または”は、Ａ、Ｂ、またはＣのようなリストに関連して使用されるとき、排他的な意味において使用されるＡ、Ｂ、またはＣと同様に、包括的な意味で使用されるＡ、Ｂ、およびＣを意味することを意図している。さらに、ここで使用される用語“一つ以上”は、単数形で使用される任意の特徴、構成、または特性を記述するために使用されてよく、あるいは主要点、構造、または特質の幾つかの組合せを記述するために使用されてよい。しかしながら、これは図示された例にすぎず、請求項に記載の主題はこの例に限定されないことに留意されたい。

以下に続く詳細な説明の幾つかの部分は、コンピュータメモリのようなコンピューティングプラットフォームメモリ内に記憶されたデータビットまたはバイナリデジタル信号上の動作のアルゴリズムまたは記号表現に関して提出される。これらのアルゴリズムの記述または表現は、データ処理の分野における通常の技術を有する者によって、彼らの仕事の要旨をその分野の技術を有する他の者に伝えるために使用される技法の例である。ここでのアルゴリズムは、一般的に言って、筋の通った動作シーケンスまたは所望の結果に導くための同様の処理であると考えられる。この文脈において、動作または処理は、物理量の物理的な動作を含んでいる。典型的には、必ずしも必要ではないが、そのような量は、記憶され、伝送され、結合され、比較され、または別の方法で動作されることのできる、電気的なまたは磁気的な信号の形態をとることができる。ビット、データ、値、要素、記号、文字、用語、数、数字等のような信号に言及することは、主として一般的に使用されているという理由で多くの場合便利であることがわかっている。しかしながら、これらのおよび同様の表現の全ては、適切な物理量に関連され、そして便宜的なラベルにすぎないことを理解されたい。特に別な方法で明言されないのであれば、以下の考察から明らかなように、この明細書の全体を通じて、“処理すること”、“コンピューティング”、“計算すること”、“決定すること”などの表現を使用する考察は、コンピュータまたは同様の電子計算装置のようなコンピューティングプラットフォームの実行または手順に言及することを理解されたい。そのコンピューティングプラットフォームは、そのコンピューティングプラットフォームのメモリ、レジスタ、または他の情報記憶装置、送信装置、または表示装置内の、電子的なまたは磁気的な物理量として表現されるデータを、動作しまたは転送する。さらに、特に別な方法で明言されないのであれば、フロー図またはその他を参照してここに記載されている手順はまた、全体的にまたは部分的に、そのようなコンピューティングプラットフォームによって実行されおよび／または制御されてよい。

上述のように、多くの応用機器のために、フラッシュメモリデバイスはプロセッサ上で実行されるべき命令を記憶してよく、また、これらの応用機器のうちの少なくとも幾つかにおいて、そのプロセッサは、例えば、直接実行（ｅｘｅｃｕｔｅ−ｉｎ−ｐｌａｃｅ：ＸｉＰ）実装のような方法で、フラッシュメモリデバイスから命令をフェッチしてよい。ここに使用されているように、用語“ｅｘｅｃｕｔｅ−ｉｎ−ｐｌａｃｅ”は、その略語“ＸｉＰ”とともに、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような中間記憶装置から命令をフェッチするのではなく、例えばフラッシュメモリのような長期間記憶装置から命令をフェッチするプロセッサに関連する。

フラッシュメモリは、少なくとも部分的に、電気的に消去可能でプログラム可能な能力によって特徴づけられ、そして、ほんの数例だけ挙げると、デジタルカメラ、携帯電話、パーソナルデジタルアシスタント、携帯ナビゲーション装置、携帯音楽プレーヤ、ノートブックコンピュータ、デスクトップコンピュータ等を含むがそれらに限定されない非常に広範囲の電子的装置において使用されてよい。また、フラッシュメモリデバイスは、パラレルデータインタフェースまたはシリアルインタフェースのどちらかを備えてよい。パラレルインタフェースは、少なくとも幾つかの例において、入力／出力端子数が増やされていることが少なくとも部分的な理由で、相対的に良好なデータスループットを可能にできる。シリアルインタフェースは、それに対して、入力／出力端子数が減らされていることが少なくとも部分的な理由で、コスト低減を提供できる。シリアルフラッシュメモリデバイスは、一般的に、総計で１６Ｍ（メガ）の記憶領域に対して、２４ビットアドレスでアドレス指定されてよい。バイト幅装置に対しては、総記憶容量は、最大１２８Ｍｂを備えてよい。ＸｉＰ応用機器その他に対しては、一般的なシリアルフラッシュメモリデバイスに対して相対的に制限されたアドレスおよび記憶容量の範囲が、シリアルフラッシュメモリ技術から利益を受けてよい応用機器の範囲に強い影響を与えるかもしれない。

システム設計者は、コストを削減しながら向上された性能を提供することを捜し求めるので、シリアルフラッシュメモリデバイスのアドレス能力を拡張することは有利であろう。８ビット命令コードおよび２４ビットアドレスを必要とする標準シリアル周辺相互接続（ＳＰＩ）プロトコルを変更することなくアドレス能力を拡張することもまた有利であろう。そのようなプロトコルの変更は、チップメーカに、例えば、２４ビットアドレスよりも大きなアドレスに適応するように彼らの装置を改造することを要求するだろう。ここに記載される実施形態は、ＳＰＩプロトコルに対して変更を要求することなく、シリアルフラッシュメモリデバイスのアドレス能力、およびそのために最大記憶容量を拡張できる。さらに、ここに記載されている実施形態はシリアルフラッシュメモリデバイスに言及してよいが、請求項に記載の主題の範囲はそのようには限定されない。他の実施形態は、ほんの二組の例だけ挙げると、リードオンリーメモリ（ＲＯＭ）、相変化メモリ（ＰＣＭ）等を含むがそれらには限定されない、不揮発性メモリの他のタイプを使ってもよい。

図１は、プロセッサ１１０およびシリアルフラッシュメモリ２００を備えるコンピューティングプラットフォーム１００の実施形態例のブロック図である。この例に対するメモリ２００は、以下により十分に考察されるように、シリアル周辺インタフェース（ＳＰＩ）１１５経由でプロセッサ１１０に結合される。一つ以上の実施形態として、シリアルフラッシュメモリ２００は、制御部２２６および拡張アドレスレジスタ２２４を備えてよい。メモリ２００は、複数の記憶位置を備える記憶領域４００をまた備えてよい。さらに、メモリ２００は、任意の広範囲の考えられるオペレーティングシステムおよび／またはアプリケーションのためのコードを備えてよい命令２２２を記憶してよい。その命令はプロセッサ１１０によって実行されてよい。この例に対しては、プロセッサ１１０およびメモリ２００は、プロセッサ１１０が長期間記憶装置から命令を直接的にフェッチしてよい直接実行（ＸｉＰ）型実装として構成されることに留意されたい。

一つ以上の実施形態として、制御部２２６はプロセッサ１１０から一つ以上の信号を受信してよく、そして、データ読出し動作を含む多くの動作の任意のものを実行するための一つ以上の内部制御信号を生成してよい。その信号によって例えばプロセッサ１１０は命令２２２にアクセスしてよい。ここにおいて使用されるように、用語“制御部”は、フラッシュメモリデバイスに関連するように、コマンドシーケンスの管理または実行に必要とされる任意の回路または論理素子を、含むことを意味している。

ここに使用されるように用語“コンピューティングプラットフォーム”は、信号の形態でデータを処理しまたは記憶する能力を含むシステムまたは装置に関連する。そのようにして、この文脈では、コンピューティングプラットフォームは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せを備えてよい。図１に示されるように、コンピューティングプラットフォーム１００は、そのような例の一つにすぎない。そして、請求項に記載の主題の範囲はこれらの点に限定されるものではない。一つ以上の実施形態として、コンピューティングプラットフォームは、パーソナルデスクトップまたはノートブックコンピュータ、高精細度テレビ、デジタル・バーサタイル（ｖｅｒｓａｔｉｌｅ）・ディスク（ＤＶＤ）プレーヤまたはレコーダ、ゲームコンソール、衛星テレビ受信機、携帯電話、パーソナルデジタルアシスタント、携帯オーディオまたはビデオプレイバックまたは録音装置などを含むがそれらには限定されない広い範囲のデジタル電子的装置の任意のものを備えてよい。さらに、特に別な方法で明言されないのであれば、フロー図またはその他を参照してここに記載されている手順はまた、全体的にまたは部分的に、コンピューティングプラットフォームによって実行されまたは制御されてよい。ここに記載される実施形態例として、コンピューティングプラットフォーム１００は携帯電話を備えてよいが、再び、請求項に記載の主題の範囲はそのようには限定されない。

上述したように、実施形態として、プロセッサ１１０は、シリアル周辺インタフェース１１５を経由して、シリアルフラッシュメモリ２００に結合されてよい。実施形態に対する用語“シリアル周辺インタフェース”は、幾つかの電子的装置における構成部品間のシリアル通信のためのデファクトスタンダード（業界標準）に関連する。ＳＰＩ１１５は、以下により十分に考察されるように、クロック信号、入力／出力信号、およびスレーブ選択信号を含む多くの信号を備えてよい。図２は、以下に記載されるように、シリアルフラッシュメモリデバイス２００に関連するときの、ＳＰＩ１１５に対する一つの動作モード例を図示している。図２の例に関して、単一入力／単一出力動作モードが図示されている。しかしながら、これは、動作モード例にすぎず、請求項に記載の主題の範囲は、この点に限定されるものではない。他に考えられる動作モードは、二重入力／出力インタフェース動作、および四重入力／出力インタフェース動作を含んでよいが、それらに限定されるものではない。

一つ以上の実施形態として、記憶装置４００は、記憶位置の複数のサブセット（部分集合）に体系づけられる。実施形態例では、個々のサブセットは拡張アドレスレジスタ２２４に記憶された拡張アドレス値によって識別される。識別されるサブセットを有する記憶位置は、例えばプロセッサ１１０から受信されたアドレスによって識別される。以下により十分に考察されるように、ＳＰＩに互換のアドレスは２４ビットから成ってよい。通常、２４ビットアドレスは、最大で１６Ｍ（メガ）個の記憶位置を識別することができるだろう。しかしながら、拡張アドレスレジスタ２２４とともに使用されたとき、１６Ｍ個より大きな記憶位置がアドレス指定されてよい。８ビット拡張アドレスレジスタを使用しバイト幅記憶位置を仮定する実施形態に対しては、最大アドレス指定可能メモリ空間は、３２Ｇｂに達してよい。ＳＰＩプロトコルの２４ビットアドレスを維持しながらのアドレス指定可能メモリ空間の増大は、システム設計者に、より広いメモリ空間が要望されるアプリケーションにおいてシリアルフラッシュメモリデバイスを使用することを可能にする。もちろん、ここに記載されるメモリ構成は例にすぎず、請求項に記載の主題の範囲はこれらの点に限定されるものではない。また、ＳＰＩプロトコルは、プロトコル例にすぎず、再び、請求項に記載の主題の範囲はそのようには限定されない。

図２は、単一入力／出力（Ｉ／Ｏ）インタフェース動作のために構成されたシリアルフラッシュメモリ装置の実施形態例を図示するブロック図である。シリアルフラッシュメモリ２００は、電源に結線される端子Ｖcc、およびまた電源にさらに結線されてもよい端子Ｖppを備えてよい。しかし、これはまた、以下に記載するように、他の構成では他の目的を有する。メモリ２００は、接地信号への電気的な接続を提供する端子Ｖssをまた含んでよい。この例に対するシリアルフラッシュメモリ２００はまた、リセット＃信号端子２０１、クロックＣ信号端子２０３、およびスレーブ（Ｓ＃）信号端子２０５ばかりでなく、データ入力端子ＤＩ ２１１およびデータ出力端子ＤＯ ２１２をも備えてよい。もしシリアルフラッシュメモリ２００が単一入力、単一出力モードで動作するならば、情報は、ＤＩ ２１１を介してメモリにシフト入力され、そして、ＤＯ ２１２を介してメモリからシフト出力されてよい。一つ以上の実施形態として、端子２０１は、例えばホールド＃信号を含んでしかしそれには限定されずに、他の目的のために使用されてよい。もちろん、請求項に記載の主題の範囲は、この点に限定されるものではない。

図３は、一つ以上の実施形態として、ＳＰＩプロトコルと互換のコマンドシーケンス例を図示している。実施形態として、ＳＰＩコマンドシーケンスは、Ｓ＃２０５の立下りエッジで始まる１バイトコマンドコードで開始してよい。８ビットコマンドコードは、実施形態例としては、最上位ビット（ＭＳＢ）が最初にＣ２０３の立上りエッジ上にきて、ＤＩ２１１にラッチ入力されてよい。特定のコマンドコードに依存して、そのコマンドコードには、付加的なアドレスバイトが続けられ、ダミーバイトおよび／またはデータバイトが続けられてよい。コマンドに対する入力サイクルの総数は、その特定のコマンドコードに依存する。さらに、この例に対しては、アドレスビットが、Ｃの立上りエッジ上でＤＩ２１１にラッチされてよい。また、未定義（ドントケア）のデータがＤＩ２１１にシフトされる間は、ダミークロックサイクルと呼ばれる。また、実施形態として、コマンドコードと同様に、アドレス、ダミー、およびデータバイトに関しては、この例では最上位ビットが最初にＤＩ２１１でラッチされるが、請求項に記載の主題の範囲はこの点に限定されるものではない。図３の例に対しては、コマンドシーケンスは、読出し動作であり、ダミーサイクルはない。コマンドコードは、８クロックサイクルから成るバイト０で受信され、アドレス３バイトが続いて起こる２４クロックサイクルの間に受信される。

さらに、実施形態として、特定のコマンドコードに依存して、データバイトが、入力データとしてＤＩ２１１でラッチされ、あるいは出力データとしてＤＯ２１２から転送されてよい。ＤＩ２１１を通ってデータを入力するサイクルに対しては、ＤＯ２１２は高インピーダンス（Ｚ）状態にセットされてよい。この例に対しては、命令コードは読出しサイクルを示しているので、データはバイト４および５の間にＤＯ２１２上にシフト出力される。

また、実施形態として、Ｓ＃２０５の立上りエッジは、コマンドシーケンスに終了を知らせてよく、また、ＳＰＩインタフェースのリセットを開始してよい。Ｓ＃をディアサートする（非アクティブにする）ことはまた、読出し動作に対する出力データストリームの終了の結果を生じてよく、ＤＯ２１２を高インピーダンスＺ状態にしてもよく、そしてまた、メモリ２００がスタンバイモードに入る結果を生じてよい。もちろん、これらはＳ＃２０５をディアサートすることの考えられる結果の例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。ここに記載される動作、コマンドシーケンス、およびシリアルフラッシュメモリデバイス構成は、例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。

図３でわかるように、ＳＰＩ読出しおよび書込み動作に対しては、２４ビットアドレスが使用される。その２４ビットアドレスは、メモリ内の１６Ｍ（メガ）個の記憶位置を識別することを提供する。しかしながら、拡張アドレスレジスタ２２４を使用することにより、メモリ位置の多くのサブセットまたはセグメントのうちの任意のものを識別することができ、その２４ビットアドレスは識別されたセグメント内のその記憶位置を識別するために使用されるようにすることができる。実施形態例として、個々のセグメントは１６Ｍ記憶位置までから成ってもよく、そしてマルチセグメントを用いることにより１６Ｍよりも大きな多くの記憶位置が達成される。

図４は、最初に図１に図示した、シリアルフラッシュメモリ記憶装置４００の実施形態例のブロック図を図示する。実施形態として、記憶装置４００は、多くのセグメントを備えてよい。図４の例に対しては、４つのセグメントが図示される。しかしながら、これは記憶装置４００の構成例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。例えば、他の実施形態は４セグメントより少ないセグメントを組み込んでよく、また他の実施形態は４セグメント以上のセグメントを組み込んでよい。一つ以上の実施形態として、個々のセグメントは、拡張アドレス値を除いたアドレスによって識別されることのできる限り多くの記憶位置を含んでよい。例えば、２４ビットアドレス体系に対しては、個々のセグメントは１６Ｍ（メガ）記憶位置を備えてよい。バイト幅メモリ体系を組み入れた実施形態に対しては、個々のセグメントは１２８Ｍｂ記憶を備えてよい。このため、４つのセグメントに対しては、記憶装置４００の総メモリ記憶容量は、５１２Ｍｂを備える。しかしながら、これは記憶容量の例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。

図４に図示される実施形態例に対しては、拡張アドレスレジスタ２２４は８ビットを成してよい。この例に対するプロセッサ１１０は、拡張アドレス値をメモリ２００に書いてよく、その値は拡張アドレスレジスタ２２４に記憶されてよい。レジスタ２２４に記憶された８ビット値は、プロセッサから引き続いて受信される２４ビットアドレス４０２と結合されて、記憶位置にアクセスするために使用される３２ビットアドレスを生成ことができる。実施形態として、拡張アドレスレジスタ２２４に記憶された値は、３２ビットアドレス例中に最上位バイトを備え、そしてセグメントのうちの一つを識別してよい。例えば、拡張アドレスレジスタ２２４内の値００００００１１ｂは、セグメント３へのおよび／またはセグメント３からのメモリアクセスを引き起こす。実施形態例として、値００００００００ｂはセグメント０を識別してよく、０００００００１ｂはセグメント１を識別してよく、そして００００００１０ｂはセグメント２を識別してよい。選択されたセグメント内のアクセスされるべきその記憶位置は、２４ビットアドレス４０２によって決定されてよい。また、実施形態として、今の例に対して引き続いて起こるメモリアクセスがセグメント３に対してもし予定されているならば、拡張アドレスレジスタに対するそれ以上の書込み動作は必要とされず、任意の受信された２４ビットアドレスはセグメント３における記憶位置を指示するだろう。

上述したように、一つ以上の実施形態として、メモリアクセスに対する第１、第２、および第３のアドレスバイトが、ＳＰＩプロトコルに従った少なくとも幾つかの事例において、通常の仕方で使用される。実施形態として、第４のアドレスバイトが拡張アドレスレジスタ２２４によって与えられて、メモリアクセスにおいて別な方法でＳＰＩプロトコルにおいて与えられるであろうよりも大きなアドレス指定をすることを可能にしてよい。一つ以上の実施形態として、拡張アドレスレジスタ２２４は専用の書込み命令によってプログラムされるようにしてよい。実施形態として、そのコードはＣ５ｈとしてよいが、請求項に記載の主題の範囲はこの点に限定されるものではない。実施形態として、レジスタ２２４に対するデフォルト値は００ｈとしてよいが、再び、請求項に記載の主題の範囲はこの点に限定されるものではない。また、実施形態として、専用の読出し命令が、拡張アドレスレジスタ２２４の内容が正しいことを確かめるために使用されてよい。実施形態として、その命令コードは６６ｈであってよいが、もう一度、請求項に記載の主題の範囲はこの点に限定されるものではない。

以下の考察において、幾つかのメモリ構成例が考察される。しかしながら、考察される構成および技術は例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。実施形態例として、２５６Ｍｂフラッシュメモリが２つの１２８Ｍｂバンクとして想定されてよい。図４に図示される例は４つのセグメントを示しているが、この例では、２つのバンクが考察される。２つのセグメントまたはバンクの場合において、拡張アドレスレジスタの最下位ビットが、その２つのセグメントのうちのどちらがアクセスされるかを制御する。ここに使用されるように、用語“バンク”、“セグメント”、および“サブセット”は、ここでは交換できるようにして使用される。この２セグメントの例である２５６Ｍｂに対して、もし０番目のセグメントがアクセスされるときには、値００００００００ｂが８ビット拡張アドレスレジスタ２２４に書かれ、もしセグメント１がアクセスされるときには、値０００００００１ｂがレジスタ２２４に書かれる。この方法で、レジスタ２２４の最下位ビットが、記憶領域の２５６Ｍｂへのアクセスを提供する２５ビットアドレスのうちのビット［２４］として振る舞ってよい。

図４に図示されるように、５１２Ｍｂフラッシュメモリデバイスが４つの１２８Ｍｂバンクに構成される例に対しては、もしセグメント２がアクセスされるときには、値００００００１０ｂが拡張アドレスレジスタ２２４に書かれてよい。もしセグメント３がアクセスされるときには、値００００００１１ｂがレジスタ２２４に記憶されてよい。この方法で、レジスタ２２４の最下位２ビットが、記憶領域の５１２ｂへのアクセスを提供する２６ビットアドレスのうちのビット［２５，２４］として振る舞ってよい。

他の例として、高速読出し動作が実行されるべき場合を考える。高速読出し動作は、１２８Ｍｂデータが出力端子ＤＯ２１２上でフラッシュメモリ２００の外部にシフト出力される結果を生じてよい。この例に対して、もし拡張アドレスレジスタ２２４がそこに値００００００００ｂを記憶し、そしてもし、３バイトアドレスが次に続く高速読出しコマンドコードがフラッシュメモリ２００において受信されたとき、１２８Ｍｂデータが、この例に対してはセグメント０である拡張アドレスレジスタ２２４によって識別されるセグメント内の、３バイトアドレスによって識別される記憶位置に記憶されたデータから始まって、ＤＯ２１２上にシフト出力されてよい。一つ以上の実施形態として、もしそのチップが選択された状態を維持するとき、１２８Ｍｂの全てが、たとえその１２８Ｍｂが一つのセグメントから他のセグメントへ及んでも、記憶装置４００から引き出されてよい。そのアドレスは、もしその１２８Ｍｂがセグメント境界を横切ったときにはそのデータが隣接するブロックから引き出されるように、メモリ２００の内部で、インクリメントされてよい。

同様に、高速読出し動作がセグメント１で始まるアドレスで実行されるべき例を考える。この例に対して、記憶装置４００は図４に図示される４セグメントよりは２つの１２８Ｍｂセグメントを備えると仮定する。この例に対して、１２８Ｍｂの高速読出し動作をセグメント１から開始するために、書込み動作が拡張アドレスレジスタ２２４に値０００００００１ｂをプログラムするために実行される。拡張アドレスレジスタ書込み動作の後、高速読出し動作が、適切なコードコマンドをプロセッサ１１０からメモリ２００に送り、そして引き続いて適切な３バイトアドレスを送ることにより、開始される。一つのダミーサイクルの後、データが、拡張アドレスレジスタ２２４によって識別されるセグメント１中の上記３バイトアドレスによって識別される記憶位置から開始されて、ＤＯ２１２上にシフト出力され始める。先の例のように、そのチップ選択がアクティブ状態を維持するとき、そのアドレスは、もしその１２８Ｍｂがセグメント１からセグメント０に及ぶときにそのアドレスがセグメント１の末尾からセグメント０の先頭に移り替わってゆくように、メモリ２００の内部でインクリメントされてよい。

上述の例に対して、メモリアクセスは、通常のメモリ読出しおよび書込み動作を用いておよび通常のアドレスを用いてシリアルフラッシュメモリデバイスに対して行われる。幾つかの実施形態として、それらの動作は、ＳＰＩプロトコルと互換性があってよい。それらの実施形態例におけるシリアルフラッシュメモリに対するアドレス能力は、アクセスされるべきメモリのそのセグメントを明示するために使用されてよい拡張アドレスレジスタによって、向上される。メモリ読出しおよび／または書込み動作を実行する前にその拡張アドレスレジスタに適切な値を書くことによって、そしてメモリのその明示されたセグメント内の記憶位置にアクセスするために通常のアドレッシング体系を用いて、それらの動作が実行されるようにすることができる。この方法で、普通は通常のアドレッシングを用いて可能であるよりも大きなメモリ領域が達成されるようにすることができる。

図５は、シリアルフラッシュメモリデバイスに対するアドレス能力を向上するための方法の実施形態例のフロー図である。ブロック５１０において、拡張アドレス値がシリアルフラッシュメモリデバイスで受信されてよい。前述したようにして、その拡張アドレス値は、シリアルフラッシュメモリデバイス内の記憶位置の複数のサブセットのうちの一つを識別してよい。ブロック５２０において、その拡張アドレス値は、シリアルフラッシュメモリデバイス内の拡張アドレスレジスタに記憶される。その拡張アドレス値は、別の方法ではその拡張アドレス値がなければ可能ではないであろうメモリ量にアクセスするために、ＳＰＩプロトコルと互換性のあるアドレスのような通常のアドレスと連結されて使用される。その拡張アドレス値と連結されて使用されるアドレスは、ブロック５３０に図示されるように、フラッシュメモリデバイスによって受信されてよい。ブロック５４０において、メモリデバイス内の記憶位置は、少なくとも一部が、その拡張アドレス値およびその受信されたアドレスに基づいてアクセスされてよい。その拡張アドレス値は、多くのサブセットの中から記憶位置のサブセットを識別し、その受信されたアドレスは、記憶位置の識別されたサブセット内のその記憶位置を識別してよい。この方法において、アドレス指定可能な最大のフラッシュメモリ記憶領域が、アドレスのビット数によって境を限られることなく、アクセスされるようにすることができる。もちろん、上述のことはシリアルフラッシュメモリデバイスの向上されたアドレス能力の例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。例えば、請求項に記載の主題に従う実施形態は、ブロック５１０から５４０の全て、それ以下、またはそれ以上を含んでよい。また、ブロック５１０から５４０の順番は、順番の一例にすぎず、請求項に記載の主題の範囲はこの点に限定されるものではない。

もちろん、上述の向上されたアドレスレジスタおよび記憶装置の構成および配設は一例にすぎず、広い範囲の変形実施形態が可能である。請求項に記載の主題の範囲はここに記載される実施形態例の具体的な詳細に限定されるものではない。例えば、ここに記載された実施形態は２４ビットアドレスおよび８ビット拡張アドレスレジスタに言及しているが、請求項に記載の主題の範囲はこの点に限定されるものではなく、一つ以上の実施形態として、他のアドレスサイズおよび拡張アドレスレジスタおよび値サイズが使用されてよい。

上述の記載において、請求項に記載の主題の様々な態様が記載されてきた。説明の目的のために、システムまたは構成は、請求項に記載の主題の理解を与えるために明らかにされた。しかしながら、請求項に記載の主題は、これらの特定の詳細なしに実施されてよい。他の例において、よく知られている特徴は、請求項に記載の主題を不明瞭にしないように省略されまたは簡略化された。主要点はここに図示されまたは記載されているが、多くの変形、代替、変更、または均等物が、すぐに当業者に想到されるだろう。それゆえに、添付の請求項は、請求項に記載の主題の真の精神（思想）の中に入るような変形または変更の全てにその範囲が及ぶことが意図されている。

Claims (14)

1. 複数のバンクで構成される複数の記憶位置と、
   前記複数のバンクの第１バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
   前記拡張アドレス値と、前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンドと、アドレスとを受信するための入力端子と、
   前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第１バンクと前記複数のバンクの第２バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部と、
   を備えることを特徴とするシリアル不揮発性メモリデバイス。
2. 請求項１に記載のメモリデバイスであって、前記拡張アドレス値は８ビット値を備えることを特徴とするメモリデバイス。
3. 請求項２に記載のメモリデバイスであって、前記アドレスは２４ビットアドレスを備えることを特徴とするメモリデバイス。
4. 請求項３に記載のメモリデバイスであって、前記制御部は、シリアル周辺インタフェースプロトコルと互換性のある読出しおよび／または書込み動作を実行するように適合され、前記シリアル不揮発性メモリデバイスはシリアルフラッシュメモリデバイスを備えることを特徴とするメモリデバイス。
5. 請求項４に記載のメモリデバイスであって、前記制御部は、少なくとも一部が前記入力端子で前記拡張アドレス値を受信するのに応じて、前記シリアル周辺インタフェースプロトコルと互換性のある書込み動作を前記拡張アドレスレジスタに対して実行するようにさらに適合されることを特徴とするメモリデバイス。
6. 請求項１に記載のメモリデバイスであって、前記複数のバンクのうちの一つ以上は１６Ｍ（メガ）個の記憶位置を備えることを特徴とするメモリデバイス。
7. 請求項６に記載のメモリデバイスであって、前記複数の記憶位置のうちの一つ以上は８ビット記憶位置を備え、前記複数のバンクは１２８Ｍｂの容量を有するバンクを備えて１２８Ｍｂよりも大きな前記メモリデバイスのための総容量を与えることを特徴とするメモリデバイス。
8. プロセッサと、
   前記プロセッサに結合されるシリアル不揮発性メモリデバイスと、
   を備え、前記メモリデバイスは、
   複数のバンクで構成される複数の記憶位置と、
   前記複数のバンクの第１バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
   前記プロセッサから前記拡張アドレス値と、前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンドと、アドレスとを受信する入力端子と、
   前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第１バンクと前記複数のバンクの第２バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部と、
   を備えることを特徴とするシステム。
9. 請求項８に記載のシステムであって、前記拡張アドレス値は８ビット値を備えることを特徴とするシステム。
10. 請求項９に記載のシステムであって、前記アドレスは２４ビットアドレスを備えることを特徴とするシステム。
11. 請求項８に記載のシステムであって、前記制御部は、シリアル周辺インタフェースプロトコルと互換性のある読出しおよび／または書込み動作を実行するように適合され、前記シリアル不揮発性メモリデバイスはシリアルフラッシュメモリデバイスを備えることを特徴とするシステム。
12. 請求項１１に記載のシステムであって、前記制御部は、少なくとも一部が前記プロセッサから前記拡張アドレス値を受信するのに応じて、前記シリアル周辺インタフェースプロトコルと互換性のある書込み動作を前記拡張アドレスレジスタに対して実行するようにさらに適合されることを特徴とするシステム。
13. 請求項８に記載のシステムであって、前記複数のバンクのうちの一つ以上は１６Ｍ（メガ）個の記憶位置を備えることを特徴とするシステム。
14. 請求項１３に記載のシステムであって、前記複数の記憶位置のうちの一つ以上は８ビット記憶位置を備え、前記複数のバンクは１２８Ｍｂの容量を有するバンクを備えて１２８Ｍｂよりも大きな前記メモリデバイスのための総容量を与えることを特徴とするシステム。