JP4383601B2 - 高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法 - Google Patents
高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子及び出力側端子を一辺に並設してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置に関する。
【0002】
また本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う2組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置の実装方法に関する。
【0003】
【従来の技術】
メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子及び出力側端子を一辺に並設してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置として、例えば、SO−RIMM(米国Rambus社が提唱するノート型パーソナルコンピュータ向けのRIMM(Rambus Inline Memory Module))の実装技術により実現されるメモリ装置がある。
【0004】
SO−RIMMは、ソケット(SO−RIMMソケット)を用い、[メモリコントローラ]−[SO−RIMMソケット1]−[SO−RIMMソケット2]−[終端抵抗]と直線的に配置するようなレイアウトが一般となっている。また一定のインピーダンス精度が必要なRambus信号は、8層以上の多層回路基板を用い、当該基板の内層にインピーダンスの整合を保って配線される。
【0005】
このSO−RIMMの外装構造を図5に示す。図5に於いて、SO−RIMM50は、矩形扁平状をなし、その一辺に、メモリコントローラから終端抵抗に至るRambus信号の入力側端子と出力側端子とを並設したコネクタ51a,51bが設けられ、モジュール表面に金属製のカバー(保護を兼ねたヒートスプレッター)52が設けられる。
【0006】
上記したような構造をなすSO−RIMMが、SO−RIMMソケットを用いて、SO−RIMM相互間、及びSO−RIMMと、メモリコントローラ、終端抵抗モジュール、クロックジェネレータ等との間で回路接続される。
【0007】
一般には図6に示すように、メモリコントローラ(MEM−CONT)61と、SO−RIMMソケット62Aに実装されたSO−RIMM63Aと、SO−RIMMソケット62Bに実装されたSO−RIMM63Bと、終端抵抗モジュール(RM)64とが直線的に配置するようになっている。尚、クロックジェネレータ(CLK−Gen)65は終端側のSO−RIMMから高速クロック信号を供給し一巡する。
【0008】
また、図6に於いて、各ユニット間を帯状につないでいるのは、一定のインピーダンス精度が要求されるRambus信号のマザーボード上のパターン配線(71,72,73)であり、この一定のインピーダンス精度が要求されるRambus信号はマザーボード(多層回路基板)の内層を使って配線するようになっている(パターン配線71,72の波線部分参照)。使用するマザーボードの層数は8層以上が推奨され、Rambus信号は28Ω±10%の精度で引くことが要求される。
【0009】
しかしながら8層の多層回路基板は、コストが高く、また、内層にRambus信号を引くことは表層に引く場合と比べインピーダンスの精度を出すことが困難となっている。即ち、一般に多層回路基板に於いて、決められた所定のインピーダンス精度を出す際、内層と表層とでは、表層の方がパターンの精度が出せるためインピーダンス制御も容易であり、内層はパターン精度が出し難く、かつ隣接層のパターン配線、スルーホール等に大きな影響を受けることからインピーダンス制御が表層に比べて難しい。
【0010】
この際、基板のコスト高を抑えるために、8層より層の薄い例えば4層や6層の基板を用いてRambus信号を表層配線すると、図6に示すように、SO−RIMMが実装される部分の下を表層の信号パターンが走ることになってしまう。ところが、SO−RIMMは、図5に示したように、金属カバーで覆われているため、表層の信号パターンは金属カバーの影響を受けて適正なインピーダンスを維持できなくなってしまい、従ってSO−RIMM実装時には決められた28Ω±10%の条件を満たすことができなくなってしまう。この影響により高速のRambus信号は反射等により波形の乱れが生じて、正しい信号の伝播が困難になり、動作上に於いて一定の信頼性を保つことができなくなるという問題が生じる。
【0011】
【発明が解決しようとする課題】
上記したように従来では、複数のSO−RIMMを縦続接続して高速メモリ装置を実現しようとする際、8層以上の多層回路基板を用い、Rambus信号を内層を通して実現するようになっているために、コストが大幅に上昇してしまうという問題があり、更に内層にRambus信号を引くことは表層に引く場合と比べインピーダンスの精度を出すことが難しく、従って設計上の難しさ及び製造上の高精度要求に伴う歩留低下から製品コストの上昇を招くという種々の問題があった。
【0012】
本発明は上記実情に鑑みなされたもので、安価な多層回路基板構成でメモリバス信号を一定のインピーダンスを保ち高速メモリモジュール間で縦続接続できる高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法を提供することを目的とする。
【0013】
また、本発明は、多層回路基板の表層パターンを用いてインピーダンスの一定した複数ビット幅の高速信号を複数の高速メモリモジュール間で縦続接続でき、これにより、安価な多層回路基板構成にて安定した高速メモリ動作が行える高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法を提供することを目的とする。
【0014】
また、本発明は、複数のSO−RIMMを用いて高速メモリ装置を実現する際に、コスト的に有利な層数の少ない安価なマザーボードを使用して、その表層に、決められた所定のインピーダンス精度が必要なRambus信号を配線し、SO−RIMMを実装してもマザーボード上のRambus信号パターンに影響を与えることなく、安価な層構成のマザーボードでSO−RIMMを安定して動作させることができる、高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号(例えばRambus信号)を扱う2組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュール(例えばSO−RIMM)を複数個接続して構成される高速メモリ装置を実現する際に、少なくとも2つの高速メモリモジュール相互のコネクタ間の高速信号配線を高速メモリモジュールの金属カバー面を避け、多層回路基板の表層パターンを用いて行うことで、4層、6層等の回路基板(マザーボード)を使用して、表層に複数ビット幅の高速信号(例えばRambus信号)を引き、Rambus信号配線のインピーダンスへの影響を防止したことを特徴とする。
【0016】
即ち、本発明は、メモリコントローラから導出されるメモリバス信号を受ける入力側端子と前記メモリバス信号を次段に導出する出力側端子とを一辺に並設したコネクタを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置に於いて、少なくとも2つの高速メモリモジュールのコネクタ相互を少なくとも一部を対向して平面的に配置して、前記各高速メモリモジュールに設けられたコネクタの入力側端子と出力側端子とを縦続接続したことを特徴とする。
【0017】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、第1の高速メモリモジュールと第2の高速メモリモジュールのコネクタ相互の少なくとも一部を対向して平面的に配置し、第1の高速メモリモジュールの出力側端子を第2の高速メモリモジュールの入力側端子に接続したことを特徴とする。
【0018】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、第1の高速メモリモジュールと第2の高速メモリモジュールのコネクタ相互の一部を対向して平面的に配置し、対向していないコネクタ部分の近傍に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第1の高速メモリモジュールの出力側端子を第2の高速メモリモジュールの入力側端子に接続し、前記第1の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第2の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第3の高速メモリモジュールの入力側端子を接続してなることを特徴とする。
【0019】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、第1の高速メモリモジュールと第2の高速メモリモジュールのコネクタ相互を対向して平面的に配置し、当該コネクタ相互の間に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第1の高速メモリモジュールの出力側端子を第2の高速メモリモジュールの入力側端子に接続し、前記第1の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第2の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第3の高速メモリモジュールの入力側端子を接続してなることを特徴とする。
【0020】
また、本発明は、上記高速メモリ装置に於いて、上記高速メモリモジュール相互の高速信号の回路接続を多層回路基板の表層パターンを用いて行うことを特徴とする。
【0021】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、コネクタ相互の少なくとも一部を近接させて基板両面にそれぞれ高速メモリモジュールを平面的に配置し、前記基板の一方面に設けられた高速メモリモジュールの出力側端子を前記基板のスルーホールを介し前記基板の他方面に設けられた高速メモリモジュールの入力側端子に接続してなることを特徴とする。
【0022】
また、本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を同一辺に並設したコネクタを有する扁平状の高速メモリモジュールを実装する複数ソケットの実装構造に於いて、ソケット相互の少なくとも一部が背合わせとなるようにモジュール挿入方向を互いに離反させて基板面に実装したことを特徴とする。
【0023】
また、本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う2組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置の実装方法に於いて、少なくとも2つの高速メモリモジュール相互のコネクタ間の高速信号配線を高速メモリモジュールの金属カバー面を避け、多層回路基板の表層パターンを用いて行うことを特徴とする。
【0024】
上記したような手段により高速メモリ装置を実現することにより、コスト的に有利な例えば4層や6層のマザーボードを使用して、表層に決められた所定のインピーダンス精度が必要な高速メモリバス信号を配線し、マザーボード上に高速メモリモジュールを実装してもマザーボード上の高速メモリバス信号パターンに影響を与えない、低層の安価なマザーボードで高速メモリモジュールを安定して動作させることができる。
【0025】
具体例を挙げると、SO−RIMMを複数用いて高速メモリ装置を実現する際に、8層のマザーボードを使用することなく、コスト的に有利な4層や6層のマザーボードを使用して、表層に決められた所定のインピーダンス精度が必要なRambus信号を配線し、そのマザーボード上にSO−RIMMを実装してもマザーボード上のRambus信号パターンに影響を与えない、コスト的に有利なマザーボード構成でSO−RIMMを安定して高速動作させることができる。
【0026】
【発明の実施の形態】
以下図面を参照して本発明の実施形態を説明する。ここでは、高速メモリ装置を構成する複数の高速メモリモジュールをSO−RIMM、インピーダンスがコントロールされた複数ビット幅の高速信号をRambus信号として構成及び作用を説明する。
【0027】
図1は本発明の第1実施形態に於ける、2つのSO−RIMMを用いて構成される高速メモリ装置のマザーボード上に於ける実装構造を示す図であり、ここではマザーボードを省略して示している。
【0028】
図中、11はDirect Rambusメモリのコントローラとなるメモリコントローラ(MEM−CONT)、12Aは前段のSO−RIMMが実装されるSO−RIMMソケット、12Bは後段のSO−RIMMが実装されるSO−RIMMソケット、13AはSO−RIMMソケット12Aに実装された前段のSO−RIMM、13BはSO−RIMMソケット12Bに実装された後段のSO−RIMM、14はRambus信号の終端抵抗となる終端抵抗モジュール(RM)、15はクロックジェネレータ(CLK−Gen)、16は終端側から供給されるRambus用のクロック信号線である。TIは上記SO−RIMM12A,12Bに設けられたコネクタの入力側端子、TOは同コネクタの出力側端子である。
【0029】
17はメモリコントローラ(MEM−CONT)11からSO−RIMMソケット12Aに実装された前段のSO−RIMM13Aに設けられたコネクタの入力側端子TIにRambus信号を受け渡すマザーボード上の表層のパターン配線である。
【0030】
18はSO−RIMMソケット12Aに実装された前段のSO−RIMM13Aに設けられたコネクタの出力側端子TOから、SO−RIMMソケット12Bに実装された後段のSO−RIMM13Bに設けられたコネクタの入力側端子TIにRambus信号を受け渡すマザーボード上の表層のパターン配線である。
【0031】
19はSO−RIMMソケット12Bに実装された後段のSO−RIMM13Bに設けられたコネクタの出力側端子TOに終端抵抗モジュール(RM)14を接続するためのマザーボード上の表層パターン配線である。
【0032】
また、上記各パターン配線17,18,19に示す一方向矢印はそれぞれRambus信号の受け渡し方向を示している。
【0033】
上記図1に示す実装構造に於いては、前段のSO−RIMM13Aを実装するSO−RIMMソケット12Aと、後段のSO−RIMM13Bを実装するSO−RIMMソケット12Bとがそれぞれコネクタの片方分ずつずらせて背合わせとなるように配置される。
【0034】
即ち、換言すると、前段のSO−RIMM13Aに設けられたコネクタの出力側端子TOと、後段のSO−RIMM13Bに設けられたコネクタの入力側端子TIとが至近距離で対向するように、SO−RIMMソケット12A、及びSO−RIMMソケット12Bをマザーボード上に配置する。
【0035】
このような配置及び信号配線とすることにより、メモリコントローラ(MEM−CONT)11からSO−RIMMソケット12A、SO−RIMMソケット12AからSO−RIMMソケット12B、SO−RIMMソケット12Bから終端抵抗モジュール(RM)14のいずれのパターン配線17,18,19に於いても、SO−RIMMソケット12Aに実装される前段のSO−RIMM13A、及びSO−RIMMソケット12Bに実装される後段のSO−RIMM13Bのエリア(SO−RIMMの少なくとも金属カバーのエリア)をRambus信号が通過しないため、SO−RIMMの金属カバー(図5参照)によるインピーダンス(28Ω±10%)への影響を避けることができる。
【0036】
従って4層や6層の比較的コストの安い多層回路基板をマザーボードに用いることができ、装置全体のコスト低減が図れる。
【0037】
また、上記した実施形態の実装構造によれば、マザーボードの表層にRambus信号の各パターン配線17,18,19を設けることで、Rambus信号を内層に配線する場合に比べ、一定のインピーダンス精度を出すことが容易であり、また、上述したようなSO−RIMMソケット12A,12Bの背合わせ配置により、図7に示す従来構造に比べてトータルの配線長も短くすることができ、決められたインピーダンス(28Ω±10%)の精度が必要なRambus信号のエリアを狭くできるので、よりパターン設計が容易になり、かつ安定した動作が期待できる。
【0038】
図2は本発明の第2実施形態に於ける実装構造を示す図であり、ここでもマザーボードを省略して示している。尚、図中、図1と同一部分には同一符号を付して、その説明を省略する。
【0039】
この第2実施形態では、SO−RIMMソケット12AとSO−RIMMソケット12Bとを背合わせにし、そのソケット相互の間に、メモリコントローラ(MEM−CONT)11と、終端抵抗モジュール(RM)14を配置している。
【0040】
この図2に示す第2実施形態に於いても、メモリコントローラ(MEM−CONT)11からSO−RIMMソケット12A、SO−RIMMソケット12AからSO−RIMMソケット12B、SO−RIMMソケット12Bから終端抵抗モジュール(RM)14のいずれのパターン配線17,18,19に於いても、SO−RIMMソケット12Aに実装される前段のSO−RIMM13A、及びSO−RIMMソケット12Bに実装される後段のSO−RIMM13Bのエリア(SO−RIMMの少なくとも金属カバーのエリア)をRambus信号が通過しないため、SO−RIMMの金属カバー(図5参照)によるインピーダンス(28Ω±10%)への影響を避けることができる。
【0041】
従って4層や6層の比較的コストの安い多層回路基板をマザーボードに用いることができ、装置全体のコスト低減が図れる。
【0042】
また、上記した実施形態の実装構造によれば、マザーボードの表層にRambus信号の各パターン配線17,18,19を設けることで、Rambus信号を内層に配線する場合に比べ、一定のインピーダンス精度を出すことが容易であり、パターン設計が容易になるとともに、安定した動作が期待できる。更にこの第2実施形態に於いては、一定のインピーダンス精度が必要なRambus信号を基板の表層に、直線的に配線できるため、マザーボード上でのインピーダンス制御も、より容易にできる。
【0043】
次に、図3及び図4を参照して本発明の第3実施形態を説明する。
【0044】
上記した各実施形態がそれぞれマザーボードの同一面(一方面)に複数(実施形態では2つ)のSO−RIMMを配置する構成であったが、この第3実施形態に於いては、3つのSO−RIMMのうちの、一つのSO−RIMMを異なる面(他方面)に配置した構造を例示している。尚、図中、図1と同一部分には同一符号を付して、その説明を省略する。
【0045】
この図3及び図4に示す第3実施形態に於いては、第1(第1段)のSO−RIMM13Aと、第2(第2段)のSO−RIMM13Bとが、マザーボード40を挟んで向き合う形で同位置に配置されるように、マザーボード40の両面にSO−RIMMソケット12A,12Bが設けられ、SO−RIMMソケット12Aと背合わせになるように、第3(第3段)のSO−RIMM13Cを実装するSO−RIMMソケット12Cが設けられる。この際、第1(第1段)のSO−RIMM13Aを実装するSO−RIMMソケット12Aと、第2(第2段)のSO−RIMM13Bを実装するSO−RIMMソケット12Bとの間はスルーホールを用いたパターン配線18により配線され、第2(第2段)のSO−RIMM13Bを実装するSO−RIMMソケット12Bと、第3(第3段)のSO−RIMM13Cを実装するSO−RIMMソケット12Cとの間は当該ソケットが設けられた表層パターン及びスルーホールを用いたパターン配線20により配線され、第3(第3段)のSO−RIMM13Cを実装するSO−RIMMソケット12Cと終端抵抗モジュール(RM)14との間は当該終端抵抗モジュール(RM)14の実装面に於いてパターン配線21により配線される。
【0046】
尚、ここでは、3つのソケットをすべてSO−RIMMソケットとしているが、上記3つのソケットのうち、その1つのソケットをSO−RIMMソケットではなく、CSP(Chip Size Package)としてマザーボードにオンボード実装してもよい。
【0047】
また、メモリコントローラ(MEM−CONT)11→SO−RIMMソケット12B→SO−RIMMソケット12A→SO−RIMMソケット12C→終端抵抗モジュール(RM)14に至るRambus信号路を形成してもよい。
【0048】
また、2つのSO−RIMMを実装する構成のメモリ装置に於いては、メモリコントローラ(MEM−CONT)11→SO−RIMMソケット12A→SO−RIMMソケット12B→終端抵抗モジュール(RM)14に至るRambus信号路を形成してもよい。
【0049】
何れの場合もRambus信号は、SO−RIMMソケットのSO−RIMMが実装されるエリアを通過しないように配線されるので、SO−RIMMの金属カバー(図5参照)によるインピーダンス(28Ω±10%)への影響を避けることができる。
【0050】
従って4層や6層の比較的コストの安い多層回路基板をマザーボードに用いることができ、装置全体のコスト低減が図れる。
【0051】
また、上記した実施形態の実装構造によれば、マザーボードの表層にRambus信号の各パターン配線17,18,20,21を設けることで、Rambus信号を内層に配線する場合に比べ、一定のインピーダンス精度を出すことが容易であり、パターン設計が容易になる。
【0052】
尚、上記した実施形態に於いては、マザーボードの同一面に2つのSO−RIMMを実装するメモリ構成を例示したが、これに限らず、マザーボードの同一面に3つまたはそれ以上の高速メモリモジュールを実装するメモリ構成に於いても適用できる。
【0053】
【発明の効果】
以上詳記したように本発明によれば、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置を実現する際に、安価な多層回路基板構成でメモリバス信号を一定のインピーダンスを保ち高速メモリモジュール間で縦続接続できる高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法が提供できる。
【0054】
また、本発明によれば、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置を実現する際に、多層回路基板の表層パターンを用いてインピーダンスの一定した複数ビット幅の高速信号を複数の高速メモリモジュール間で縦続接続でき、これにより、安価な多層回路基板構成にて安定した高速メモリ動作が行える高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法が提供できる。
【0055】
また、本発明によれば、複数のSO−RIMMを用いて高速メモリ装置を実現する際に、コスト的に有利な層数の少ない安価なマザーボードを使用して、その表層に、決められた所定のインピーダンス精度が必要なRambus信号を配線し、SO−RIMMを実装してもマザーボード上のRambus信号パターンに影響を与えることなく、安価な層構成のマザーボードでSO−RIMMを安定して動作させることができる、高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法が提供できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に於ける装置の構成を示すブロック図。
【図2】本発明の第2実施形態に於ける装置の構成を示すブロック図。
【図3】本発明の第3実施形態に於ける装置の構成を示すブロック図。
【図4】上記図3に示す装置のRambus信号路を示すブロック図。
【図5】SO−RIMMの構成を示す図。
【図6】従来の複数SO−RIMM構成によるメモリ装置の構成を示す図。
【符号の説明】
11…メモリコントローラ(MEM−CONT)
12A,12B…SO−RIMMソケット
13A…前段(第1段)のSO−RIMM
13B…後段(第2段)のSO−RIMM
13C…第3(第3段)のSO−RIMM
14…終端抵抗モジュール(RM)
15…クロックジェネレータ(CLK−Gen)
16…Rambus用のクロック信号線
17,18,19,20…パターン配線
TI…コネクタの入力側端子
TO…コネクタの出力側端子
Claims (8)
- メモリコントローラから導出されるメモリバス信号を受ける入力側端子と前記メモリバス信号を次段に導出する出力側端子とを一辺に並設したコネクタを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置に於いて、少なくとも2つの高速メモリモジュールのコネクタ相互を少なくとも一部を対向して平面的に配置して、前記各高速メモリモジュールに設けられたコネクタの入力側端子と出力側端子とを縦続接続したことを特徴とする高速メモリ装置。
- メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
第1の高速メモリモジュールと第2の高速メモリモジュールのコネクタ相互の少なくとも一部を対向して平面的に配置し、第1の高速メモリモジュールの出力側端子を第2の高速メモリモジュールの入力側端子に接続したことを特徴とする高速メモリ装置。 - メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
第1の高速メモリモジュールと第2の高速メモリモジュールのコネクタ相互の一部を対向して平面的に配置し、対向していないコネクタ部分の近傍に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第1の高速メモリモジュールの出力側端子を第2の高速メモリモジュールの入力側端子に接続し、前記第1の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第2の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第3の高速メモリモジュールの入力側端子を接続してなることを特徴とする高速メモリ装置。 - メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
第1の高速メモリモジュールと第2の高速メモリモジュールのコネクタ相互を対向して平面的に配置し、当該コネクタ相互の間に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第1の高速メモリモジュールの出力側端子を第2の高速メモリモジュールの入力側端子に接続し、前記第1の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第2の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第3の高速メモリモジュールの入力側端子を接続してなることを特徴とする高速メモリ装置。 - 高速メモリモジュール相互の高速信号の回路接続を多層回路基板の表層パターンを用いて行う請求項1または2または3記載の高速メモリ装置。
- メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
コネクタ相互の少なくとも一部を近接させて基板両面にそれぞれ高速メモリモジュールを平面的に配置し、前記基板の一方面に設けられた高速メモリモジュールの出力側端子を前記基板のスルーホールを介し前記基板の他方面に設けられた高速メモリモジュールの入力側端子に接続してなることを特徴とする高速メモリ装置。 - インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を同一辺に並設したコネクタを有する扁平状の高速メモリモジュールを実装する複数ソケットの実装構造に於いて、
ソケット相互の少なくとも一部が背合わせとなるようにモジュール挿入方向を互いに離反させて基板面に実装したことを特徴とする高速メモリ装置のソケット実装構造。 - インピーダンスがコントロールされた複数ビット幅の高速信号を扱う2組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置の実装方法に於いて、少なくとも2つの高速メモリモジュール相互のコネクタ間の高速信号配線を高速メモリモジュールの金属カバー面を避け、多層回路基板の表層パターンを用いて行うことを特徴とする高速メモリ装置の実装方法。
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