JPH04188860A - 表面実装用ｉｃパッケージの実装方法 - Google Patents
表面実装用ｉｃパッケージの実装方法Info
- Publication number
- JPH04188860A JPH04188860A JP2319220A JP31922090A JPH04188860A JP H04188860 A JPH04188860 A JP H04188860A JP 2319220 A JP2319220 A JP 2319220A JP 31922090 A JP31922090 A JP 31922090A JP H04188860 A JPH04188860 A JP H04188860A
- Authority
- JP
- Japan
- Prior art keywords
- package
- wiring board
- leads
- bent
- packages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 8
- 230000006870 function Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は表面実装用ＩＣパッケージの実装方法に係り、
特に半導体記憶装置の記憶容量を拡張するために同一メ
モリＩＣ（記憶素子）を並列接続する際に好適な表面実
装用ＩＣパッケージの実装方法に関するものである。
特に半導体記憶装置の記憶容量を拡張するために同一メ
モリＩＣ（記憶素子）を並列接続する際に好適な表面実
装用ＩＣパッケージの実装方法に関するものである。
［従来の技術］
一般にマイクロコンピュータを製造する場合には、プリ
ント配線板上にマイクロプロセッサと、記憶装置と、入
出力装置を実装する必要がある。
ント配線板上にマイクロプロセッサと、記憶装置と、入
出力装置を実装する必要がある。
記憶装置はメモリＩＣで構成されている。そして、記憶
装置として記憶容量（メモリ容量）の大きなものが必要
な場合には、必要なメモリ容量を備える１個の大容量の
メモＩＪＩｃを使用する代わりに、小容量のメモリＩＣ
を多数並列接続してメモリ容量を拡張する方法が広く採
用されている。メモリＩＣのデータを入出力するビット
数を拡大する場合は、メモリＩＣの制御入力端子やアド
レス入力端子を並列に接続し、入出力端子部分を分離し
た状態に接続する。又、アドレスを拡大する場合は、デ
ータ入力端子、データ出力端子、リード／ライト入力端
子及びアドレス端子を並列に接続する。
装置として記憶容量（メモリ容量）の大きなものが必要
な場合には、必要なメモリ容量を備える１個の大容量の
メモＩＪＩｃを使用する代わりに、小容量のメモリＩＣ
を多数並列接続してメモリ容量を拡張する方法が広く採
用されている。メモリＩＣのデータを入出力するビット
数を拡大する場合は、メモリＩＣの制御入力端子やアド
レス入力端子を並列に接続し、入出力端子部分を分離し
た状態に接続する。又、アドレスを拡大する場合は、デ
ータ入力端子、データ出力端子、リード／ライト入力端
子及びアドレス端子を並列に接続する。
そして、両者を組み合わせて所望のビット数とアドレス
量となるようにメモリＩＣが並列接続される。
量となるようにメモリＩＣが並列接続される。
従来、複数個のメモＩＪ Ｉ Ｃを並列に接続した状態
でプリント配線板に実装する場合には、第５図に示すよ
うに各メモリＩＣ２１をプリント配線板２２の実装面に
それぞれ同じ向きに配列し、各メモリＩＣ２１の同じ機
能を有するリード２３同士を配線パターン２４で接続し
ていた。又、メモリＩＣ２１をプリント配線板２２の両
面に実装する場合にはプリント配線板２２を多層構造と
し、第６図に示すように内層２５に配線パターン２６を
設け、その配線パターン２６を介して両外層２７゜２８
に設けられたそれぞれ対応する配線パターン２４同士を
接続していた。
でプリント配線板に実装する場合には、第５図に示すよ
うに各メモリＩＣ２１をプリント配線板２２の実装面に
それぞれ同じ向きに配列し、各メモリＩＣ２１の同じ機
能を有するリード２３同士を配線パターン２４で接続し
ていた。又、メモリＩＣ２１をプリント配線板２２の両
面に実装する場合にはプリント配線板２２を多層構造と
し、第６図に示すように内層２５に配線パターン２６を
設け、その配線パターン２６を介して両外層２７゜２８
に設けられたそれぞれ対応する配線パターン２４同士を
接続していた。
［発明が解決しようとする課題］
前記従来の実装方法では隣接するメモ！Ｊ Ｉ Ｃ２１
の各リード２３の機能が異なるため、両メモリＩＣ２１
の対向する各リード２３同士の絶縁を保つのに必要な所
定距離以上の間隔をおいて各メモリＩＣ２］を配置しな
ければならない。そのためメモリＩＣ２１の実装密度を
高める上で限界かある。又、リート２３を接続する配線
パターン２４が長くなり、多数のメモリＩＣ２１を接続
する場合には信号遅延、反射、電圧降下等の原因となっ
て電気的特性上の信頼性が劣るという問題かある。
の各リード２３の機能が異なるため、両メモリＩＣ２１
の対向する各リード２３同士の絶縁を保つのに必要な所
定距離以上の間隔をおいて各メモリＩＣ２］を配置しな
ければならない。そのためメモリＩＣ２１の実装密度を
高める上で限界かある。又、リート２３を接続する配線
パターン２４が長くなり、多数のメモリＩＣ２１を接続
する場合には信号遅延、反射、電圧降下等の原因となっ
て電気的特性上の信頼性が劣るという問題かある。
特にメモリＩＣ２１をプリント配線板２２の両面に実装
する場合にはプリント配線板２２が多層構造となり、両
外層２７．２８に設けられた配線パターン２４と内層２
５の配線パターン２６とを接続用のスルーホール２９を
介して接続するため、スルーホール２９の数が多くなり
前記の問題点がより顕著になる。又、プリント配線板２
２の製造工程における工数も多くなるという問題がある
。
する場合にはプリント配線板２２が多層構造となり、両
外層２７．２８に設けられた配線パターン２４と内層２
５の配線パターン２６とを接続用のスルーホール２９を
介して接続するため、スルーホール２９の数が多くなり
前記の問題点がより顕著になる。又、プリント配線板２
２の製造工程における工数も多くなるという問題がある
。
本発明は前記の問題点に鑑みてなされたものであって、
その目的は複数個のメモリＩＣを並列に接続する場合に
、配線長を短くできて実装密度のより高密度化が可能と
なるとともに、プリント配線板の電気的特性の信頼性を
向上でき、しかも表裏両面に実装する場合にスルーホー
ルの数を少なくすることができる表面実装用ＩＣパッケ
ージの実装方法を提供することにある。
その目的は複数個のメモリＩＣを並列に接続する場合に
、配線長を短くできて実装密度のより高密度化が可能と
なるとともに、プリント配線板の電気的特性の信頼性を
向上でき、しかも表裏両面に実装する場合にスルーホー
ルの数を少なくすることができる表面実装用ＩＣパッケ
ージの実装方法を提供することにある。
［課題を解決するための手段］
前記の目的を達成するため本発明においては、表面実装
用ＩＣパッケージとしてその両側に多数突設されたリー
ドをＩＣパッケージの上面に対して下方に折り曲げた正
ベントＩＣパッケージと、逆方向に折り曲げた逆ベンド
ＩＣパッケージとの２種類を準備し、正ベンドＩＣパッ
ケージと逆ベントＩＣパッケージとを各ＩＣパッケージ
の片側に突設された同じ機能を有するリードが対向する
状態に配列するようにした。
用ＩＣパッケージとしてその両側に多数突設されたリー
ドをＩＣパッケージの上面に対して下方に折り曲げた正
ベントＩＣパッケージと、逆方向に折り曲げた逆ベンド
ＩＣパッケージとの２種類を準備し、正ベンドＩＣパッ
ケージと逆ベントＩＣパッケージとを各ＩＣパッケージ
の片側に突設された同じ機能を有するリードが対向する
状態に配列するようにした。
［作用］
本発明では表面実装用ＩＣパッケージとして、その両側
に多数突設されたリードをプリント配線板の実装面に対
して正方向に折り曲げた正ベンドＩＣパッケージと、逆
方向に折り曲げた逆ベントＩＣパッケージとの２種類を
準備する。プリント配線板の同一平面上に複数個のＩＣ
パッケージを並列接続した状態で実装する場合、正ベン
ドＩＣパッケージと逆ベントＩＣパッケージとを交互に
同じ向きに並べると、隣接するＩＣパッケージは同じ機
能のリード同士が対向する状態となる。そのため従来と
異なり対向するリード同士の絶縁を保つのに必要な所定
距離以上の間隔をおいて各ＩＣパッケージを配置する必
要がなく、ＩＣパッケージの配置間隔を作業の可能な最
小とすることができ、各リードを接続する配線長が短く
なる。又、ＩＣパッケージをプリント配線板の表裏両面
に実装する場合には、正ベンドＩＣパッケージと逆ベン
ドＩＣパッケージとを表面と裏面とで対向する位置にか
つ逆向きに並べると、同じ機能のリード同士が全て対向
する状態となる。そのため表面と裏面の対応する配線同
士を接続する場合、内層パターンを設ける必要がなく、
表面と裏面の配線がそれぞれ１個のスルーホールで接続
される。
に多数突設されたリードをプリント配線板の実装面に対
して正方向に折り曲げた正ベンドＩＣパッケージと、逆
方向に折り曲げた逆ベントＩＣパッケージとの２種類を
準備する。プリント配線板の同一平面上に複数個のＩＣ
パッケージを並列接続した状態で実装する場合、正ベン
ドＩＣパッケージと逆ベントＩＣパッケージとを交互に
同じ向きに並べると、隣接するＩＣパッケージは同じ機
能のリード同士が対向する状態となる。そのため従来と
異なり対向するリード同士の絶縁を保つのに必要な所定
距離以上の間隔をおいて各ＩＣパッケージを配置する必
要がなく、ＩＣパッケージの配置間隔を作業の可能な最
小とすることができ、各リードを接続する配線長が短く
なる。又、ＩＣパッケージをプリント配線板の表裏両面
に実装する場合には、正ベンドＩＣパッケージと逆ベン
ドＩＣパッケージとを表面と裏面とで対向する位置にか
つ逆向きに並べると、同じ機能のリード同士が全て対向
する状態となる。そのため表面と裏面の対応する配線同
士を接続する場合、内層パターンを設ける必要がなく、
表面と裏面の配線がそれぞれ１個のスルーホールで接続
される。
Ｕ実施例Ｉコ
以下、本発明をプリント配線板の片面にメモリＩＣを実
装する場合に具体化した第１実施例を第１．２図に従っ
て説明する。
装する場合に具体化した第１実施例を第１．２図に従っ
て説明する。
メモリＩＣにはフラットパッケージからなる表面実装用
ＩＣパッケージが使用されている。ＩＣパッケージは第
２図（ａ）に示すようにその両側に多数突設されたり−
ド２がＩＣパッケージの上面に対して下方に折り曲げら
れた正ベントＩＣパッケージ１Ａと、第２図（ｂ）に示
すようにり−Ｈ２が逆方向に折り曲げられた逆ベントＩ
Ｃパッケージ１Ｂとの２種類のＩＣパッケージ１Ａ、１
Ｂが準備される。（従来はリード２の折り曲げ方向は一
方向に限られていた。） 第１図に示すようにプリント配線板３の表面には、前記
正ベンドＩＣパッケージ１Ａと逆ベントＩＣパッケージ
１Ｂとが同じ向きに交互に配置される。この配置により
隣接するＩＣパッケージｌＡ、、１．Ｂは同じ機能を有
する（丸印の数字が同じ）リード２が互いに対向する状
態となる。そして、各ＩＣパッケージｌＡ、１Ｂは対向
するり一ト２の間隔が実装作業に支障のない最小となる
状態に配置される。従って、鎖線で示す従来の配置に比
較して各ＩＣパッケージ１Ａ、１．Ｂの間隔が狭くなり
、ＩＣパッケージの実装密度が高くなるとともに、同じ
機能を有するリード２同士を接続する配線パターン４の
長さが短くなって信号伝達の遅延が防止される。
ＩＣパッケージが使用されている。ＩＣパッケージは第
２図（ａ）に示すようにその両側に多数突設されたり−
ド２がＩＣパッケージの上面に対して下方に折り曲げら
れた正ベントＩＣパッケージ１Ａと、第２図（ｂ）に示
すようにり−Ｈ２が逆方向に折り曲げられた逆ベントＩ
Ｃパッケージ１Ｂとの２種類のＩＣパッケージ１Ａ、１
Ｂが準備される。（従来はリード２の折り曲げ方向は一
方向に限られていた。） 第１図に示すようにプリント配線板３の表面には、前記
正ベンドＩＣパッケージ１Ａと逆ベントＩＣパッケージ
１Ｂとが同じ向きに交互に配置される。この配置により
隣接するＩＣパッケージｌＡ、、１．Ｂは同じ機能を有
する（丸印の数字が同じ）リード２が互いに対向する状
態となる。そして、各ＩＣパッケージｌＡ、１Ｂは対向
するり一ト２の間隔が実装作業に支障のない最小となる
状態に配置される。従って、鎖線で示す従来の配置に比
較して各ＩＣパッケージ１Ａ、１．Ｂの間隔が狭くなり
、ＩＣパッケージの実装密度が高くなるとともに、同じ
機能を有するリード２同士を接続する配線パターン４の
長さが短くなって信号伝達の遅延が防止される。
［実施例２］
次にプリント配線板の両面にメモリＩＣを実装する場合
に具体化した第２実施例を第３図に従って説明する。
に具体化した第２実施例を第３図に従って説明する。
第３図はプリント配線板３を表面３ａ（上側）と裏面３
ｂ（下側）とに展開した状態を示している。正ベンドＩ
Ｃパッケージ１Ａと逆ベントＩＣパッケージ１Ｂとは表
面３ａと裏面３ｂとて対向する位置に互いに逆向きに配
置されている。このように配置すると、表面３ａに配置
されたＩＣパッケージＬＡ、１Ｂと裏面３ｂに配置され
たＩＣパッケージＬＡ、１Ｂとは同じ機能のり一部２同
士が全て対向する状態となる。表面３ａと裏面３ｂの対
応する配線パターン４同士はそれぞれ１個のスルーホー
ル５を介して接続されている。すなわち、従来と異なり
内層パターンを設ける必要かないため、配線長か短くな
るたけでなくスルーホールの数が減少し電気的特性の信
頼性か向上する。
ｂ（下側）とに展開した状態を示している。正ベンドＩ
Ｃパッケージ１Ａと逆ベントＩＣパッケージ１Ｂとは表
面３ａと裏面３ｂとて対向する位置に互いに逆向きに配
置されている。このように配置すると、表面３ａに配置
されたＩＣパッケージＬＡ、１Ｂと裏面３ｂに配置され
たＩＣパッケージＬＡ、１Ｂとは同じ機能のり一部２同
士が全て対向する状態となる。表面３ａと裏面３ｂの対
応する配線パターン４同士はそれぞれ１個のスルーホー
ル５を介して接続されている。すなわち、従来と異なり
内層パターンを設ける必要かないため、配線長か短くな
るたけでなくスルーホールの数が減少し電気的特性の信
頼性か向上する。
［実施例３］
次にプリント配線板の両面にメモリＩＣを実装する場合
の別の実施例を第４図に従って説明する。
の別の実施例を第４図に従って説明する。
この実施例ではプリント配線板３の両面に４個のＩＣパ
ッケージ１Ａ、１Ｂが２列に、かつチップセレクト、ラ
イトイネーブル信号等のメモリＩＣ駆動系信号及びメモ
リＩＣ動作系（電源、アース）のり一部２（丸数字の６
〜１０）が密集する状態に配置されている。
ッケージ１Ａ、１Ｂが２列に、かつチップセレクト、ラ
イトイネーブル信号等のメモリＩＣ駆動系信号及びメモ
リＩＣ動作系（電源、アース）のり一部２（丸数字の６
〜１０）が密集する状態に配置されている。
この実施例においては前記第２実施例の作用効果の他に
、メモリＩＣ駆動系信号のり一部２が密集する状態に配
置されているので、アドレス系、データ系入出力信号と
の配線上の隔離（電磁シールド）が容易となり、能動部
品としてのプリント配線板の電気的信頼性が増す。又、
電源、アース等のメモリＩＣ動作系配線が隣接すること
により、配線パターン４を太くして電流容量の大きな配
線が可能となる。
、メモリＩＣ駆動系信号のり一部２が密集する状態に配
置されているので、アドレス系、データ系入出力信号と
の配線上の隔離（電磁シールド）が容易となり、能動部
品としてのプリント配線板の電気的信頼性が増す。又、
電源、アース等のメモリＩＣ動作系配線が隣接すること
により、配線パターン４を太くして電流容量の大きな配
線が可能となる。
なお、本発明は前記実施例に限定されるものではなく、
例えば、ＩＣパッケージのリード２の数あるいはＩＣパ
ッケージの数を変更したり、メモリＩＣ以外のＩＣパッ
ケージの接続に適用してもよい。
例えば、ＩＣパッケージのリード２の数あるいはＩＣパ
ッケージの数を変更したり、メモリＩＣ以外のＩＣパッ
ケージの接続に適用してもよい。
「発明の効果」
以上詳述したように本発明によれば、複数のＩＣパッケ
ージを並列に接続する場合に、ＩＣパッケージの配置間
隔を狭（できるので実装密度のより高密度化が可能とな
るとともに、配線長を短くすることができてプリント配
線板の電気的特性の信頼性を向上させることかできる。
ージを並列に接続する場合に、ＩＣパッケージの配置間
隔を狭（できるので実装密度のより高密度化が可能とな
るとともに、配線長を短くすることができてプリント配
線板の電気的特性の信頼性を向上させることかできる。
又、ＩＣパッケージをプリント配線板の表裏両面に実装
する場合に、内層パターンが不要になるとともにスルー
ホールの数を少なくすることができ、製造が簡単になる
とともにプリント配線板の電気的特性の信頼性を向上さ
せることかできる。又、メモリＩＣ駆動系信号とアドレ
ス系、データ系入出力信号との配線上の隔離（電磁シー
ルド）か容易となり、能動部品としてのプリント配線板
の電気的信頼性を増すことができる。
する場合に、内層パターンが不要になるとともにスルー
ホールの数を少なくすることができ、製造が簡単になる
とともにプリント配線板の電気的特性の信頼性を向上さ
せることかできる。又、メモリＩＣ駆動系信号とアドレ
ス系、データ系入出力信号との配線上の隔離（電磁シー
ルド）か容易となり、能動部品としてのプリント配線板
の電気的信頼性を増すことができる。
第１，２図は本発明を具体化した第１実施例を示し、第
１図は概略平面図、第２図（ａ）は正ベンドＩＣパッケ
ージの斜視図、第２図（ｂ）は逆ベントＩＣパッケージ
の斜視図、第３図は第２実施例のプリント配線板の表裏
両面を示す展開図、第４図は第３実施例のプリント配線
板の表裏両面を示す展開図、第５図は従来例を示す概略
平面図、第６図は表裏両面にＩＣパッケージを実装する
場合の従来例におけるプリント配線板の各層におけるＩ
Ｃパッケージ及び配線パターン等の配置を示す概略斜視
図である。 正ベンドＩＣパッケージ１Ａ、逆ベンドＩＣパッケージ
１Ｂ、リート２、プリント配線板３、配線パターン４、
スルーホール５゜
１図は概略平面図、第２図（ａ）は正ベンドＩＣパッケ
ージの斜視図、第２図（ｂ）は逆ベントＩＣパッケージ
の斜視図、第３図は第２実施例のプリント配線板の表裏
両面を示す展開図、第４図は第３実施例のプリント配線
板の表裏両面を示す展開図、第５図は従来例を示す概略
平面図、第６図は表裏両面にＩＣパッケージを実装する
場合の従来例におけるプリント配線板の各層におけるＩ
Ｃパッケージ及び配線パターン等の配置を示す概略斜視
図である。 正ベンドＩＣパッケージ１Ａ、逆ベンドＩＣパッケージ
１Ｂ、リート２、プリント配線板３、配線パターン４、
スルーホール５゜
Claims (1)
- １、表面実装用ＩＣパッケージ（１Ａ、１Ｂ）としてそ
の両側に多数突設されたリード（２）をＩＣパッケージ
（１Ａ、１Ｂ）の上面に対して下方に折り曲げた正ベン
ドＩＣパッケージ（１Ａ）と、逆方向に折り曲げた逆ベ
ンドＩＣパッケージ（１Ｂ）との２種類を準備し、正ベ
ンドＩＣパッケージ（１Ａ）と逆ベンドＩＣパッケージ
（１Ｂ）とを各ＩＣパッケージ（１Ａ、１Ｂ）の片側に
突設された同じ機能を有するリード（２）が対向する状
態に配列することを特徴とする表面実装用ＩＣパッケー
ジの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319220A JPH04188860A (ja) | 1990-11-22 | 1990-11-22 | 表面実装用ｉｃパッケージの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319220A JPH04188860A (ja) | 1990-11-22 | 1990-11-22 | 表面実装用ｉｃパッケージの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188860A true JPH04188860A (ja) | 1992-07-07 |
Family
ID=18107753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319220A Pending JPH04188860A (ja) | 1990-11-22 | 1990-11-22 | 表面実装用ｉｃパッケージの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
-
1990
- 1990-11-22 JP JP2319220A patent/JPH04188860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100340285B1 (ko) | 복수의 인쇄회로기판이 상호 직렬 접속된 메모리 모듈 | |
| JP4865182B2 (ja) | メモリモジュール用印刷回路基板及びメモリモジュール | |
| EP1422717B1 (en) | Memory system and memory subsystem | |
| US5652462A (en) | Multilevel semiconductor integrated circuit device | |
| US5490041A (en) | Semiconductor integrated circuit module and a semiconductor integrated circuit device stacking the same | |
| US6661690B2 (en) | High capacity memory module with built-in performance enhancing features | |
| JP2007129185A (ja) | 半導体メモリモジュール | |
| US6416333B1 (en) | Extension boards and method of extending boards | |
| JP4543755B2 (ja) | 半導体集積回路 | |
| US6943454B1 (en) | Memory module | |
| JPS60254762A (ja) | 半導体素子のパツケ−ジ | |
| EP1718136A1 (en) | Ball grid array configuration for reducing path distances | |
| JPH04188860A (ja) | 表面実装用ｉｃパッケージの実装方法 | |
| JPH01144664A (ja) | 半導体メモリ用集積回路装置 | |
| JPS5836512B2 (ja) | 半導体メモリチツプの接続のための端子面配列を持つマルチチツプ配線 | |
| JPH061095A (ja) | メモリカード | |
| JPS61120454A (ja) | デ−タ記憶用集積回路のパツケ−ジ | |
| JPH06310827A (ja) | 表面実装部品配置構造 | |
| JP2001185648A (ja) | 半導体装置 | |
| JPH08186227A (ja) | 半導体装置及び電子装置 | |
| JP2515755B2 (ja) | 半導体装置 | |
| JPH08185942A (ja) | 増設用ｉｃソケット | |
| JPH04291787A (ja) | 両面実装回路装置 | |
| JPS62104149A (ja) | 集積回路チツプ・モジユ−ル | |
| JPH0348449A (ja) | ｉｃパツケージ |