JPS61120454A - デ−タ記憶用集積回路のパツケ−ジ - Google Patents
デ−タ記憶用集積回路のパツケ−ジInfo
- Publication number
- JPS61120454A JPS61120454A JP59240525A JP24052584A JPS61120454A JP S61120454 A JPS61120454 A JP S61120454A JP 59240525 A JP59240525 A JP 59240525A JP 24052584 A JP24052584 A JP 24052584A JP S61120454 A JPS61120454 A JP S61120454A
- Authority
- JP
- Japan
- Prior art keywords
- package
- terminals
- integrated circuit
- socket
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/02—Arrangements of circuit components or wiring on supporting structure
- H05K7/023—Stackable modules
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータ、その他のデジタルＩＣ回路
を備えている電子機器に装着されるデータ記憶用集積回
路のパッケージに関するものである。
を備えている電子機器に装着されるデータ記憶用集積回
路のパッケージに関するものである。
第５図は従来から使用されている集積回路のパッケージ
の一例（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）の平面図を示したもので、集積回路のパッケージ１０
に設けられているＡ、−Ａ９はアドレス入力端子、Ｉ
／ ０１〜Ｉ １０．は共通入出力端子、ｖｅｃは電源
供給端子、ＧＮＤは接地端子、σ１はチップ選択端子、
Ｗｌはライトイネーブル端子である。
の一例（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）の平面図を示したもので、集積回路のパッケージ１０
に設けられているＡ、−Ａ９はアドレス入力端子、Ｉ
／ ０１〜Ｉ １０．は共通入出力端子、ｖｅｃは電源
供給端子、ＧＮＤは接地端子、σ１はチップ選択端子、
Ｗｌはライトイネーブル端子である。
第６図は前記集積回路（ＲＡＭ）のパッケージ１ｏの回
路構成を示すブロック図である。この図から理解できる
ように、データの書き込み、および読み出しは共通入出
力端＋１１０１〜ｌ１０４が使用され、チップ選択端子
Ｃ３とライトイネーブル端子ＷＥに加わる入力信号によ
って、入力バッファ１と出力バッファ２が交互に駆動さ
れる。
路構成を示すブロック図である。この図から理解できる
ように、データの書き込み、および読み出しは共通入出
力端＋１１０１〜ｌ１０４が使用され、チップ選択端子
Ｃ３とライトイネーブル端子ＷＥに加わる入力信号によ
って、入力バッファ１と出力バッファ２が交互に駆動さ
れる。
したがって、アドレス信号が供給されている状態で書き
込み状態に制御されると、入力データは入力バッファ１
．入力データ制御部３．共通Ｉ１０回路４を介してメモ
リアレー５の所定の番地に書き込まれ、読み出し状態に
制御されると、メモリアレー５に格納されているデータ
がアドレスバッファ６．７から入力されているアドレス
信号によって読み出され、出力バッファ２を介して共通
入出力端子Ｉ１０．〜工１０４から出力される。
込み状態に制御されると、入力データは入力バッファ１
．入力データ制御部３．共通Ｉ１０回路４を介してメモ
リアレー５の所定の番地に書き込まれ、読み出し状態に
制御されると、メモリアレー５に格納されているデータ
がアドレスバッファ６．７から入力されているアドレス
信号によって読み出され、出力バッファ２を介して共通
入出力端子Ｉ１０．〜工１０４から出力される。
このようなデータ記憶用集積回路のパッケージ１ｏは、
通常、コンピュータ等の内部でプリント基板上に配置さ
れているが、その記憶容量をさらに増量したい場合は、
同様な集積回路のパッケージを追加してプリント基板に
増設すればよい、この場合、集積回路のパッケージ１０
Ａが第７図に示すように、直接プリント基板８に半田付
は等によって装着されているときは、追加する集積回路
のパッケージ１０Ｂはプリント基板８の裏面に実装する
方法がとられる。そして、上下２つの集積回路のパッケ
ージ１０Ａ、１０Ｂのチップ選択端子び１とライトイネ
ーブル端子ＷＥ以外の端子は、プリント基板８のスルー
ホールを介して共通に接続すればよい。
通常、コンピュータ等の内部でプリント基板上に配置さ
れているが、その記憶容量をさらに増量したい場合は、
同様な集積回路のパッケージを追加してプリント基板に
増設すればよい、この場合、集積回路のパッケージ１０
Ａが第７図に示すように、直接プリント基板８に半田付
は等によって装着されているときは、追加する集積回路
のパッケージ１０Ｂはプリント基板８の裏面に実装する
方法がとられる。そして、上下２つの集積回路のパッケ
ージ１０Ａ、１０Ｂのチップ選択端子び１とライトイネ
ーブル端子ＷＥ以外の端子は、プリント基板８のスルー
ホールを介して共通に接続すればよい。
しかしながら、上述したような方法によると、１枚のプ
リント基板８の両面に集積回路のパッケージ（１０Ａ、
ｌ０Ｂ）を半田付は等で接続しているため、作業性、お
よび保守性が悪いうえ、半田付けによる接続ではオプシ
ョンによってあとから記憶容量を増設するシステムがと
りにくいという問題がある。
リント基板８の両面に集積回路のパッケージ（１０Ａ、
ｌ０Ｂ）を半田付は等で接続しているため、作業性、お
よび保守性が悪いうえ、半田付けによる接続ではオプシ
ョンによってあとから記憶容量を増設するシステムがと
りにくいという問題がある。
また、オプションシステムにするために、別の小さなプ
リント基板上にＲＡＭ集積回路のパッケージを半田付け
して各ピンをリード線で引き出し、ユニット化したもの
をコネクタ等を用いて本体の基板に接続する方法もある
が、部品数が多くなりコストが高くなるという問題があ
る。
リント基板上にＲＡＭ集積回路のパッケージを半田付け
して各ピンをリード線で引き出し、ユニット化したもの
をコネクタ等を用いて本体の基板に接続する方法もある
が、部品数が多くなりコストが高くなるという問題があ
る。
この発明は、かかる問題点を解決するためになされたも
ので、記憶容量の増設を簡単に行うことができるデータ
記憶用集積回路のパッケージを提供するものである。
ので、記憶容量の増設を簡単に行うことができるデータ
記憶用集積回路のパッケージを提供するものである。
この発明のデータ記憶用集積回路のパッケージは、一般
に用いられているデータ記憶用集積回路のパッケージの
チップ選択端子とライトイネーブル端子のそれぞれの端
子を例えば１個以上余分に増設したパッケージ構成とし
、この集積回路のパッケージをプリント基板上の同一投
影面上に積層して装着できるようにする。
に用いられているデータ記憶用集積回路のパッケージの
チップ選択端子とライトイネーブル端子のそれぞれの端
子を例えば１個以上余分に増設したパッケージ構成とし
、この集積回路のパッケージをプリント基板上の同一投
影面上に積層して装着できるようにする。
この発明のデータ記憶用集積回路のパッケージは、一般
に用いられているデータ記憶用集積回路のパッケージの
チップ選択端子とライトイネーブル端子のそれぞれの端
子を例えば１債だけ余分に増設しているので、この集積
回路のパッケージをプリント基板上に例えば２個積み重
ねて装着するときは、上下の集積回路のパ、ツヶージに
設けられている２（１のチップ選択端子、およびライト
イネーブル端子が相互に重ならないように、いずれか１
個のチップ選択端子、およびライトイネーブル端子を削
除してソケット、その他の手段で簡単に積層することが
できる。
に用いられているデータ記憶用集積回路のパッケージの
チップ選択端子とライトイネーブル端子のそれぞれの端
子を例えば１債だけ余分に増設しているので、この集積
回路のパッケージをプリント基板上に例えば２個積み重
ねて装着するときは、上下の集積回路のパ、ツヶージに
設けられている２（１のチップ選択端子、およびライト
イネーブル端子が相互に重ならないように、いずれか１
個のチップ選択端子、およびライトイネーブル端子を削
除してソケット、その他の手段で簡単に積層することが
できる。
第１図はこの発明の２段増設型のデータ記憶用集積回路
のパッケージ１０を示したもので、第５図と同様にＡｎ
−Ａ９はアドレス入力端子、ｃｓ、、ｃｓ２はそれぞれ
第１．第２のチップ選択端子、ＷＥ、、ＷＥ２はそれぞ
れ第１゜第２のライト・イーネブル端子、ＶＣＣは電源
供給端子、Ｇ Ｎ Ｄ ４ｉ接地端子、Ｉ １０ｔ 〜
Ｉ １０ａは共通入出力端子である。
のパッケージ１０を示したもので、第５図と同様にＡｎ
−Ａ９はアドレス入力端子、ｃｓ、、ｃｓ２はそれぞれ
第１．第２のチップ選択端子、ＷＥ、、ＷＥ２はそれぞ
れ第１゜第２のライト・イーネブル端子、ＶＣＣは電源
供給端子、Ｇ Ｎ Ｄ ４ｉ接地端子、Ｉ １０ｔ 〜
Ｉ １０ａは共通入出力端子である。
このデータ記憶用集積回路のパッケージ（以下単にパッ
ケージという）は、同一のチップ選択機能がある第１．
および第２のチップ選択端子ｃｓ、、ｃｓ２ と、同一
のライトイネーブル機能をもつ第１．および第２のライ
トイネーブル端子ＷＥＩ 、ＷＥ２がパッケージ１０
に形成されているので、パッケージ１０のビン数は増加
するが、以下に示すような積層構造にして記憶容量を簡
単に増加させることができる。
ケージという）は、同一のチップ選択機能がある第１．
および第２のチップ選択端子ｃｓ、、ｃｓ２ と、同一
のライトイネーブル機能をもつ第１．および第２のライ
トイネーブル端子ＷＥＩ 、ＷＥ２がパッケージ１０
に形成されているので、パッケージ１０のビン数は増加
するが、以下に示すような積層構造にして記憶容量を簡
単に増加させることができる。
第２図はこの発明の集積回路のパッケージの増設方法を
説明するための斜視図で、１１はプリント基板、１２は
プリント基板１１上に配置したこの発明の集積回路のパ
ッケージを装着するための基板用ソケットで、その上面
の端子挿入孔１２ａ、１２ｂ、１２ｃ・・・・・・には
端子（ピン）が少なくとも２本以上挿入できるような構
造とされている。１３はプリント基板１１に装着されて
いる第１図に示した第１のパッケージである。
説明するための斜視図で、１１はプリント基板、１２は
プリント基板１１上に配置したこの発明の集積回路のパ
ッケージを装着するための基板用ソケットで、その上面
の端子挿入孔１２ａ、１２ｂ、１２ｃ・・・・・・には
端子（ピン）が少なくとも２本以上挿入できるような構
造とされている。１３はプリント基板１１に装着されて
いる第１図に示した第１のパッケージである。
１４は前記第１のパッケージ１３の記憶容量を増加させ
るため第２のパッケージ１５を増設する増設用ソケット
で、その上面には端子挿入孔１４ａ、１４ｂ、１４ｃ・
・・・・・が設けられている。
るため第２のパッケージ１５を増設する増設用ソケット
で、その上面には端子挿入孔１４ａ、１４ｂ、１４ｃ・
・・・・・が設けられている。
通常の使用状態では、プリント基板１１上に配置された
基板用ソケット１２に、チップ選択端子σ茗１ 、また
はσ】２のいずれか一方を切り欠き、さらにライトイネ
ーブル端子ＷＥ、、ＷＥ２（図示せず）のいずれか一方
を切りとった第１のパッケージ１３を装着する（図の場
合はＣ３＋を切り欠いている）。
基板用ソケット１２に、チップ選択端子σ茗１ 、また
はσ】２のいずれか一方を切り欠き、さらにライトイネ
ーブル端子ＷＥ、、ＷＥ２（図示せず）のいずれか一方
を切りとった第１のパッケージ１３を装着する（図の場
合はＣ３＋を切り欠いている）。
記憶容量の増設が必要になったときは、第１のパッケー
ジ１３の上方から増設用ソケット１４をプリント基板１
１上の基板用ソケット１２に装着し、その増設用ソケッ
ト１４に増設のための第２のパッケージ１５を装着する
。このとき゛、増設のための第２のパッケージ１５は、
最初から装着されている第１のパッケージ１３と重なる
方のチップ選択端子σ】１ 、σ１２ 、およびライト
イネーブル端子ＷＥ、、ＷＥ２を切り欠いて装着する。
ジ１３の上方から増設用ソケット１４をプリント基板１
１上の基板用ソケット１２に装着し、その増設用ソケッ
ト１４に増設のための第２のパッケージ１５を装着する
。このとき゛、増設のための第２のパッケージ１５は、
最初から装着されている第１のパッケージ１３と重なる
方のチップ選択端子σ】１ 、σ１２ 、およびライト
イネーブル端子ＷＥ、、ＷＥ２を切り欠いて装着する。
以上のように、増設のための第２のパッケージ１５を装
着すると、第１．第２のパッケージ１３．１５のチップ
選択端子σ茗１ 、σ１２は個別にプリント基板１１の
対応する回路に接続されたことになり、同様に、第１．
第２のパッケージ１３．１５のライトイネーブル端子Ｗ
Ｅｔ 、ｗ百２も個別にプリント基板１１の対応する
回路に基板用ソケット１２を介して接続することができ
る。
着すると、第１．第２のパッケージ１３．１５のチップ
選択端子σ茗１ 、σ１２は個別にプリント基板１１の
対応する回路に接続されたことになり、同様に、第１．
第２のパッケージ１３．１５のライトイネーブル端子Ｗ
Ｅｔ 、ｗ百２も個別にプリント基板１１の対応する
回路に基板用ソケット１２を介して接続することができ
る。
したがって、プリント基板１１に接続された第１．第２
のパッケージ１３．１５のチップ選択端子σ１１ 、σ
３２とライトイネーブル端子ＷＥ、、ＷＥ２ に制御信
号を加えることにょうて、第１．第２のパッケージ１３
．１５内の記憶回路にデータの書き込み、および読み出
しを個別に行わせることができ、記憶容量が増加する。
のパッケージ１３．１５のチップ選択端子σ１１ 、σ
３２とライトイネーブル端子ＷＥ、、ＷＥ２ に制御信
号を加えることにょうて、第１．第２のパッケージ１３
．１５内の記憶回路にデータの書き込み、および読み出
しを個別に行わせることができ、記憶容量が増加する。
第２図では専用ソケットによって集積回路のパッケージ
を増設する実施例を示したが、集積回路のパッケージが
フラットタイプのパッケージとなっているときは第３図
、および第４図に示すように接続して増設してもよい。
を増設する実施例を示したが、集積回路のパッケージが
フラットタイプのパッケージとなっているときは第３図
、および第４図に示すように接続して増設してもよい。
すなわち、第３図は半田付けによるこの発明の集積回路
のパッケージの増設方法を示す概略図で、第１図に示し
た接続端子の構造をもつフラットタイプの第１のパッケ
ージ２０Ａはプリント基板１９に直接半田付けされてい
る。このとき、チップ選択端子ｃｓ、、ｃｓ２ 、お
よびライトイネーブル端子ＷＥ、、ＷＥ２のいずれか一
方を切断してプリント基板１９に半田付けすると、増設
用の第２のフラットタイプのパッケージ２０Ｂを積み重
ねた状態で半田付けすることができる。増設用の第２の
フラットタイプのパッケージ２０Ｂのチップ選択端子ｃ
ｓ、、ｃｓ２ 、およびライトイネーブル端子ＷＥＩ
、ＷＢ２のいずれか一方を切断して、これらの端子
が重複しないように半田付けすることは前記実施例と同
様である。
のパッケージの増設方法を示す概略図で、第１図に示し
た接続端子の構造をもつフラットタイプの第１のパッケ
ージ２０Ａはプリント基板１９に直接半田付けされてい
る。このとき、チップ選択端子ｃｓ、、ｃｓ２ 、お
よびライトイネーブル端子ＷＥ、、ＷＥ２のいずれか一
方を切断してプリント基板１９に半田付けすると、増設
用の第２のフラットタイプのパッケージ２０Ｂを積み重
ねた状態で半田付けすることができる。増設用の第２の
フラットタイプのパッケージ２０Ｂのチップ選択端子ｃ
ｓ、、ｃｓ２ 、およびライトイネーブル端子ＷＥＩ
、ＷＢ２のいずれか一方を切断して、これらの端子
が重複しないように半田付けすることは前記実施例と同
様である。
第４図は第３図と同様なフラットタイプのパッケージ２
ＯＡ 、２０Ｂを増設する他の実施例を示したもので、
１６．１７は端子のある部分に複数の細導線が上下方向
に貫通している異方導電性のゴムコネクタである。
ＯＡ 、２０Ｂを増設する他の実施例を示したもので、
１６．１７は端子のある部分に複数の細導線が上下方向
に貫通している異方導電性のゴムコネクタである。
このゴムコネクタ１６．１７の上に第１．第２のパッケ
ージ２ＯＡ 、２０Ｂを搭載してアンカ１８によりプリ
ント基板１９に圧着すると、各パッケージ２０Ａ、２０
Ｂの端子はプリント基板１９の配線導体とそれぞれ接続
される。この場合もチップ選択端子ＣＳ、、σ１２ 、
およびライトイネーブル端子ＷＥ、、ＷＥ２は、それぞ
れ上下のパッケージ（２ＯＡ、２０Ｂ）で重ならないよ
うに処理すれば、２倍の記憶容量をもつ記憶回路として
使用できる。
ージ２ＯＡ 、２０Ｂを搭載してアンカ１８によりプリ
ント基板１９に圧着すると、各パッケージ２０Ａ、２０
Ｂの端子はプリント基板１９の配線導体とそれぞれ接続
される。この場合もチップ選択端子ＣＳ、、σ１２ 、
およびライトイネーブル端子ＷＥ、、ＷＥ２は、それぞ
れ上下のパッケージ（２ＯＡ、２０Ｂ）で重ならないよ
うに処理すれば、２倍の記憶容量をもつ記憶回路として
使用できる。
以上の各実施例では、チップ選択端子「１とライトイネ
ーブル端子ＷＥを一系統ずつ、つまり２個増設した集積
回路のパッケージを２段に重ねる記憶容量の増設方法に
ついて述べたが、チップ選択端子σ茗、およびライトイ
ネーブル端子Ｗ１をさらに増設して専用コネクタを用い
れば、同一投影面上に３段以上重ねることもできる。
ーブル端子ＷＥを一系統ずつ、つまり２個増設した集積
回路のパッケージを２段に重ねる記憶容量の増設方法に
ついて述べたが、チップ選択端子σ茗、およびライトイ
ネーブル端子Ｗ１をさらに増設して専用コネクタを用い
れば、同一投影面上に３段以上重ねることもできる。
また、ＲＡＭメモリを実施例としたが、ＲＯＭ（Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）メモリでも同様な効果
が得られる。
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）メモリでも同様な効果
が得られる。
この発明のデータ記憶用集積回路のパッケージは、一般
に用いられているデータ記憶用集積回路のパッケージの
チップ選択端子σ１とライトイネーブル端子ＷＥのそれ
ぞれの端子を所定の数だけパッケージに増設した構成と
し、その集積回路を専用ソケットまたは他の接続手段を
用いて装着しているので、記憶容量の増設を簡単に行う
ことができるという利点がある。また、増設用のメモリ
をオプションとして販売し、ユーザの便宜をはかること
ができ、デジタル機器のコストも低下するという効果が
ある。
に用いられているデータ記憶用集積回路のパッケージの
チップ選択端子σ１とライトイネーブル端子ＷＥのそれ
ぞれの端子を所定の数だけパッケージに増設した構成と
し、その集積回路を専用ソケットまたは他の接続手段を
用いて装着しているので、記憶容量の増設を簡単に行う
ことができるという利点がある。また、増設用のメモリ
をオプションとして販売し、ユーザの便宜をはかること
ができ、デジタル機器のコストも低下するという効果が
ある。
第１図はこの発明の２段増設型のデータ記憶用集積回路
のパッケージを示す平面図、第２図はこの発明の集積回
路のパッケージの増設方法を説明するための斜視図、第
３図は半田付けによるこの発明の集積回路のパッケージ
の増設方法を示す概略図、第４図は異方導電性のゴムコ
ネクタによるこの発明の集積回路のパッケージの増設方
法を示す概略図、第５図は従来のデータ記憶用集積回路
のパッケージを示す平面図、第６図はＲＡＭの標準的な
回路構成を示すブロック図、第７図はＲＡＭを増設する
ときの従来例を示す概略図である。 図中、１１はプリント基板、１２は基板用ソケット、１
３は第１のパッケージ、１４は増設用ソケット、１５は
増設用の第２のパッケージを示す。 第１図 第２図 第３図 第４図 第７図 第５図 世
のパッケージを示す平面図、第２図はこの発明の集積回
路のパッケージの増設方法を説明するための斜視図、第
３図は半田付けによるこの発明の集積回路のパッケージ
の増設方法を示す概略図、第４図は異方導電性のゴムコ
ネクタによるこの発明の集積回路のパッケージの増設方
法を示す概略図、第５図は従来のデータ記憶用集積回路
のパッケージを示す平面図、第６図はＲＡＭの標準的な
回路構成を示すブロック図、第７図はＲＡＭを増設する
ときの従来例を示す概略図である。 図中、１１はプリント基板、１２は基板用ソケット、１
３は第１のパッケージ、１４は増設用ソケット、１５は
増設用の第２のパッケージを示す。 第１図 第２図 第３図 第４図 第７図 第５図 世
Claims (1)
- 内部に記憶回路と、該記憶回路に格納されているデー
タを読み出すための各種回路が集積されているデータ記
憶用集積回路に対して、共通して使用される電源供給端
子、データ入出力端子、アドレス入力端子を除く他の制
御端子がそれぞれ２個以上の隣接した接続端子構造とさ
れていることを特徴とするデータ記憶用集積回路のパッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240525A JPS61120454A (ja) | 1984-11-16 | 1984-11-16 | デ−タ記憶用集積回路のパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240525A JPS61120454A (ja) | 1984-11-16 | 1984-11-16 | デ−タ記憶用集積回路のパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120454A true JPS61120454A (ja) | 1986-06-07 |
Family
ID=17060819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240525A Pending JPS61120454A (ja) | 1984-11-16 | 1984-11-16 | デ−タ記憶用集積回路のパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120454A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998012747A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Integrierte schaltung mit einem diese in sich aufnehmenden gehäuse |
| US6885106B1 (en) | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
| US6897090B2 (en) | 1994-12-29 | 2005-05-24 | Tessera, Inc. | Method of making a compliant integrated circuit package |
| US6913949B2 (en) | 2001-10-09 | 2005-07-05 | Tessera, Inc. | Stacked packages |
| US7053485B2 (en) | 2002-08-16 | 2006-05-30 | Tessera, Inc. | Microelectronic packages with self-aligning features |
| USRE45463E1 (en) | 2003-11-12 | 2015-04-14 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
-
1984
- 1984-11-16 JP JP59240525A patent/JPS61120454A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897090B2 (en) | 1994-12-29 | 2005-05-24 | Tessera, Inc. | Method of making a compliant integrated circuit package |
| WO1998012747A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Integrierte schaltung mit einem diese in sich aufnehmenden gehäuse |
| US6573593B1 (en) | 1996-09-18 | 2003-06-03 | Infineon Technologies Ag | Integrated circuit with a housing accommodating the integrated circuit |
| KR100582912B1 (ko) * | 1996-09-18 | 2006-05-24 | 지멘스 악티엔게젤샤프트 | 집적 회로를 수용하는 하우징을 갖는 전자 회로 장치 |
| US6885106B1 (en) | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
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| USRE45463E1 (en) | 2003-11-12 | 2015-04-14 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
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