JP2002026235A - メモリモジュール及びメモリモジュールソケット並びにこれらを含むシステムボード - Google Patents

メモリモジュール及びメモリモジュールソケット並びにこれらを含むシステムボード

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    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit

Abstract

(57)【要約】 【課題】 メモリモジュールを大きくせずに、広いバン
ド幅を持つメモリモジュールを具現でき、このメモリモ
ジュールを含むことにより、信号の伝送速度を低下させ
ないシステムボードを提供すること。 【解決手段】 メモリモジュール４０，５０，６０，７
０は、メモリ装置、既存のメモリモジュールコネクタピ
ン４３，５３，６３，７３に加えて各両側にコネクタピ
ン４１，４２，５１，５２，６１，６２，７１，７２を
備える。このようなメモリモジュール４０，５０，６
０，７０が横方法に隣接して配置される。隣接するメモ
リモジュール４０と５０、および６０と７０は、前記コ
ネクタピン４２と５１、および６２と７１に介して相互
に電気的に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリモジュール及
びメモリモジュールソケット並びにこれらを含むシステ
ムボードに係り、特に、シリアルバスの構造を持つシス
テムボードにおいて、信号の伝送及びメモリの拡張に効
果的であるメモリモジュールに関する。
【０００２】
【従来の技術】最近、システムは、高速の動作のために
システムボード上に各種の能動装置を取付け、これらの
間の相互動作はシステムバスを通じてなされる。システ
ムバスは、制御バス、アドレスバス、そしてデータバス
に分けられており、これらに接続されるマイクロコント
ローラ、メモリモジュール及び入出力装置がバスの使用
を競争的に要求しつつ動作する。特に、メモリモジュー
ルは、その内部的にシリアルバスの構造を採用して高速
の動作を実現しているが、メモリコントローラによって
制御される。
【０００３】図１は、従来のシリアルバスの構造を持つ
システムボードを示した図である。これを参照すれば、
システムボード１０は、メモリコントローラ１１と接続
される多数個のメモリモジュール１２，１４，１６を含
み、メモリモジュール１２，１４，１６が順次接続され
るシリアルバスの構造として設計されている。すなわ
ち、メモリコントローラ１１から出力される信号はバス
ライン９を通じて第１ソケット１３に差し込まれた第１
メモリモジュール１２へ伝送され、第１メモリモジュー
ル１２の出力は再び第１ソケット１３を通じて隣接した
第２メモリモジュール１４へ伝送される。第２メモリモ
ジュール１４へ入力される信号及び第２メモリモジュー
ル１４から出力される信号は第２ソケット１５を通じて
伝送され、第２メモリモジュール１４の出力信号は隣接
した第３メモリモジュール１６へ伝送される。第３メモ
リモジュール１６の出力は第３ソケット１７を通じて出
力されて終端抵抗Ｒｔｅｒｍに接続される。終端抵抗Ｒ
ｔｅｒｍは終端電圧Ｖｔｅｒｍに接続されてバスライン
を仕上げ処理する。
【０００４】
【発明が解決しようとする課題】ところで、図１におい
て、各々のメモリモジュール１２，１４，１６へ入力ま
たはそこから出力される信号はソケット１３，１５，１
７と出合う部位、すなわち、メモリモジュール１２，１
４，１６の下段部に配置されるコネクタピンを通じて入
出力される。システムの性能の向上またはメモリの拡張
のために、単位時間当り伝送される入出力データの量を
称する、いわゆるバンド幅を広くする場合、これらのメ
モリモジュール１２，１４，１６へ伝送される信号ライ
ンの数も増えることになる。通常、メモリモジュールの
大きさはコネクタピンの数によって限定される。従っ
て、増加する信号ラインと接続されるメモリモジュール
コネクタピンの数も増えてしまい、メモリモジュールが
大きくなるという問題が生じる。
【０００５】そして、メモリモジュール１２，１４，１
６及びソケット１３，１５，１７が大きくなるにつれ、
システムボード１０自体も大きくなる。このため、シス
テムボード１０上に配置される信号ラインが長くなり、
その結果、信号の伝送速度が遅くなる。これを補完する
ために、システムボード１０の信号ライン上にバッファ
（図示せず）やリピータ（図示せず）を加えて信号の品
質の低下を防ぐが、これは、システムのコスト高の原因
となる。
【０００６】従って、メモリモジュールを大きくせず
に、広いバンド幅を持つメモリモジュールが必要とな
る。そして、信号の伝送速度を低下させないシステムボ
ードが望まれる。
【０００７】本発明の目的は、メモリモジュールを大き
くせずに、広いバンド幅を持つメモリモジュールを提供
することにある。本発明の他の目的は、信号の伝送速度
を低下させないメモリモジュールソケット及びシステム
ボードを提供することにある。
【０００８】
【課題を解決するための手段】本発明のメモリモジュー
ルは、メモリモジュールの第１エッジ部分に配列され、
前記第１エッジを通じてメモリモジュールからまたはメ
モリモジュールへ出力または入力される第１信号を伝え
る多数のコネクタピンと、メモリモジュールの第２エッ
ジ部分に配列され、前記第２エッジを通じて実質的に同
一平面上の他のメモリモジュールへ第２信号を伝える多
数の第１導電体とを備えることを特徴とする。
【０００９】好ましい形態として、前記第１及び第２エ
ッジは、相異なる方向に位置する。また、前記第２エッ
ジの反対方向である、メモリモジュールの第３エッジ部
分に配列され、前記多数のコネクタピンから選ばれたピ
ンに電気的に接続される多数の第２導電体をさらに備え
る。前記多数の第２導電体は、前記多数の第１導電体と
電気的に接続される。前記多数のコネクタピンは、行方
向に配列される。前記多数の第１導電体は列方向に配列
され、前記列方向の隣接する第１導電体の各々は所定の
間隔をもって配列され、前記他のメモリモジュールに前
記第１導電体と相補的に配列される第３導電体と電気的
に接続される。前記多数の第１導電体及び前記多数の第
２導電体はメモリモジュールの第１面に位置し、メモリ
モジュールの前記第１面と反対側の第２面上に前記多数
の第１導電体と前記多数の第２導電体とを電気的に接続
させる多数の導電線をさらに備える。
【００１０】本発明のメモリモジュールソケットは、第
１メモリモジュール及び第２メモリモジュールを差し込
むために、システムボード上に取り付けられるメモリモ
ジュールソケットにおいて、前記第１メモリモジュール
が前記メモリモジュールソケットに差し込まれるとき、
前記第１メモリモジュールの第１エッジに位置する多数
のコネクタピンと前記システムボード上の多数の第１導
電線とを電気的に接続させるコネクタピンインタフェー
スと、前記第１メモリモジュールが前記メモリモジュー
ルソケットに差し込まれるとき、前記第１メモリモジュ
ールの第２エッジ近傍の多数の第１導電体と実質的に同
一平面上の前記第２メモリモジュールとを電気的に接続
させる第１導電インタフェースとを備えることを特徴と
する。
【００１１】好ましい形態として、前記第１導電インタ
フェースと前記コネクタピンインタフェースとは、相異
なる方向へ向かう。また、メモリモジュールソケットを
第１スロットと第２スロットとに分離する中間部を備
え、前記第１導電インタフェースは、前記コネクタピン
インタフェースを使用せずに、前記中間部を通じて前記
第１スロットの前記第１メモリモジュールから前記第２
スロットの前記第２メモリモジュールへ信号を伝える。
【００１２】本発明のメモリモジュールは第２の形態と
して、回路基板と、この回路基板上に取り付けられる多
数のメモリ装置と、前記回路基板の所定の領域に配列さ
れる前記多数のメモリ装置に電気的に接続される多数の
接触ピンと、前記回路基板上の両面に配列される多数の
メモリ装置に電気的に接続される多数のコネクタピンと
を備えることを特徴とする。
【００１３】好ましい形態として、前記多数のコネクタ
ピンは、前記メモリモジュールが差し込まれてソケット
と接触される部分に配置される。前記コネクタピンは、
ジグザグ状に配置される。
【００１４】本発明のシステムボードは、メモリコント
ローラと、このメモリコントローラと接続される多数の
バスラインと、多数の第１コネクタピンを通じて前記多
数のバスラインに接続される第１メモリモジュールと、
この第１メモリモジュールと一列に配置され、多数の第
２コネクタピンを通じて前記多数のバスラインと接続さ
れる第２メモリモジュールとを備え、前記第１コネクタ
ピンは、前記第２コネクタピンと接続されることを特徴
とする。
【００１５】好ましい形態として、前記第１及び第２メ
モリモジュールは、印刷回路基板と、この印刷回路基板
上に配列される少なくとも一つのメモリチップと、外部
的には前記バスラインに接続され、内部的には前記少な
くとも一つのメモリチップに接続され、前記印刷回路基
板の所定の領域に配置される多数の接触ピンとを備え、
前記第１及び第２コネクタピンは、前記印刷回路基板上
の所定の領域の両面に配列された前記メモリチップに電
気的に接続される。前記第１及び第２コネクタピンの一
方は、対応するメモリモジュールへの入力コネクタピン
部であり、前記第１及び第２コネクタピンの他方は、対
応するメモリモジュールからの出力コネクタピン部であ
る。前記出力コネクタピン部は、前記入力コネクタピン
部と接続される。また、前記メモリモジュールが差し込
まれるソケットを有し、前記コネクタピンは、前記ソケ
ットと接触する部分に配置される。前記コネクタピン
は、ジグザグ状に配置される。
【００１６】以上のような本発明のメモリモジュール
は、メモリモジュールコネクタピン（接触ピン）のほか
に、追加した導電体（コネクタピン）を使用するので、
メモリモジュールをコンパクト化できる。また、本発明
のメモリモジュールを含むシステムボード及びメモリモ
ジュールソケットは、隣接したメモリモジュールをコネ
クタピン同士最短距離にて接続するので、信号ラインの
負荷及び到達距離を縮めて、信号の伝送速度を向上させ
る。また、システムボード上に配置される信号ライン数
が減り、システムボード内に他の信号ラインのための配
線空間を確保でき、しかも、システムボード自体の面積
を縮小できる。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施形態について説明する。各図面にお
いて、同一の参照符号は同一の部材を表わす。なお、下
記の実施形態は例示的なものに過ぎず、本技術分野の通
常の知識を有した者なら、これより各種の変形及び均等
な他の実施形態が可能なことは言うまでもない。よっ
て、本発明の真の技術的な保護範囲は特許請求の範囲の
技術的な思想によって定まるべきである。
【００１８】図２(Ａ)は、所定の領域に配置されるメモ
リ装置２１，２２，２３及び２４を備えるメモリモジュ
ール２０の前面を示したブロック図である。これを参照
すれば、メモリモジュール２０は、メモリモジュールの
第１エッジ近傍に配列されるメモリモジュールコネクタ
ピン２５を備える。多数のメモリモジュールコネクタピ
ン（接触ピン）２５は行方向に配列される。
【００１９】メモリモジュール２０内には多数のメモリ
装置（メモリチップ）２１，２２，２３，２４の他に、
ロジック装置を含みうるが、本明細書では、記述上の便
宜のために、メモリ装置だけを含むものについて述べ
る。
【００２０】図２(Ｂ)は、メモリモジュール２０の背面
を示したブロック図である。メモリモジュール２０の背
面はメモリモジュールの第２エッジとメモリ装置２１と
の間に位置する多数の第１導電体２７を備え、メモリモ
ジュールの第３エッジとメモリ装置２４との間に位置す
る多数の第２導電体２６を備える。多数の第１導電体２
７および多数の第２導電体２６は列方向に所定の間隔を
もって配列され、ここでは各々３列設けられる。
【００２１】図２を参照すれば、第２エッジ及び第３エ
ッジは相異なる方向に配列され、第２エッジ及び第３エ
ッジは実質的に垂直である。信号は第１導電体２７及び
第２導電体２６とメモリモジュールコネクタピン２５を
通じてメモリモジュール２０へ入力されるか、或いはメ
モリモジュール２５から出力される。
【００２２】メモリモジュール２０へ入力される信号は
従来のメモリモジュール２０の下段部のメモリモジュー
ルコネクタピン２５を通じて伝送されること以外に、両
側の第１導電体２７及び第２導電体２６を通じても伝送
される。従って、広いバンド幅をもつメモリモジュール
を設計するに当たって、追加されるバスラインは第１導
電体２７及び第２導電体２６を通じて外部のバスライン
と接続される。
【００２３】従って、メモリモジュール２０は従来のメ
モリモジュール（図１の１２，１４，１６）とは異なっ
て、メモリモジュールのメモリモジュールコネクタピン
２５の数を増やさずとも、広いバンド幅をもつことにな
る。
【００２４】図３は、本発明によるメモリモジュール４
０，５０，６０及び７０を含むシステムボード３０のブ
ロック図である。メモリモジュール４０，５０，６０及
び７０は、バスラインＢＵＳ１及びＢＵＳ２を通じてメ
モリコントローラ３１と接続できる。
【００２５】各メモリモジュール４０及び５０，６０及
び７０は一列に配置されている。すなわち、第１及び第
２メモリモジュール４０及び５０の横方向に第１メモリ
モジュール４０に直ぐ隣接して第２メモリモジュール５
０が配置され、第３及び第４メモリモジュール６０及び
７０の横方向に第３メモリモジュール６０に直ぐ隣接し
て第４メモリモジュール７０が配置される。
【００２６】図３を参照すれば、第１バスラインＢＵＳ
１の信号は第１メモリモジュール４０の入力コネクタピ
ン部４１へ入力され、第１メモリモジュール４０の内部
を通過して第１メモリモジュール４０の出力コネクタピ
ン部４２へ出力される。第１メモリモジュール４０の出
力コネクタピン部４２の出力信号は第２メモリモジュー
ル５０の入力コネクタピン部５１へ入力され、第２メモ
リモジュール５０の内部を通過して第２メモリモジュー
ル５０の出力コネクタピン部５２へ出力される。第２メ
モリモジュール５０の出力コネクタピン部５２の出力信
号はシステムボード３０上の終端抵抗Ｒｔｅｒｍに接続
されて、所定の電圧レベルをもつ。
【００２７】第３及び第４メモリモジュール６０，７０
は第１及び第２メモリモジュール４０，５０とほぼ同一
に接続されている。ここで、第３メモリモジュール６０
の出力コネクタピン部６２及び第４メモリモジュールの
入力コネクタピン部７１を拡大した部分１００をみれ
ば、出力コネクタピン部６２内のピンは入力コネクタピ
ン部７１内のピンと最短距離にて接続されている。
【００２８】これは、バスラインＢＵＳ１及びＢＵＳ２
の負荷を減らすことにより、従来のシリアルバスの構造
（図１）において、信号ラインが長くなることにより生
じていた信号の伝送速度の低下を防ぐという長所があ
る。このような接続のために、出力コネクタピン部６２
内のピンおよび入力コネクタピン部７１内のピンは拡大
図で明瞭のようにジグザグ状に配置されている。
【００２９】図３のシステムボード３０は、既存のメモ
リモジュールコネクタピン４３，５３，６３，７３を通
じて接続されていた信号ラインをメモリモジュール４
０，５０，６０，７０の内部のコネクタピン４１，４
２，５１，５２，６１，６２，７１及び７２を通じて接
続させることもできる。このため、メモリモジュールコ
ネクタピンの数を減らせ、その結果、従来のメモリモジ
ュールコネクタピン数によって限定されていたメモリモ
ジュール４０，５０，６０，７０をコンパクト化でき
る。
【００３０】従って、システムボード３０上に配置され
る信号ラインが減り、その結果、システムボード３０は
他の信号ラインのための配線空間を確保することにな
る。また、システムボード３０自体の面積を縮小でき
る。
【００３１】図４は、図３のシステムボードを立体的に
示した図である。２つのメモリモジュール１０４及び１
０６は、メモリモジュールソケット１０５の中間部１１
２上の導電線を通じてシリアル接続されている。
【００３２】メモリコントローラ１０２、第１メモリモ
ジュール１０４及び第２メモリモジュール１０６はシス
テムボード１００上でバスライン１２０を通じて各々接
続される。他の実施形態において、第１及び第２メモリ
モジュール１０４及び１０６は一つのメモリモジュール
ソケットに差し込まれる。他の実施形態において、第１
メモリモジュール１０４及び第２メモリモジュール１０
６はシリアル接続された多数のソケットに各々差し込ま
れる。
【００３３】第１メモリモジュール１０４及び第２メモ
リモジュール１０６は、前述した図２のメモリモジュー
ルと類似する。バスライン１２０は第１メモリモジュー
ル１０４の第１エッジ近傍に配列されるメモリモジュー
ルコネクタピンを通じて第１メモリモジュール１０４上
のコネクタピン１０７ａに接続される。
【００３４】コネクタピン１０７ａは第１メモリモジュ
ール１０４の第３エッジ近傍に配列される。コネクタピ
ン１０７ａは、導電線を通じてコネクタピン１０７ｂに
接続される。コネクタピン１０７ｂは、第１メモリモジ
ュール１０４の第２エッジ近傍に配列される。
【００３５】コネクタピン１０７ｂは、第１メモリモジ
ュール１０４及び第２メモリモジュール１０６をインタ
フェースするメモリモジュールソケット１０５の中間部
１１２上の導電線を通じて第２メモリモジュール１０６
の第２エッジに配列されるコネクタピン１０７ｃに接続
される。
【００３６】コネクタピン１０７ｃは導電線を通じてコ
ネクタピン１０７ｄに接続され、コネクタピン１０７ｄ
は終端抵抗Ｒｔｅｒｍを通じて終端電圧Ｖｔｅｒｍに接
続される。他の実施形態において、メモリモジュールソ
ケット１０５の中間部１１２は第１メモリモジュール１
０４がメモリモジュールソケット１０５に差し込まれた
とき、第１メモリモジュール１０４の第２エッジ近傍に
配列される多数のコネクタピン１０７ｂに電気的に接続
される第１導電インタフェースを含む。第１導電インタ
フェース及びコネクタピンインタフェースは相異なる方
向へ向かう。
【００３７】他の実施形態において、コネクタピンイン
タフェース及び中間部１１２はメモリモジュールソケッ
ト１０５の第１スロット及び第２スロットを規定でき
る。第１導電インタフェースは、第１及び第２スロット
に差し込まれたメモリモジュール間の信号を伝えるため
のコネクタピンインタフェースを使用せずに、第１スロ
ットの第１メモリモジュール１０４から第２スロットの
第２メモリモジュール１０６へ信号を伝えうる。
【００３８】他の実施形態において、メモリモジュール
ソケット１０５は第１メモリモジュール１０４及び第２
メモリモジュール１０６を差し込み可能にシステムボー
ド上に取付けられうる。メモリモジュールソケット１０
５は第１メモリモジュール１０４がメモリモジュールソ
ケット１０５の第１スロットに差し込まれるとき、第１
メモリモジュール１０４の第１エッジに配列される多数
のメモリモジュールコネクタピンとシステムボード上の
多数の第１導電線とを電気的に接続させるコネクタピン
インタフェースを備える。他の実施形態として、メモリ
モジュール１０４，１０６は印刷回路基板の一面にコネ
クタピン１０７ａ〜１０７ｄを備え、印刷回路基板の他
の面にコネクタピン間の導電線を備える。
【００３９】
【発明の効果】以上述べたように、本発明のメモリモジ
ュールは、メモリモジュールコネクタピンのほかに、追
加したコネクタピンを利用して外部の信号ラインと接続
されるので、メモリモジュールをコンパクト化できる。
さらに、本発明のメモリモジュールを含むシステムボー
ド及びメモリモジュールソケットは、隣接したメモリモ
ジュールがコネクタピン同士最短距離にて接続されるの
で、信号ラインの負荷を減らし、その結果、信号の伝送
速度を向上させる。さらに、システムボード上に配置さ
れる信号ラインが減ってシステムボード内に他の信号ラ
インのための配線空間が確保され、しかも、システムボ
ード自体の面積を縮小できる。
【図面の簡単な説明】
【図１】従来のシリアルバスの構造を持つシステムボー
ドを示した図である。
【図２】本発明の一実施形態によるメモリモジュールを
示した図である。
【図３】図２のメモリモジュールを含むシステムボード
を示した図である。
【図４】図３のシステムボードを立体的に示した図であ
る。
【符号の説明】
２０ メモリモジュール ２１〜２４ メモリ装置 ２５ メモリモジュールコネクタピン ２６ 第２導電体 ２７ 第１導電体 ３０ システムボード ３１ メモリコントローラ ＢＵＳ１，ＢＵＳ２ バスライン ４０，５０，６０，７０ メモリモジュール ４１，５１，６１，７１ 入力コネクタピン部 ４２，５２，６２，７２ 出力コネクタピン部 ４３，５３，６３，７３ メモリモジュールコネクタピ
ン １０５ メモリモジュールソケット １１２ 中間部

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 メモリモジュールにおいて、 前記メモリモジュールの第１エッジ部分に配列され、前
    記第１エッジを通じて前記メモリモジュールからまたは
    前記メモリモジュールへ出力または入力される第１信号
    を伝える多数のコネクタピンと、 前記メモリモジュールの第２エッジ部分に配列され、前
    記第２エッジを通じて実質的に同一平面上の他のメモリ
    モジュールへ第２信号を伝える多数の第１導電体とを備
    えることを特徴とするメモリモジュール。
  2. 【請求項２】 前記第１及び第２エッジは、相異なる方
    向に位置することを特徴とする請求項１に記載のメモリ
    モジュール。
  3. 【請求項３】 前記メモリモジュールは、 前記第２エッジの反対方向である前記メモリモジュール
    の第３エッジ部分に配列され、前記多数のコネクタピン
    から選ばれたピンに電気的に接続される多数の第２導電
    体をさらに備えることを特徴とする請求項１に記載のメ
    モリモジュール。
  4. 【請求項４】 前記多数の第２導電体は、前記多数の第
    １導電体と電気的に接続されることを特徴とする請求項
    ３に記載のメモリモジュール。
  5. 【請求項５】 前記多数のコネクタピンは、行方向に配
    列されることを特徴とする請求項１に記載のメモリモジ
    ュール。
  6. 【請求項６】 前記多数の第１導電体は列方向に配列さ
    れ、 前記列方向の隣接する第１導電体の各々は所定の間隔を
    もって配列され、前記他のメモリモジュールに前記第１
    導電体と相補的に配列される第３導電体と電気的に接続
    されることを特徴とする請求項１に記載のメモリモジュ
    ール。
  7. 【請求項７】 前記多数の第１導電体及び前記多数の第
    ２導電体は前記メモリモジュールの第１面に位置し、 前記メモリモジュールは、 前記メモリモジュールの前記第１面と反対側の第２面上
    に前記多数の第１導電体と前記多数の第２導電体とを電
    気的に接続させる多数の導電線をさらに備えることを特
    徴とする請求項３に記載のメモリモジュール。
  8. 【請求項８】 第１メモリモジュール及び第２メモリモ
    ジュールを差し込むために、システムボード上に取り付
    けられるメモリモジュールソケットにおいて、 前記第１メモリモジュールが前記メモリモジュールソケ
    ットに差し込まれるとき、前記第１メモリモジュールの
    第１エッジに位置する多数のコネクタピンと前記システ
    ムボード上の多数の第１導電線とを電気的に接続させる
    コネクタピンインタフェースと、 前記第１メモリモジュールが前記メモリモジュールソケ
    ットに差し込まれるとき、前記第１メモリモジュールの
    第２エッジ近傍の多数の第１導電体と実質的に同一平面
    上の前記第２メモリモジュールとを電気的に接続させる
    第１導電インタフェースとを備えることを特徴とするメ
    モリモジュールソケット。
  9. 【請求項９】 前記第１導電インタフェースと前記コネ
    クタピンインタフェースとは、相異なる方向へ向かうこ
    とを特徴とする請求項８に記載のメモリモジュールソケ
    ット。
  10. 【請求項１０】 前記メモリモジュールソケットは、 前記メモリモジュールソケットを第１スロットと第２ス
    ロットとに分離する中間部を備え、 前記第１導電インタフェースは、前記コネクタピンイン
    タフェースを使用せずに、前記中間部を通じて前記第１
    スロットの前記第１メモリモジュールから前記第２スロ
    ットの前記第２メモリモジュールへ信号を伝えることを
    特徴とする請求項８に記載のメモリモジュールソケッ
    ト。
  11. 【請求項１１】 回路基板と、 この回路基板上に取り付けられる多数のメモリ装置と、 前記回路基板の所定の領域に配列される前記多数のメモ
    リ装置に電気的に接続される多数の接触ピンと、 前記回路基板上の両面に配列される多数のメモリ装置に
    電気的に接続される多数のコネクタピンとを備えること
    を特徴とするメモリモジュール。
  12. 【請求項１２】 前記多数のコネクタピンは、前記メモ
    リモジュールが差し込まれてソケットと接触される部分
    に配置されることを特徴とする請求項１１に記載のメモ
    リモジュール。
  13. 【請求項１３】 前記コネクタピンは、ジグザグ状に配
    置されることを特徴とする請求項１１に記載のメモリモ
    ジュール。
  14. 【請求項１４】 システムボードにおいて、 メモリコントローラと、 このメモリコントローラと接続される多数のバスライン
    と、 多数の第１コネクタピンを通じて前記多数のバスライン
    に接続される第１メモリモジュールと、 この第１メモリモジュールと一列に配置され、多数の第
    ２コネクタピンを通じて前記多数のバスラインと接続さ
    れる第２メモリモジュールとを備え、 前記第１コネクタピンは、前記第２コネクタピンと接続
    されることを特徴とするシステムボード。
  15. 【請求項１５】 前記第１及び第２メモリモジュール
    は、 印刷回路基板と、 この印刷回路基板上に配列される少なくとも一つのメモ
    リチップと、 外部的には前記バスラインに接続され、内部的には前記
    少なくとも一つのメモリチップに接続され、前記印刷回
    路基板の所定の領域に配置される多数の接触ピンとを備
    え、 前記第１及び第２コネクタピンは、前記印刷回路基板上
    の所定の領域の両面に配列された前記メモリチップに電
    気的に接続されることを特徴とする請求項１４に記載の
    システムボード。
  16. 【請求項１６】 前記第１及び第２コネクタピンの一方
    は、対応するメモリモジュールへの入力コネクタピン部
    であり、前記第１及び第２コネクタピンの他方は、対応
    するメモリモジュールからの出力コネクタピン部である
    ことを特徴とする請求項１４に記載のシステムボード。
  17. 【請求項１７】 前記出力コネクタピン部は、前記入力
    コネクタピン部と接続されることを特徴とする請求項１
    ６に記載のシステムボード。
  18. 【請求項１８】 前記メモリモジュールが差し込まれる
    ソケットを有し、前記コネクタピンは、前記ソケットと
    接触する部分に配置されることを特徴とする請求項１４
    に記載のシステムボード。
  19. 【請求項１９】 前記コネクタピンは、ジグザグ状に配
    置されることを特徴とする請求項１４に記載のシステム
    ボード。
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