JP4097906B2 - メモリモジュール及びこれを含むシステムボード - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はメモリモジュール及びメモリモジュールソケット並びにこれらを含むシステムボードに係り、特に、シリアルバスの構造を持つシステムボードにおいて、信号の伝送及びメモリの拡張に効果的であるメモリモジュールに関する。
【０００２】
【従来の技術】
最近、システムは、高速の動作のためにシステムボード上に各種の能動装置を取付け、これらの間の相互動作はシステムバスを通じてなされる。システムバスは、制御バス、アドレスバス、そしてデータバスに分けられており、これらに接続されるマイクロコントローラ、メモリモジュール及び入出力装置がバスの使用を競争的に要求しつつ動作する。特に、メモリモジュールは、その内部的にシリアルバスの構造を採用して高速の動作を実現しているが、メモリコントローラによって制御される。
【０００３】
図１は、従来のシリアルバスの構造を持つシステムボードを示した図である。これを参照すれば、システムボード１０は、メモリコントローラ１１と接続される多数個のメモリモジュール１２，１４，１６を含み、メモリモジュール１２，１４，１６が順次接続されるシリアルバスの構造として設計されている。すなわち、メモリコントローラ１１から出力される信号はバスライン９を通じて第１ソケット１３に差し込まれた第１メモリモジュール１２へ伝送され、第１メモリモジュール１２の出力は再び第１ソケット１３を通じて隣接した第２メモリモジュール１４へ伝送される。第２メモリモジュール１４へ入力される信号及び第２メモリモジュール１４から出力される信号は第２ソケット１５を通じて伝送され、第２メモリモジュール１４の出力信号は隣接した第３メモリモジュール１６へ伝送される。第３メモリモジュール１６の出力は第３ソケット１７を通じて出力されて終端抵抗Ｒｔｅｒｍに接続される。終端抵抗Ｒｔｅｒｍは終端電圧Ｖｔｅｒｍに接続されてバスラインを仕上げ処理する。
【０００４】
【発明が解決しようとする課題】
ところで、図１において、各々のメモリモジュール１２，１４，１６へ入力またはそこから出力される信号はソケット１３，１５，１７と出合う部位、すなわち、メモリモジュール１２，１４，１６の下段部に配置されるコネクタピンを通じて入出力される。システムの性能の向上またはメモリの拡張のために、単位時間当り伝送される入出力データの量を称する、いわゆるバンド幅を広くする場合、これらのメモリモジュール１２，１４，１６へ伝送される信号ラインの数も増えることになる。通常、メモリモジュールの大きさはコネクタピンの数によって限定される。従って、増加する信号ラインと接続されるメモリモジュールコネクタピンの数も増えてしまい、メモリモジュールが大きくなるという問題が生じる。
【０００５】
そして、メモリモジュール１２，１４，１６及びソケット１３，１５，１７が大きくなるにつれ、システムボード１０自体も大きくなる。このため、システムボード１０上に配置される信号ラインが長くなり、その結果、信号の伝送速度が遅くなる。これを補完するために、システムボード１０の信号ライン上にバッファ（図示せず）やリピータ（図示せず）を加えて信号の品質の低下を防ぐが、これは、システムのコスト高の原因となる。
【０００６】
従って、メモリモジュールを大きくせずに、広いバンド幅を持つメモリモジュールが必要となる。そして、信号の伝送速度を低下させないシステムボードが望まれる。
【０００７】
本発明の目的は、メモリモジュールを大きくせずに、広いバンド幅を持つメモリモジュールを提供することにある。
本発明の他の目的は、信号の伝送速度を低下させないメモリモジュールソケット及びシステムボードを提供することにある。
【０００８】
【課題を解決するための手段】
本発明のメモリモジュールは、メモリチップを実装した前面の両端列方向に第２エッジ及び第３エッジとこの下端行方向に第１エッジとを有したメモリモジュールであって、このメモリモジュールの第１エッジ部分に配列されて第１エッジを通じてメモリモジュールからまたはメモリモジュールへ出力または入力される第１信号を伝える多数のメモリモジュールコネクタピンと、このメモリモジュールの第２エッジ部分に配列されて第２エッジを通じて実質的に同一平面上の他のメモリモジュールへ第２信号を伝える多数の第１導電体と、このメモリモジュールの第２エッジの反対方向である第３エッジ部分に配列されて多数のメモリモジュールコネクタピンから選ばれたピンに電気的に接続される多数の第２導電体とを備え、多数の第１及び第２導電体は各々列方向に配列され、この列方向に隣接した導電体の各々は所定の間隔をもってジグザグ状に配列され、第１導電体と相互に配列される他のメモリモジュールの第２導電体とが最短距離にて電気的に接続されることを特徴とする。
【０００９】
好ましい形態として、多数の第１導電体及び多数の第２導電体はメモリモジュールの第１面に位置し、メモリモジュールの第１面と反対側の第２面上に多数の第１導電体と多数の第２導電体とを電気的に接続させる多数の導電線をさらに備えることが好ましい。
【００１４】
本発明のシステムボードは、メモリコントローラと、このメモリコントローラと接続される多数のバスラインと、メモリチップを実装する前面の両端に多数の第１及び第２導電体を備えた第１コネクタピンを通じて多数のバスラインに接続される第１メモリモジュールと、この第１メモリモジュールと一列に配置されてメモリチップを実装する前面の両端に多数の第１及び第２導電体を備えた第２コネクタピンを通じて多数のバスラインと接続される第２メモリモジュールとを備え、第１コネクタピンは第２コネクタピンと接続されるとともに、多数の第１及び第２コネクタピンの各導電体は各々列方向に配列され、この列方向に隣接する各々は所定の間隔をもってジグザグ状に配列され、第１メモリモジュールに備えた第１コネクタピンの第１導電体と相互に配列される第２メモリモジュールに備えた第２コネクタピンの第２導電体とが最短距離にて電気的に接続されることを特徴とする。
【００１５】
好ましい形態として、第１及び第２メモリモジュールの各々は、印刷回路基板と、この印刷回路基板上に配列される少なくとも一つのメモリチップと、印刷回路基板の両端に第１及び第２導電体を有してなるコネクタピンと、外部的にはバスラインに接続されて内部的には少なくとも一つのメモリチップに接続されて印刷回路基板両端の第１及び第２導電体に対し下端に配置される多数のメモリモジュールコネクタピンとを備え、コネクタピンは、印刷回路基板上の所定の領域の両面に配列されたメモリチップに電気的に接続されることが好ましい。また、第１及び第２コネクタピンを接続する第１及び第２導電体の一方は、対応するメモリモジュールへの入力コネクタピン部であり、他方は、対応するメモリモジュールからの出力コネクタピン部であることが好ましい。また、メモリモジュールが差し込まれるソケットを有し、コネクタピンは、ソケットと接触する部分に配置されることが好ましい。
【００１６】
以上のような本発明のメモリモジュールは、メモリモジュールコネクタピン（接触ピン）のほかに、追加した導電体（コネクタピン）を使用するので、メモリモジュールをコンパクト化できる。また、本発明のメモリモジュールを含むシステムボード及びメモリモジュールソケットは、隣接したメモリモジュールをコネクタピン同士最短距離にて接続するので、信号ラインの負荷及び到達距離を縮めて、信号の伝送速度を向上させる。また、システムボード上に配置される信号ライン数が減り、システムボード内に他の信号ラインのための配線空間を確保でき、しかも、システムボード自体の面積を縮小できる。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態について説明する。各図面において、同一の参照符号は同一の部材を表わす。なお、下記の実施形態は例示的なものに過ぎず、本技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能なことは言うまでもない。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００１８】
図２(Ａ)は、所定の領域に配置されるメモリ装置２１，２２，２３及び２４を備えるメモリモジュール２０の前面を示したブロック図である。これを参照すれば、メモリモジュール２０は、メモリモジュールの第１エッジ近傍に配列されるメモリモジュールコネクタピン２５を備える。多数のメモリモジュールコネクタピン（接触ピン）２５は行方向に配列される。
【００１９】
メモリモジュール２０内には多数のメモリ装置（メモリチップ）２１，２２，２３，２４の他に、ロジック装置を含みうるが、本明細書では、記述上の便宜のために、メモリ装置だけを含むものについて述べる。
【００２０】
図２(Ｂ)は、メモリモジュール２０の背面を示したブロック図である。メモリモジュール２０の背面はメモリモジュールの第２エッジとメモリ装置２１との間に位置する多数の第１導電体２７を備え、メモリモジュールの第３エッジとメモリ装置２４との間に位置する多数の第２導電体２６を備える。多数の第１導電体２７および多数の第２導電体２６は列方向に所定の間隔をもって配列され、ここでは各々３列設けられる。
【００２１】
図２を参照すれば、第２エッジ及び第３エッジは相異なる方向に配列され、第２エッジ及び第３エッジは実質的に垂直である。信号は第１導電体２７及び第２導電体２６とメモリモジュールコネクタピン２５を通じてメモリモジュール２０へ入力されるか、或いはメモリモジュール２５から出力される。
【００２２】
メモリモジュール２０へ入力される信号は従来のメモリモジュール２０の下段部のメモリモジュールコネクタピン２５を通じて伝送されること以外に、両側の第１導電体２７及び第２導電体２６を通じても伝送される。従って、広いバンド幅をもつメモリモジュールを設計するに当たって、追加されるバスラインは第１導電体２７及び第２導電体２６を通じて外部のバスラインと接続される。
【００２３】
従って、メモリモジュール２０は従来のメモリモジュール（図１の１２，１４，１６）とは異なって、メモリモジュールのメモリモジュールコネクタピン２５の数を増やさずとも、広いバンド幅をもつことになる。
【００２４】
図３は、本発明によるメモリモジュール４０，５０，６０及び７０を含むシステムボード３０のブロック図である。メモリモジュール４０，５０，６０及び７０は、バスラインＢＵＳ１及びＢＵＳ２を通じてメモリコントローラ３１と接続できる。
【００２５】
各メモリモジュール４０及び５０，６０及び７０は一列に配置されている。すなわち、第１及び第２メモリモジュール４０及び５０の横方向に第１メモリモジュール４０に直ぐ隣接して第２メモリモジュール５０が配置され、第３及び第４メモリモジュール６０及び７０の横方向に第３メモリモジュール６０に直ぐ隣接して第４メモリモジュール７０が配置される。
【００２６】
図３を参照すれば、第１バスラインＢＵＳ１の信号は第１メモリモジュール４０の入力コネクタピン部４１へ入力され、第１メモリモジュール４０の内部を通過して第１メモリモジュール４０の出力コネクタピン部４２へ出力される。第１メモリモジュール４０の出力コネクタピン部４２の出力信号は第２メモリモジュール５０の入力コネクタピン部５１へ入力され、第２メモリモジュール５０の内部を通過して第２メモリモジュール５０の出力コネクタピン部５２へ出力される。第２メモリモジュール５０の出力コネクタピン部５２の出力信号はシステムボード３０上の終端抵抗Ｒｔｅｒｍに接続されて、所定の電圧レベルをもつ。
【００２７】
第３及び第４メモリモジュール６０，７０は第１及び第２メモリモジュール４０，５０とほぼ同一に接続されている。ここで、第３メモリモジュール６０の出力コネクタピン部６２及び第４メモリモジュールの入力コネクタピン部７１を拡大した部分１００をみれば、出力コネクタピン部６２内のピンは入力コネクタピン部７１内のピンと最短距離にて接続されている。
【００２８】
これは、バスラインＢＵＳ１及びＢＵＳ２の負荷を減らすことにより、従来のシリアルバスの構造（図１）において、信号ラインが長くなることにより生じていた信号の伝送速度の低下を防ぐという長所がある。このような接続のために、出力コネクタピン部６２内のピンおよび入力コネクタピン部７１内のピンは拡大図で明瞭のようにジグザグ状に配置されている。
【００２９】
図３のシステムボード３０は、既存のメモリモジュールコネクタピン４３，５３，６３，７３を通じて接続されていた信号ラインをメモリモジュール４０，５０，６０，７０の内部のコネクタピン４１，４２，５１，５２，６１，６２，７１及び７２を通じて接続させることもできる。このため、メモリモジュールコネクタピンの数を減らせ、その結果、従来のメモリモジュールコネクタピン数によって限定されていたメモリモジュール４０，５０，６０，７０をコンパクト化できる。
【００３０】
従って、システムボード３０上に配置される信号ラインが減り、その結果、システムボード３０は他の信号ラインのための配線空間を確保することになる。また、システムボード３０自体の面積を縮小できる。
【００３１】
図４は、図３のシステムボードを立体的に示した図である。２つのメモリモジュール１０４及び１０６は、メモリモジュールソケット１０５の中間部１１２上の導電線を通じてシリアル接続されている。
【００３２】
メモリコントローラ１０２、第１メモリモジュール１０４及び第２メモリモジュール１０６はシステムボード１００上でバスライン１２０を通じて各々接続される。他の実施形態において、第１及び第２メモリモジュール１０４及び１０６は一つのメモリモジュールソケットに差し込まれる。他の実施形態において、第１メモリモジュール１０４及び第２メモリモジュール１０６はシリアル接続された多数のソケットに各々差し込まれる。
【００３３】
第１メモリモジュール１０４及び第２メモリモジュール１０６は、前述した図２のメモリモジュールと類似する。バスライン１２０は第１メモリモジュール１０４の第１エッジ近傍に配列されるメモリモジュールコネクタピンを通じて第１メモリモジュール１０４上のコネクタピン１０７ａに接続される。
【００３４】
コネクタピン１０７ａは第１メモリモジュール１０４の第３エッジ近傍に配列される。コネクタピン１０７ａは、導電線を通じてコネクタピン１０７ｂに接続される。コネクタピン１０７ｂは、第１メモリモジュール１０４の第２エッジ近傍に配列される。
【００３５】
コネクタピン１０７ｂは、第１メモリモジュール１０４及び第２メモリモジュール１０６をインタフェースするメモリモジュールソケット１０５の中間部１１２上の導電線を通じて第２メモリモジュール１０６の第２エッジに配列されるコネクタピン１０７ｃに接続される。
【００３６】
コネクタピン１０７ｃは導電線を通じてコネクタピン１０７ｄに接続され、コネクタピン１０７ｄは終端抵抗Ｒｔｅｒｍを通じて終端電圧Ｖｔｅｒｍに接続される。他の実施形態において、メモリモジュールソケット１０５の中間部１１２は第１メモリモジュール１０４がメモリモジュールソケット１０５に差し込まれたとき、第１メモリモジュール１０４の第２エッジ近傍に配列される多数のコネクタピン１０７ｂに電気的に接続される第１導電インタフェースを含む。第１導電インタフェース及びコネクタピンインタフェースは相異なる方向へ向かう。
【００３７】
他の実施形態において、コネクタピンインタフェース及び中間部１１２はメモリモジュールソケット１０５の第１スロット及び第２スロットを規定できる。第１導電インタフェースは、第１及び第２スロットに差し込まれたメモリモジュール間の信号を伝えるためのコネクタピンインタフェースを使用せずに、第１スロットの第１メモリモジュール１０４から第２スロットの第２メモリモジュール１０６へ信号を伝えうる。
【００３８】
他の実施形態において、メモリモジュールソケット１０５は第１メモリモジュール１０４及び第２メモリモジュール１０６を差し込み可能にシステムボード上に取付けられうる。メモリモジュールソケット１０５は第１メモリモジュール１０４がメモリモジュールソケット１０５の第１スロットに差し込まれるとき、第１メモリモジュール１０４の第１エッジに配列される多数のメモリモジュールコネクタピンとシステムボード上の多数の第１導電線とを電気的に接続させるコネクタピンインタフェースを備える。他の実施形態として、メモリモジュール１０４，１０６は印刷回路基板の一面にコネクタピン１０７ａ〜１０７ｄを備え、印刷回路基板の他の面にコネクタピン間の導電線を備える。
【００３９】
【発明の効果】
以上述べたように、本発明のメモリモジュールは、メモリモジュールコネクタピンのほかに、追加したコネクタピンを利用して外部の信号ラインと接続されるので、メモリモジュールをコンパクト化できる。さらに、本発明のメモリモジュールを含むシステムボード及びメモリモジュールソケットは、隣接したメモリモジュールがコネクタピン同士最短距離にて接続されるので、信号ラインの負荷を減らし、その結果、信号の伝送速度を向上させる。さらに、システムボード上に配置される信号ラインが減ってシステムボード内に他の信号ラインのための配線空間が確保され、しかも、システムボード自体の面積を縮小できる。
【図面の簡単な説明】
【図１】従来のシリアルバスの構造を持つシステムボードを示した図である。
【図２】本発明の一実施形態によるメモリモジュールを示した図である。
【図３】図２のメモリモジュールを含むシステムボードを示した図である。
【図４】図３のシステムボードを立体的に示した図である。
【符号の説明】
２０ メモリモジュール
２１〜２４ メモリ装置
２５ メモリモジュールコネクタピン
２６ 第２導電体
２７ 第１導電体
３０ システムボード
３１ メモリコントローラ
ＢＵＳ１，ＢＵＳ２ バスライン
４０，５０，６０，７０ メモリモジュール
４１，５１，６１，７１ 入力コネクタピン部
４２，５２，６２，７２ 出力コネクタピン部
４３，５３，６３，７３ メモリモジュールコネクタピン
１０５ メモリモジュールソケット
１１２ 中間部

Claims (6)

1. メモリチップを実装した前面の両端列方向に第２エッジ及び第３エッジと、この下端行方向に第１エッジとを有したメモリモジュールにおいて、
   前記メモリモジュールの前記第１エッジ部分に配列され、前記第１エッジを通じて前記メモリモジュールからまたは前記メモリモジュールへ出力または入力される第１信号を伝える多数のメモリモジュールコネクタピンと、
   前記メモリモジュールの前記第２エッジ部分に配列され、前記第２エッジを通じて実質的に同一平面上の他のメモリモジュールへ第２信号を伝える多数の第１導電体と、
   前記メモリモジュールの前記第２エッジの反対方向である前記第３エッジ部分に配列され、前記多数のメモリモジュールコネクタピンから選ばれたピンに電気的に接続される多数の第２導電体とを備え、
   前記多数の第１及び第２導電体（入力及び出力コネクタピン部）は各々列方向に配列され、この列方向に隣接した導電体の各々は所定の間隔をもってジグザグ状に配列され、前記第１導電体と相互に配列される他のメモリモジュールの前記第２導電体とが最短距離にて電気的に接続されることを特徴とするメモリモジュール。
2. 前記多数の第１導電体及び前記多数の第２導電体は前記メモリモジュールの第１面に位置し、
   前記メモリモジュールは、
   前記メモリモジュールの前記第１面と反対側の第２面上に前記多数の第１導電体と前記多数の第２導電体とを電気的に接続させる多数の導電線をさらに備えることを特徴とする請求項１に記載のメモリモジュール。
3. システムボードにおいて、
   メモリコントローラと、
   このメモリコントローラと接続される多数のバスラインと、
   メモリチップを実装する前面の両端に多数の第１及び第２導電体（入力及び出力コネクタピン部）を備えた第１コネクタピンを通じて前記多数のバスラインに接続される第１メモリモジュールと、
   この第１メモリモジュールと一列に配置され、メモリチップを実装する前面の両端に多数の第１及び第２導電体（入力及び出力コネクタピン部）を備えた第２コネクタピンを通じて前記多数のバスラインと接続される第２メモリモジュールとを備え、
   前記第１コネクタピンは、前記第２コネクタピンと接続されるとともに、
   前記多数の第１及び第２コネクタピンの各導電体は各々列方向に配列され、この列方向に隣接する各々は所定の間隔をもってジグザグ状に配列され、前記第１メモリモジュールに備えた第１コネクタピンの第１導電体と相互に配列される前記第２メモリモジュールに備えた第２コネクタピンの第２導電体とが最短距離にて電気的に接続されることを特徴とするシステムボード。
4. 前記第１及び第２メモリモジュールの各々は、
   印刷回路基板と、
   この印刷回路基板上に配列される少なくとも一つのメモリチップと、
   前記印刷回路基板の両端に前記第１及び第２導電体を有してなるコネクタピン（第１及び第２コネクタピン）と、
   外部的には前記バスラインに接続され、内部的には前記少なくとも一つのメモリチップに接続され、前記印刷回路基板両端の前記第１及び第２導電体に対し下端に配置される多数のメモリモジュールコネクタピン（接触ピン）とを備え、
   前記コネクタピン（第１及び第２コネクタピン）は、前記印刷回路基板上の所定の領域の両面に配列された前記メモリチップに電気的に接続されることを特徴とする請求項３に記載のシステムボード。
5. 前記第１及び第２コネクタピンを接続する前記第１及び２第２導電体の一方は、対応するメモリモジュールへの入力コネクタピン部であり、他方は、対応するメモリモジュールからの出力コネクタピン部であることを特徴とする請求項３に記載のシステムボード。
6. 前記メモリモジュールが差し込まれるソケットを有し、前記コネクタピンは、前記ソケットと接触する部分に配置されることを特徴とする請求項３乃至５に記載のシステムボード。

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