JP2004318451A - 方向性結合素子を使用したメモリバスシステム - Google Patents
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Abstract
【課題】従来の技術においてはプリント基板の内層を用いた信号配線を行っていたので、信号配線がビアホールを介してしまい、ノイズ発生の要因となっていた。
【解決手段】隣り合う２つの方向性結合素子におけるバス配線用の配線間間隔とコネクタにおける信号用端子間間隔を等しくし、かつコネクタの信号用端子間間隔よりも短い信号端子の間隔を持つ方向性結合素子を使用することにより、ビアホールを介さない表面層のみの信号配線が実現される。従って、ノイズを発生させる要因を大幅に減らすことができ、低ノイズの非接触バスシステムを提供できる。
【選択図】図１
【解決手段】隣り合う２つの方向性結合素子におけるバス配線用の配線間間隔とコネクタにおける信号用端子間間隔を等しくし、かつコネクタの信号用端子間間隔よりも短い信号端子の間隔を持つ方向性結合素子を使用することにより、ビアホールを介さない表面層のみの信号配線が実現される。従って、ノイズを発生させる要因を大幅に減らすことができ、低ノイズの非接触バスシステムを提供できる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数メモリモジュールとメモリコントローラを接続するバスとこれらを用いるシステムに関する。
【０００２】
【従来の技術】
高速データ転送のためのバス配線方式、及びＭｏｔｈｅｒ Ｂｏａｒｄの層構成として特許文献１があった（以下、非接触バスシステムと呼ぶ）。これの基本方式を図１２、図１３に示す。図１３においてはメモリにデータを転送するための配線である結合器を基板内部で構成しており、図１２においてはメモリモジュールの高密度実装のために結合器１１−１を用いて信号伝搬させていた。図１２に示す方式においては基板１２−１の内層部に信号用配線を設けており、結合器１１−１とＭＣ２および結合器同士（例えば、結合器１１−１と結合器１１−２）を内層配線で接続させていた。尚、Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ４−１〜４−４内に設けられたメモリまでの配線はコネクタ３−１〜３−４を介してなされる。
【０００３】
【特許文献１】
特開２００１−０２７９１８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の技術の特許文献１では内層部の信号配線を用いているため、信号線はビアホールを介している。ビアホールが多いシステムにおいては、（１）信号線とビアホールが直角に結線されているために発生する電磁ノイズ、（２）基板の層構成（例えば、グランド層、電源層等）が与える、ビアホール内のインピーダンスの不整合、（３）ビアホール自体が持つインダクタンス成分による、信号線とビアホール間のインピーダンスの不整合、（４）近接するビアホールによって生じるＳＳＮ（同時切り替えノイズ）等がノイズ発生の大きな要因となる。高速動作するバスシステムにおいて、これらの要因は大きなノイズとなってシステム全体に多大な悪影響を及ぼす。高速動作する方向性結合式メモリシステムを提供するためには、ノイズを低減することが重要である。すなわち、第１の課題はノイズの発生する要因が多い事である。
【０００５】
さらに、従来の技術においては、メモリモジュール間隔（図１２に於けるＷ１）が方向性結合素子の幅によって制限されていた。これはメモリモジュールの高密度実装を妨げる要因となる。メモリモジュールの高密度実装を実現するために、第２の課題はメモリモジュールの実装エリアが方向性結合器に制限されることである。
【０００６】
【課題を解決するための手段】
第１の手段として、第１の課題を解決する手段を説明する。
隣り合う２つの方向性結合素子におけるバス配線用の配線間間隔とコネクタにおける信号用端子間間隔を等しくし、かつコネクタの信号用端子間間隔よりも短い信号端子の間隔を持つ方向性結合素子を使用することにより、ビアホールを介さない表面層のみの信号配線が実現される。従って、ノイズを発生させる要因を大幅に減らすことができ、低ノイズの非接触バスシステムを提供できる。
【０００７】
また同時に、本解決手段はコネクタと方向性結合素子間を接続するバス配線の直線配線及び等長配線を実現するため、メモリやＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒなどの各ＬＳＩに対する端子間スキューも低減させた非接触バスシステムを提供できる。
【０００８】
第２の手段として、第２の課題を解決する手段を説明する。
Ｍｏｔｈｅｒ Ｂｏａｒｄにおいて、方向性結合素子をメモリモジュールが実装されている部分の裏の面に実装することにより、メモリモジュールの実装エリアが方向性結合素子の幅に制限されない実装方式を可能にする。本解決手段を用いれば、メモリモジュールを実装するための領域に設けられていた制限を緩和できるため、メモリモジュールを高密度実装した非接触バスシステムを提供できる。
【０００９】
【発明の実施の形態】
第１の実施例を図１〜図４を用いて説明する。本実施例は、コネクタの端子間間隔、方向性結合素子の構造、及び配線に対し下記の条件（１）、（２）を満たすシステム構成をすることにより、表面層のみの信号配線、バス配線の直線配線及び等長配線を実現し、ノイズの少ない非接触バスシステムを提供する実施例である。
【００１０】
図１にビアホールを介さない表面層のみの信号配線を実現した、システム断面図を示す。
【００１１】
図１において２はメモリ制御機構を有するＬＳＩ（以下ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）であり、４−１〜４−４はメモリチップが多数搭載されたメモリモジュールである。１はプリント配線板であり、プリント配線板１は、ＭＣ２とメモリモジュール４−１〜４−４、方向性結合素子（以下結合素子）５−１〜５−４が実装されたＭｏｔｈｅｒ Ｂｏａｒｄである。ＭＣ２とメモリモジュール４−１〜４−４内のメモリチップは、互いに結合素子５−１〜５−４を介してデータ転送を行っている。メモリモジュール４−１〜４−４はコネクタ３−１〜３−４を介してＭｏｔｈｅｒ Ｂｏａｒｄ１に接続されている。
【００１２】
図２に、バス配線に対する等長配線と直線配線、及び表面層のみに信号線を集約したシステム構成を実現した配線・実装パターンのシステム構成図を示す。なお、図２は図１におけるＭｏｔｈｅｒ Ｂｏａｒｄ１の配線の上面から見た図を示しており、Ｍｏｔｈｅｒ Ｂｏａｒｄ１の表面層にレイアウトされたパターン、パッド外形、及び部品を示している。また、図２は多ビットの配線構造を示したものであるが、ここでの説明は１ビットに対して行う。ただし、実際の非接触バスシステムは多ビットが同じ構造で繰り返されたシステムである。ここに、等長配線とは、ＭＣからクロック信号に同期して出力された複数の信号とメモリモジュールに搭載されたＬＳＩに対して、前記ＬＳＩが信号を受信できる時間範囲内に全ての前記信号が到達できるように、各信号到達時間のばらつきを
クロック周期−セットアップ時間−ホールド時間
以内とした配線であり、直線配線とは隣接する２つの結合素子５−１からコネクタ３−１の隣接する信号用端子に接続される隣接する２つの配線に対して、複数または全ての個所で、下記の条件（２）を満たす配線である。ただし、セットアップ時間とホールド時間は、信号を受信するために前記ＬＳＩに規定された時間である。
【００１３】
図２においてＭＣ２と結合素子５−１は配線６−１を介して１対１で結線され、結合素子５−１と結合素子５−２は配線６−２を介して１対１で結線されている。破線で囲んでいるコネクタ３−１、３−２はＭｏｔｈｅｒ Ｂｏａｒｄ１に搭載されたときの外形を表わしている。図示されていないコネクタ３−１、３−２内のメモリチップからの信号線は、Ｍｏｔｈｅｒ Ｂｏａｒｄ１に設けられたパッドを介してＭｏｔｈｅｒ Ｂｏａｒｄ１上の信号線に配線される。破線で囲んでいるメモリモジュール４−１、４−２はコネクタ３−１、３−２に搭載されたときの外形を表わしており、メモリモジュール４−１、４−２を搭載するコネクタ３−１、３−２の端子は、配線７−１、７−２でそれぞれ結合素子５−１、５−２の各信号端子（Ｓ１）に接続されている。
【００１４】
また、図２において、本実施例の配線パターン、及び使用する方向性結合素子とコネクタに対し、
Ｐ１ ≧ Ｐ２＋実装マージン ・・・（１）
Ｐ１ ＝ Ｐ３ ・・・（２）
の条件を満たすようにシステム構成を行う。ここに、Ｐ１はコネクタ３−１、３−２の信号用端子の間隔、Ｐ２は結合素子５−１、５−２の縦幅（図面縦方向）、及びＰ３は隣り合う方向性結合素子から配線される２つのバス配線の配線間隔であり、実装マージンとは結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（１）、（２）を満たすようにシステムを構成することによって、コネクタと結合素子間を接続するバス配線７−１、７−２の等長配線と直線配線が可能となる。これにより、各メモリチップにおける端子間スキューやＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒにおける端子間スキューを低減できる。また、ビアホールを介さない表面層のみの信号配線が可能となるので、第１の課題で述べたノイズを発生させる要因を無くすことができ、低ノイズの非接触バスシステムを実現できる。
【００１５】
ＭＣ２から結合素子５−１の端子Ｍ１を結ぶ配線６−１、及び結合素子５−１の端子Ｍ２と結合素子５−２の端子Ｍ１を結ぶ配線６−２は、ＭＣ２からの信号を各メモリチップに伝送するための配線であり、結合素子の端子Ｍ１、Ｍ２に接続された配線６−１、６−２を総称してメインラインと呼ぶことにする。
【００１６】
メインラインは、図１の結合素子５−１〜５−４を通過した後に抵抗Ｒｔｔを介し電位Ｖｔｔで終端されている。図１においてＶｔｔに接続されたＲｔｔを黒四角（■）で記述した。
【００１７】
結合素子５−１、５−２からメモリモジュール搭載用コネクタの端子に接続されている配線７−１、７−２はメインラインからの信号をメモリチップに伝送するための配線であり、結合素子の端子Ｓ１に接続されている配線７−１、７−２を総称してサブラインと呼ぶ事にする。
【００１８】
従来の技術で説明したように、従来例ではメモリモジュールの搭載密度を上げるためにＭｏｔｈｅｒ Ｂｏａｒｄの内層に方向性結合器を２層構造で配線しているために、Ｍｏｔｈｅｒ Ｂｏａｒｄの層は１０層構造以下には出来なかった（図１３）。また、同技術において結合素子を採用する方式も考えられているが、内層に信号層を設けており信号線がビアホールを介する配線方式となっていた（図１２）。
【００１９】
それに対し本実施例では、コネクタの信号用端子の間隔Ｐ１と結合素子５−１のサブラインの入出力端子Ｓ１の間隔が等しくなるように実装している。この事によって、メモリモジュールに必要なＤＱ端子と同等の数をＭｏｔｈｅｒ Ｂｏａｒｄ１の表面層に実装し、かつＭｏｔｈｅｒ Ｂｏａｒｄ１の内層を一切利用することなくメインラインからメモリモジュールへのデータ伝送を可能にしている。これは例えば、メモリモジュールからコネクタの各端子に引き出されている信号端子（ＤＱ、ＤＱＳ、Ａ／Ｃ用端子）の数と電源・グランド用端子の数が１：２の割合で配置されているシステムを利用した実装方式である。
【００２０】
図３に本実施例のＭｏｔｈｅｒ Ｂｏａｒｄ１の層構造の例を示す。図３はＭｏｔｈｅｒ Ｂｏａｒｄ１のメインライン６−１に対して垂直な方向の断面である。上層から信号層（Ｓｉｇ１）、グランド層（Ｇ１）、電源層（Ｖ１）、信号層（Ｓｉｇ２）の４層となっている例である。尚、終端電圧Ｖｔｔは電源層（Ｖ１やＳ１）から配線するか、または電源層（Ｖ１）や信号層（Ｓｉｇ２）で配線する。この様にＭｏｔｈｅｒ Ｂｏａｒｄ１を４層構造にすることによって、非接触バスシステムに用いる基板を低価格にする効果が得られる。
【００２１】
図４に第１の実施例に用いられた結合素子の構造を示す。図２のシステム構成例に用いた結合素子５−１〜５−２を図４の（ａ）に示す。結合素子５−１は、メインラインに対する入出力端子（Ｍ１、Ｍ２）、サブラインに対する入出力端子（Ｓ１）、終端用端子（Ｖｔｔ）及び２つのグランド用端子（ＶＳＳ）を外部端子として有している。メインラインとサブラインは素子内部で方向性結合器（Ｃ１）を構成しており、サブラインは素子内部で終端抵抗Ｒｔｔを有し、Ｖｔｔ端子に結線されている。
【００２２】
結合素子内部の結合器Ｃ１の実効特性インピーダンスは、サブラインの終端抵抗Ｒｔｔに等しく（５０Ωなど）、さらにＭｏｔｈｅｒ Ｂｏａｒｄ１における信号線の特性インピーダンスと等しいインピーダンスを持つように選ぶ。また、結合素子５−１は、グランド層と信号層の２層構造で構成されている。グランド層はＶＳＳ端子に接続されており、各Ｍ１−Ｍ２、Ｓ１−Ｒｔｔ間の各線路に流れる電流のリターン電流をＶｓｓ端子からＭｏｔｈｅｒ Ｂｏａｒｄ１へ放出する。ここに、素子内にグランド層を構成するのは、プリント基板上に配置された方向性結合器のインピーダンスが、プリント基板の厚みによって変化しないよう配線からの距離を固定することが目的である。また、このように素子内部にグランド層を構成することにより、結合素子内の信号線とＭｏｔｈｅｒ Ｂｏａｒｄ１上の信号線のインピーダンスをシステム全体における各結合素子に対して等しくすることができ、結合素子の信号端子とＭｏｔｈｅｒ Ｂｏａｒｄ１の信号線の間に発生するインピーダンスの不整合による反射ノイズを低減できる。
【００２３】
更に結合素子の構造を図４（ｂ）のようにする事もできる。本実施例に結合素子５−１´を用いることで、Ｍｏｔｈｅｒ Ｂｏａｒｄ１における直線配線の上に結合素子を実装する事が可能となる。ここで言う直線配線とは、端子Ｍ１−Ｍ２方向に直線的に伸びるＭｏｔｈｅｒ Ｂｏａｒｄ上の配線パターンの事である。これは、Ｍｏｔｈｅｒ Ｂｏａｒｄ１上での配線パターンを拡張する効果がある。
【００２４】
また、結合素子５−１´の素子構造では、素子の１側面当たりの端子数が最大２つとなっているため、素子側面の縦幅（図２に於けるＰ２）を縮めることが出来る。これは、Ｍｏｔｈｅｒ Ｂｏａｒｄ１上における素子の実装面積を減少させる効果がある。
【００２５】
以上説明したように本実施例は、図４に於ける方向性結合素子５−１を用いて、条件（１）、（２）を満たす図２に示したシステム構成を行っており、図１の構成例に示したビアホールを一切介さない表面層のみの信号配線を実現している。これにより、ビアホールと信号線が直角に結線されることによる電磁ノイズ等の第１の課題に記載したノイズの要因を無くし、かつ結合素子の信号端子とＭｏｔｈｅｒ Ｂｏａｒｄ上の信号線間に生じる反射ノイズを低減しているため、非接触バスシステム全体を低ノイズとする効果が得られる。さらに、表面層のみの信号配線としたことで図３に示した４層の基板構成が実現されるため、基板を低コストで提供し、非接触バスシステムの価格を下げる効果も得られる。
【００２６】
第２の実施例として図５、図６を用いて説明する。本実施例は、下記の条件（３）、（４）を満たす４ビット結合素子を非接触バスシステムに実装することにより表面層のみの信号配線を可能とし、かつシステム全体の素子数の削減を実現した、低ノイズかつ低コストな非接触バスシステムを提供する実施例である。なお、４ビット結合素子とは、素子内部に４ビット分の方向性結合器を有し、４ビット分のデータ伝送機能を持つ方向性結合素子である。
【００２７】
図５に、４ビット結合素子を用いて、表面層のみの信号配線、及びバス配線の等長配線と直線配線を実現した非接触バスシステムのシステム構成図を示す。
【００２８】
図５において各記号は図２のそれと同じ機能を表している。ここで、図２と異なるのは結合素子９−１、９−２と結合素子への配線パターン６−１、６−２である。図５において１つの結合素子９−１、９−２は４ビット分のデータ伝送機能を有している。すなわち、１つの結合素子がメインラインを４本、サブラインを４本有しており、１つの結合素子でデータ伝送に必要なコネクタの端子４つ分の機能を達成できる。
【００２９】
配線方式は図２と同様に、ＭＣ２から引き出されるメインライン６−１が結合素子９−１の端子ＭＡ１に、結合素子９−１の端子ＭＡ２から引き出されるメインライン６−２が結合素子９−２の端子ＭＡ１に結線され、同様にして、ここには示していない結合素子９−３の端子ＭＡ２から次の結合素子へと次々と引き出される。サブラインは、各結合素子９−１、９−２の端子ＳＡ１から配線７−１、７−２を介してコネクタ３−１、３−２の信号用端子に接続されている。
【００３０】
また、図５において、本実施例に使用するコネクタ３−１、３−２と４ビット結合素子９−１、９−２、及びシステムの配線・実装方式に対し、
４×Ｐ１ ≧ Ｐ４＋実装マージン ・・・（３）
Ｐ１ ＝ Ｐ５ ＝ Ｐ６・・・（４）
を満たすようにシステム構成を行う。ここに、Ｐ１はコネクタ３−１、３−２の信号用端子間隔、Ｐ４は４ビット結合素子９−１、９−２の縦幅（図面縦方向）、Ｐ５とＰ６はそれぞれ４ビット結合素子の隣り合う２つのメインライン用の端子間隔とサブライン用の端子間隔であり、実装マージンとは結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（３）、（４）を満たすシステムを構成することによって、サブラインの等長配線と直線配線、及びビアホールを介さない表面層のみの信号配線が可能となり、第１の実施例と同様の効果が得られる。
【００３１】
第１の実施例に加え、本実施例では結合素子同士を結線するメインラインに対する配線の引き回しを無くしているため、メインラインに対しても直線配線を可能にしている。そのため、第１の実施例に比べてコネクタ３−１、３−２と方向性結合素子９−１、９−２の間の間隔を狭めることができ、メモリモジュールの実装エリアを高密度にする効果も得られる。さらには４ビット結合素子を非接触バスシステムに用いることにより、第１の実施例に比べシステム全体に必要な結合素子の総数を４分の１に削減することができ、結合素子を実装するために必要な実装プロセスを減らす効果や、結合素子に掛かる総費用を低減させる効果も得られる。
【００３２】
図６に本実施例に用いた４ビット結合素子の構造例を示す。結合素子９−１では、メインライン用の入出力端子（ＭＡ１・ＭＡ２〜ＭＤ１・ＭＤ２）、サブライン用の入出力端子（ＳＡ１〜ＳＤ１）、終端用端子４つ（Ｖｔｔ）、及びグランド用端子８つ（ＶＳＳ）を外部端子として有している。メインラインとサブラインは素子内で４つの結合器Ｃ１〜Ｃ４を構成しており、各サブラインは終端抵抗Ｒｔｔを介してＶｔｔに接続されている。
【００３３】
また、各サブラインの入出力端子間、すなわちＳＡ１−ＳＢ１間、ＳＢ１−ＳＣ１間、ＳＣ１−ＳＤ１間の間隔Ｐ５はコネクタの信号用端子間の間隔Ｐ１に対して、
Ｐ１ ＝ Ｐ５ ・・・（５）
を満たすように構成されている。各メインラインの入出力端子間（例えばＭＡ１−Ｍｏｔｈｅｒ Ｂｏａｒｄ１間、ＭＡ２−Ｍｏｔｈｅｒ Ｂｏａｒｄ２間）も各々同じ間隔Ｐ６で構成されている。
【００３４】
尚、図６に於ける４ビット結合素子は、グランド層と信号層の２層構造となっているだけでなく、各結合器の間に干渉防止用セパレータ（図６における十字縞：グランド面）を有している。４ビット結合素子の構造を２層構造にする理由は、第１の実施例に記載した１ビット結合素子（図４）と同様に、プリント基板上に配置された結合素子のインピーダンスが、プリント基板の厚みによって変化しないよう配線とグランド面の距離を固定することが目的である。これにより、結合素子内部の配線のインピーダンスを一定にし、Ｍｏｔｈｅｒ Ｂｏａｒｄ１上の配線と結合素子内の配線間のインピーダンス不整合による反射ノイズを低減させる効果がある。また、各結合器の間に干渉防止用セパレータを設ける理由は、結合素子内の各結合器を伝播する信号間の干渉を防ぐことが目的である。これにより、結合素子を４ビットに拡張する際、各結合器を伝播する信号間に生じうる信号間干渉ノイズを低減させる効果がある。
【００３５】
以上説明したように本実施例は、図６の条件（５）を満たす４ビット結合素子９−１を用いて、条件（３）、（４）を満たす図５に示したシステム構成を行っている。これにより、ビアホールを一切介さない表面層のみの信号配線を実現し、第１の実施例と同様に信号がビアホールを介する際に生じるノイズを無くす効果が得られる。さらに本実施例は、結合素子を４ビットに拡張したことによる高密度実装化、実装プロセスの容易化、結合素子を用いた非接触バスシステムの低コスト化を実現する効果がある。
【００３６】
また、本実施例は、４ビット結合素子を用いて説明しているが、１素子当たりに有するビット数はそれ以上でもそれ以下でも良い。これはＭｏｔｈｅｒ Ｂｏａｒｄの配線パターン、実装の容易さ、全素子にかかる総費用により異なる。
【００３７】
第３の実施例として図７、図８を用いて説明する。本実施例は、メモリモジュールの両側にメモリチップを実装した大容量メモリモジュール４−１１とそれを搭載するコネクタ、及び使用する結合素子に対して、下記の条件（６）〜（８）を満たすシステム構成を行うことにより、大容量メモリモジュールを搭載する非接触バスシステムに対する表面層のみの信号配線、及びバス配線の等長配線を実現し、大容量メモリモジュールに対する低ノイズの非接触バスシステムを提供する実施例である。
【００３８】
図７に大容量メモリモジュールを搭載する非接触バスシステムに対して、ビアホールを介さない表面層のみの信号配線を実現した、システム断面図を示す。ただし、図７は全システムのうち、メモリモジュール１つ分のシステム構成部を抜き出したものであり、実際は図１と同様に、ＭＣ２と複数の図７から構成される。
【００３９】
図７において方向性結合素子５−１１、５−１２は、コネクタの両側に実装されている。各結合素子５−１１、５−１２には、各々異なるメインラインが接続され、従って各々異なるデータ線に対するデータ伝送の役割を担っている。コネクタ３−１の紙面右側の端子に対しては、結合素子５−１１のサブライン用の端子Ｓ１が接続され、これを用いてデータ伝送を行う。コネクタ３−１に紙面左側の端子に対しては、結合素子５−１２のサブライン用の端子Ｓ１が接続され、これを用いてデータ伝送を行う。
【００４０】
図８に、大容量メモリモジュールを搭載する非接触バスシステムに対する表面層のみの信号配線、及びバス配線の等長配線を実現したシステム構成図を示す。尚、図８は図７におけるＭｏｔｈｅｒ Ｂｏａｒｄ１の上面から見た図を示し、Ｍｏｔｈｅｒ Ｂｏａｒｄ１の表面層にレイアウトされたパターン、パッド外形、及び部品を示している。
【００４１】
図８においてＤＱ１に対するデータ伝送に用いるメインラインは、配線６−１１を介して結合素子５−１１の端子Ｍ１に接続され、端子Ｍ２から次の結合素子に接続される。結合素子５−１１の内部の結合器によって生成されたサブラインへの信号は端子Ｓ１から出力され配線７−１１を介してコネクタ３−１に接続される。一方ＤＱ２に対するデータ伝送に用いるメインラインは、配線６−１２を介して結合素子５−１２の端子Ｍ１に接続され、端子Ｍ２から次の結合素子に接続される。結合素子５−１２のサブラインは結合素子５−１２の端子Ｓ１から配線７−１２を介してコネクタに接続される。以下ＤＱ３〜ＤＱ６も同様である。
【００４２】
また、図８において、本実施例の方向性結合素子とコネクタに対し、
Ｐ１ ≧ Ｐ７＋実装マージン ・・・（６）
を満たすようにシステム構成を行い、各メインライン・サブラインに対し、
Ｐ１ ＝ Ｐ８ ・・・（７）
Ｌ１ ＝ Ｌ２＋Ｌ３−Ｌ１ ・・・（８）
を満たす配線を行う。ここに、Ｐ７は結合素子５−１１、５−１２の縦幅（図面縦方向）、Ｐ８は隣り合う結合素子から配線される２つのバス配線の配線間隔、Ｌ１は結合素子５−１２の端子Ｓ１からコネクタの端子を繋ぐ配線７−１２の配線長、Ｌ２は結合素子５−１２の端子Ｍ１から結合素子５−１１の端子Ｍ１までの配線長、Ｌ３は結合素子５−１１の端子Ｓ１からコネクタの端子を繋ぐ配線７−１１の配線長であり、実装マージンとは結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（６）〜（８）を満たすようにシステム構成を行うことによって、大容量メモリモジュールを搭載する非接触バスシステムに対して、ビアホールを介さない表面層のみの信号配線が実現される。従って、第１の課題で述べたノイズの発生源を無くす事ができ、大容量メモリモジュールを有する非接触バスシステムに対して、ノイズを減少させる効果が得られる。また、条件（７）、（８）を課した理由として、ノイズ低減に加え、ＭＣ２からメモリモジュールへ伝わる信号を同着に調整することも目的としており、これにより、各メモリチップにおける端子間スキューを低減させる効果が得られる。
【００４３】
以上説明したように本実施例は、図８の条件（６）〜（８）を満たすシステム構成を行うことにより、図７に示した大容量メモリモジュールを搭載する非接触バスシステムに対して、ビアホールを一切介さない表面層のみの信号配線を実現している。これにより大容量メモリモジュールを搭載するバスシステムに対しても、ビアホールと信号配線が直角に結線されることによる電磁ノイズ等の第１の課題に記載したノイズの要因を無くしている。従って、大容量メモリモジュールを有する非接触バスシステムに対しても、ノイズを低減させる効果が得られる。
【００４４】
第４の実施例として図９〜図１１を用いて説明する。本実施例は、下記の条件（９）、（１０）を満たす縦続型方向性結合素子を非接触バスシステムに用い、メモリモジュールと同一の面に実装することにより、低ノイズかつ高密度な非接触バスシステム
メモリモジュールの裏面に実装することにより、メモリモジュールの実装エリアが結合素子の幅に制限されない高密度実装を実現した非接触バスシステムを提供する実施例である。なお、縦続型方向性結合素子とは、素子内部で１つのメインラインが２つの方向性結合器を縦列に有する方向性結合素子である。
【００４５】
図９において、縦続型の方向性結合素子の構造例を示す。縦続型方向性結合素子１０−１は１つのメインラインが２つの結合器Ｃ１、Ｃ２を縦続的に有する方向性結合素子である。結合素子１０−１は、メインライン用の入出力端子（Ｍ１、Ｍ２）、サブライン用の入出力端子２ビット分（Ｓ１、Ｓ２）、終端用端子２つ（Ｖｔｔ）、及びグランド用端子３つ（ＶＳＳ）を外部端子として有している。端子Ｍ１から配線されるメインラインは結合素子１０−１内で２つの方向性結合器Ｃ１、Ｃ２を介して端子Ｍ２に繋がっている。各々の方向性結合器Ｃ１、Ｃ２は異なるサブラインを介して端子Ｓ１、Ｓ２に結線されている。また、各々のサブラインは終端抵抗Ｒｔｔを介して端子Ｖｔｔにも繋がっている。
【００４６】
また、図９に於ける縦続型結合素子は、グランド層と信号層の２層で層構成されている。これは、第１の実施例に記載した１ビット結合素子（図４）と同様に、プリント基板上に配置された結合素子のインピーダンスが、プリント基板の厚みによって変化しないよう配線とグランド面の距離を固定することが目的である。これにより、結合素子内部の配線のインピーダンスを一定にし、ＭｏｔｈｅｒＢｏａｒｄ１上の配線と結合素子内の配線間のインピーダンス不整合による反射ノイズを低減させる効果がある。
【００４７】
図１０（ａ）に縦続型結合素子をメモリモジュールと同一の面に実装し、表面層のみの信号配線を実現した非接触バスシステムのシステム断面図を示す。尚、メモリチップはメモリモジュールのどちらの面に搭載してもその働きを変えることがないので、図１０に示すようなメモリチップが搭載されたメモリモジュール４−２１〜４−２４の組を用いても第１の実施例と同様の機能を実現できる。
【００４８】
図１０（ａ）において縦続型結合素子はＭｏｔｈｅｒ Ｂｏａｒｄ１の上層に実装される。各結合素子１０−１、１０−２は同じメインラインを有している。ＭＣ２から引き出されるメインラインは配線６−２１を介して縦続型結合素子１０−１に接続され、縦続型結合素子内の結合器を通過した後、配線６−２２に引き出される。配線６−２２に引き出されたメインラインは同様にして縦続型結合素子１０−２を介して抵抗Ｒｔｔ、電位Ｖｔｔで終端される。メモリモジュール４−２１、４−２２に対しては、縦続型結合素子１０−１を用いてデータ伝送を行い、メモリモジュール４−２３、４−２４に対しては、縦続型結合素子１０−２を用いてデータ伝送される。
【００４９】
図１１に縦続型結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１の上面に実装し、表面層のみの信号配線、及び高密度実装を実現したシステム構成図を示す。
【００５０】
図１１において、メインライン６−２１は縦続型結合素子１０−１の端子Ｍ１に接続され、２つの方向性結合器を介して端子Ｍ２に引き出される。縦続型結合素子１０−１の端子Ｍ２から引き出されたメインラインは、配線６−２２を介して、図示されていない次の縦続型結合素子の端子Ｍ１に接続される。縦続型結合素子１０−１の端子Ｓ１から引き出されるサブライン７−２１は、コネクタ３−１に接続され、端子Ｓ２から引き出されるサブライン７−２２は、コネクタ３−２に接続される。
【００５１】
また、図１１において、本実施例に使用する縦続型結合素子１０−１、コネクタ３−１、及び実装・配線方式に対し、
Ｐ１ ≧ Ｐ９＋実装マージン ・・・（９）
Ｐ１ ＝ Ｐ１０ ・・・（１０）
を満たすようにシステム構成を行う。ここに、Ｐ９は縦続型結合素子１０−１、１０−２の縦幅（図面縦方向）、Ｐ１０は隣り合う結合素子から配線される２つのバス配線の配線間隔である。条件（９）、（１０）を満たすようにシステムを構成することによって、第１の実施例同様にビアホールを介さない表面層のみの信号配線を実現している。さらに、本実施例においては、１つの結合素子が縦列（ここで言う列とは、図１１の図面縦方向のことである）に２ビット分の結合器を有しているため、例えば４つのメモリモジュールに対して、２列分の素子実装エリアしか必要としない。従って、非接触バスシステムに対するノイズ低減の効果に加え、メモリモジュールの実装エリアを高密度にする効果も得られる。
【００５２】
図１０（ｂ）に縦続型結合素子を非接触バスシステムに於けるメモリモジュールの裏の面に実装し、メモリモジュールの実装エリアに対して結合素子の幅により設けられていた制限を緩和し、メモリモジュールの高密度実装を実現したシステム断面図を示す。
【００５３】
図１０（ｂ）において、縦続型結合素子１０−１、１０−２はＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面と反対の面）に実装されている。ＭＣ２から配線されたメインラインはビアホールを介してＭｏｔｈｅｒ Ｂｏａｒｄ１の最下層の配線６−２１を通り縦続型結合素子１０−１の端子Ｍ１に結線される。縦続型結合素子１０−１の端子Ｓ１、Ｓ２から引き出されるサブライン７−２１、７−２２は、各々ビアホールを介してコネクタの信号用端子に結線される。このとき、縦続型結合素子１０−１内の最初の結合器から配線されるサブライン７−２１はメモリモジュール４−２１に接続され、２番目の結合器から配線されるサブライン７−２２はメモリモジュール４−２２に接続される。縦続型結合素子１０−１の端子Ｍ２から引き出されたメインライン６−２２は、次の縦続型結合素子１０−２の端子Ｍ１に結線される。同様にして縦続型結合素子１０−２の端子Ｓ１、Ｓ２から引き出された各サブライン７−２３、７−２４はビアホール、及びコネクタ３−３、３−４を介してメモリモジュール４−２３、４−２４に接続され、端子Ｍ２から引き出されたメインライン６−２３は、抵抗Ｒｔｔ、電位Ｖｔｔで終端される。
【００５４】
尚、ここには示していないが、図１０（ｂ）における結合素子と配線方式に対し、図１１における配線方式をＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面と反対の面）に対して行う。この場合、図１１に於けるサブラインの配線７−２１、７−２２はビアホールを介してＭｏｈｔｅｒ Ｂｏａｒｄ１上面に実装されたコネクタ３−１、３−２の端子に接続される。条件（９）、（１０）を満たす図１１の配線・実装方式を、Ｍｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面と反対の面）に対して行うことにより、メモリモジュールの実装間隔（図１のＷ１）を実装マージン（コネクタをＭｏｔｈｅｒ Ｂｏａｒｄに実装するために必要な領域）程度まで縮めることが可能となる。すなわち、結合素子の幅に制限されないメモリモジュールの実装が可能となる。従って、メモリモジュールの実装エリアに設けられていた、第２の課題に記載した制限を無くす事ができ、非接触バスシステムに対しメモリモジュールを高密度実装できる効果が得られる。
【００５５】
以上説明したように本実施例は、図９に示す縦続型結合素子１０−１を用い、条件（９）、（１０）を満たす図１１に示したシステム構成を行う事によって、図１０（ａ）に示すシステム構造を実現している。これにより、ビアホールを一切介さない表面層のみの信号配線を実現し、第１の実施例と同様に信号がビアホールを介する際に生じるノイズを無くす効果が得られる。さらに、本実施例では、１つのメインラインが有する結合素子の数を半分に削減しているため、メモリモジュールの実装エリアを高密度にする効果が得られる。
【００５６】
また、図９に示す縦続型結合素子１０−１を用い、条件（９）、（１０）を満たす図１１に示したシステムをＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面の反対の面）に構成することにより、図１０（ｂ）に示すシステム構造を実現している。これにより、メモリモジュールの実装エリアに設けられていた第２の課題に記載した制限が無くなり、メモリモジュールの実装エリアを高密度化する効果が得られる。
【００５７】
また、本実施例は、メモリモジュール４−２１〜４−２４の片側にしかメモリチップを搭載しない例であるが、モジュールの両面にメモリチップを搭載したモジュールを用いてこれを実現しても良い。この場合、縦続型結合素子を図１１（ａ）と（ｂ）の両方の方式を用いて実装する。これは大容量メモリモジュールに対して、高密度実装を可能にする効果が得られる。
【００５８】
第５の実施例として図１４、図１５を用いて説明する。本実施例は、Ｍｏｔｈｅｒ Ｂｏａｒｄ１においてメモリモジュールが実装されている部分の真裏の面に結合素子５−３１を実装することにより、各メモリモジュールの実装エリアを高密度の実装エリアで実現した、大容量メモリモジュールを有する非接触バスシステムを提供する実施例である。
【００５９】
図１４に、大容量メモリモジュールを搭載する非接触バスシステムに対する高密度実装を実現するシステム断面図を示す。ただし、図１４は全システムのうち、メモリモジュール１つ分のシステム構成部を抜き出したものであり、実際は図１と同様に、ＭＣ２と複数の図１４から構成される。
【００６０】
図１４において結合素子５−３１は、コネクタ３−１の裏側となるＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面に実装されている。メインライン６−３１は、ここでは図示されていないＭＣ２からビアホールを介してＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面に配線され、結合素子５−３１の端子Ｍ１に接続される。結合素子５−３１の端子Ｍ２から引き出されたメインライン６−３３は、ここでは図示されていないが、次のメモリモジュール用の結合素子の端子Ｍ１に接続され、最終的に終端電圧Ｖｔｔで終端される。一方、結合素子５−３１、５−３２の端子Ｓ１から引き出されたサブライン７−３１、７−３２は、ビアホールを介してコネクタ３−１の各信号用端子に接続される。
【００６１】
図１５に、大容量メモリモジュールを搭載する非接触バスシステムに対する高密度実装を実現するシステム構成図を示す。ただし、図１５における裏面、表面は、各々Ｍｏｔｈｅｒ Ｂｏａｒｄ１の結合素子を配置する側（裏面）とメモリモジュールを配置する側（表面）を意味する。
図１５においてＤＱ１に対するデータ伝送に用いるメインラインは、配線６−３１を介して結合素子５−３１の端子Ｍ１に結線され、端子Ｍ２から次の結合素子に接続される。結合素子５−３１の内部の結合器によって生成されたサブラインへの信号は、端子Ｓ１からサブライン７−３１、ビアホールを介して、再び表面層のサブライン７−３１を通ってコネクタの信号用端子に伝搬される。一方ＤＱ２に対するデータ伝送は、メインライン７−３２及び結合素子５−３２を用いて行われる。ＤＱ１と同様にして結合素子５−３２内部の結合器によって生成されたサブラインへの信号は、端子Ｓ１からサブライン７−３２、ビアホールを介して、再び表面のサブライン７−３２を通ってコネクタの信号用端子に伝搬される。ただし、結合素子５−３１と５−３２によって生成された信号は、各々コネクタの異なる列の端子（図面左側の端子か、または右側の端子）に伝搬されるように構成されている。
【００６２】
また、図１５において、本実施例の方向性結合素子とコネクタに対し、
Ｐ１ ≧ Ｐ１１＋ＬＷ＋ＬＳ＋実装マージン ・・・（１１）
Ｗ４＋実装マージン ≧ ２×Ｗ２＋Ｗ３＋実装マージン ・・・（１２）
を満たすシステム構成を行う。ここに、Ｐ１１は本実施例に用いる結合素子の縦幅（紙面縦方向）、ＬＷは配線の配線幅、ＬＳは配線の配線間間隔、Ｗ４はコネクタの横幅（紙面横方向）、Ｗ２は結合素子の横幅（紙面横方向）、Ｗ３は（紙面横方向に）隣り合う２つの結合素子の間隔であり、実装マージンとは、コネクタおよび結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（１１）、（１２）を満たすようにシステムを構成することによって、メモリモジュール１つ当たりの実装エリアを、“コネクタの横幅（Ｗ４）＋実装マージン”まで縮小することが可能となる。従って、大容量メモリモジュールを搭載する非接触バスシステムに対して、メモリモジュールの高密度実装を実現する効果が得られる。
【００６３】
以上説明したように本実施例は、条件（１１）、（１２）を満たす図１５のシステム構成を行い、図１４に示すように、方向性結合素子をＭｏｔｈｅｒ Ｂｏａｒｄの裏面に実装することによって、大容量メモリモジュールの高密度実装を実現している。これにより、大容量メモリモジュールを搭載する非接触バスシステムに対しても、第２の課題で述べた実装エリアの制限を無くす事ができ、従ってメモリモジュールの高密度実装を実現する効果が得られる。
【００６４】
本実施例によれば、結合素子の縦幅をコネクタの信号用端子間隔よりも短くし、かつ結合素子とコネクタを接続する信号配線のうち、隣り合う２つの信号配線の間隔とコネクタの信号用端子間隔が等しくなるようにシステム構成を行うことによって、信号配線をビアホールを介さない表面層のみの配線にすることが可能となり、低ノイズな非接触バスシステムを提供することができた。
【００６５】
また、方向性結合素子をＭｏｔｈｅｒ Ｂｏａｒｄの裏面に実装する事により、メモリモジュールの実装エリアが結合素子の幅に制限されない実装方式が可能となった。これにより、メモリモジュールを高密度実装した非接触バスシステムが実現される。
【００６６】
【発明の効果】
本発明によれば、信号配線をビアホールを介さない表面層のみの配線にすることで、低ノイズな非接触バスシステムを提供することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例を説明する図
【図２】第１の実施例のシステム上面図
【図３】基板構成例の図
【図４】１ビット結合素子の素子構造例の図
【図５】第２の実施例のシステム上面図
【図６】他ビット結合素子の素子構造例の図
【図７】第３の実施例を説明する図
【図８】第３の実施例のシステム上面図
【図９】縦続型結合素子の素子構造例を説明する図
【図１０】第４の実施例を説明する図
【図１１】第４の実施例のシステム上面図
【図１２】従来の方式におけるシステム構成図
【図１３】従来の方式における基板構成図
【図１４】第５の実施例を説明する図
【図１５】第５の実施例の配線例を説明する図
【符号の説明】
１…プリント基板（マザーボード）、２…メモリコントローラ（部）、３−１〜３−４…コネクタ（部）、４−１〜４−４、４−２１〜４−２４…片面実装型メモリモジュール（部）、４−１１…両面実装型メモリモジュール、５−１〜５−４、５−１１、５−１２、５−２１〜５−２４、５−３１、５−３２、５−１´…１ビット結合素子、６−１〜６−４、６−９、６−１１、６−１２、６−２１〜６−２４、６−３１〜６−３４…メインラインの配線、７−１〜７−３、７−１１、７−１２、７−２１〜７−２４、７−３１、７−３２…サブラインの配線、９−１、９−２…４ビット結合素子、１０−１、１０−２…縦続型結合素子、１１−１〜１１−４…従来の方式の結合素子、１２−１、１２−２…従来の方式の基板、１３−１〜１３−６…信号線
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数メモリモジュールとメモリコントローラを接続するバスとこれらを用いるシステムに関する。
【０００２】
【従来の技術】
高速データ転送のためのバス配線方式、及びＭｏｔｈｅｒ Ｂｏａｒｄの層構成として特許文献１があった（以下、非接触バスシステムと呼ぶ）。これの基本方式を図１２、図１３に示す。図１３においてはメモリにデータを転送するための配線である結合器を基板内部で構成しており、図１２においてはメモリモジュールの高密度実装のために結合器１１−１を用いて信号伝搬させていた。図１２に示す方式においては基板１２−１の内層部に信号用配線を設けており、結合器１１−１とＭＣ２および結合器同士（例えば、結合器１１−１と結合器１１−２）を内層配線で接続させていた。尚、Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ４−１〜４−４内に設けられたメモリまでの配線はコネクタ３−１〜３−４を介してなされる。
【０００３】
【特許文献１】
特開２００１−０２７９１８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の技術の特許文献１では内層部の信号配線を用いているため、信号線はビアホールを介している。ビアホールが多いシステムにおいては、（１）信号線とビアホールが直角に結線されているために発生する電磁ノイズ、（２）基板の層構成（例えば、グランド層、電源層等）が与える、ビアホール内のインピーダンスの不整合、（３）ビアホール自体が持つインダクタンス成分による、信号線とビアホール間のインピーダンスの不整合、（４）近接するビアホールによって生じるＳＳＮ（同時切り替えノイズ）等がノイズ発生の大きな要因となる。高速動作するバスシステムにおいて、これらの要因は大きなノイズとなってシステム全体に多大な悪影響を及ぼす。高速動作する方向性結合式メモリシステムを提供するためには、ノイズを低減することが重要である。すなわち、第１の課題はノイズの発生する要因が多い事である。
【０００５】
さらに、従来の技術においては、メモリモジュール間隔（図１２に於けるＷ１）が方向性結合素子の幅によって制限されていた。これはメモリモジュールの高密度実装を妨げる要因となる。メモリモジュールの高密度実装を実現するために、第２の課題はメモリモジュールの実装エリアが方向性結合器に制限されることである。
【０００６】
【課題を解決するための手段】
第１の手段として、第１の課題を解決する手段を説明する。
隣り合う２つの方向性結合素子におけるバス配線用の配線間間隔とコネクタにおける信号用端子間間隔を等しくし、かつコネクタの信号用端子間間隔よりも短い信号端子の間隔を持つ方向性結合素子を使用することにより、ビアホールを介さない表面層のみの信号配線が実現される。従って、ノイズを発生させる要因を大幅に減らすことができ、低ノイズの非接触バスシステムを提供できる。
【０００７】
また同時に、本解決手段はコネクタと方向性結合素子間を接続するバス配線の直線配線及び等長配線を実現するため、メモリやＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒなどの各ＬＳＩに対する端子間スキューも低減させた非接触バスシステムを提供できる。
【０００８】
第２の手段として、第２の課題を解決する手段を説明する。
Ｍｏｔｈｅｒ Ｂｏａｒｄにおいて、方向性結合素子をメモリモジュールが実装されている部分の裏の面に実装することにより、メモリモジュールの実装エリアが方向性結合素子の幅に制限されない実装方式を可能にする。本解決手段を用いれば、メモリモジュールを実装するための領域に設けられていた制限を緩和できるため、メモリモジュールを高密度実装した非接触バスシステムを提供できる。
【０００９】
【発明の実施の形態】
第１の実施例を図１〜図４を用いて説明する。本実施例は、コネクタの端子間間隔、方向性結合素子の構造、及び配線に対し下記の条件（１）、（２）を満たすシステム構成をすることにより、表面層のみの信号配線、バス配線の直線配線及び等長配線を実現し、ノイズの少ない非接触バスシステムを提供する実施例である。
【００１０】
図１にビアホールを介さない表面層のみの信号配線を実現した、システム断面図を示す。
【００１１】
図１において２はメモリ制御機構を有するＬＳＩ（以下ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）であり、４−１〜４−４はメモリチップが多数搭載されたメモリモジュールである。１はプリント配線板であり、プリント配線板１は、ＭＣ２とメモリモジュール４−１〜４−４、方向性結合素子（以下結合素子）５−１〜５−４が実装されたＭｏｔｈｅｒ Ｂｏａｒｄである。ＭＣ２とメモリモジュール４−１〜４−４内のメモリチップは、互いに結合素子５−１〜５−４を介してデータ転送を行っている。メモリモジュール４−１〜４−４はコネクタ３−１〜３−４を介してＭｏｔｈｅｒ Ｂｏａｒｄ１に接続されている。
【００１２】
図２に、バス配線に対する等長配線と直線配線、及び表面層のみに信号線を集約したシステム構成を実現した配線・実装パターンのシステム構成図を示す。なお、図２は図１におけるＭｏｔｈｅｒ Ｂｏａｒｄ１の配線の上面から見た図を示しており、Ｍｏｔｈｅｒ Ｂｏａｒｄ１の表面層にレイアウトされたパターン、パッド外形、及び部品を示している。また、図２は多ビットの配線構造を示したものであるが、ここでの説明は１ビットに対して行う。ただし、実際の非接触バスシステムは多ビットが同じ構造で繰り返されたシステムである。ここに、等長配線とは、ＭＣからクロック信号に同期して出力された複数の信号とメモリモジュールに搭載されたＬＳＩに対して、前記ＬＳＩが信号を受信できる時間範囲内に全ての前記信号が到達できるように、各信号到達時間のばらつきを
クロック周期−セットアップ時間−ホールド時間
以内とした配線であり、直線配線とは隣接する２つの結合素子５−１からコネクタ３−１の隣接する信号用端子に接続される隣接する２つの配線に対して、複数または全ての個所で、下記の条件（２）を満たす配線である。ただし、セットアップ時間とホールド時間は、信号を受信するために前記ＬＳＩに規定された時間である。
【００１３】
図２においてＭＣ２と結合素子５−１は配線６−１を介して１対１で結線され、結合素子５−１と結合素子５−２は配線６−２を介して１対１で結線されている。破線で囲んでいるコネクタ３−１、３−２はＭｏｔｈｅｒ Ｂｏａｒｄ１に搭載されたときの外形を表わしている。図示されていないコネクタ３−１、３−２内のメモリチップからの信号線は、Ｍｏｔｈｅｒ Ｂｏａｒｄ１に設けられたパッドを介してＭｏｔｈｅｒ Ｂｏａｒｄ１上の信号線に配線される。破線で囲んでいるメモリモジュール４−１、４−２はコネクタ３−１、３−２に搭載されたときの外形を表わしており、メモリモジュール４−１、４−２を搭載するコネクタ３−１、３−２の端子は、配線７−１、７−２でそれぞれ結合素子５−１、５−２の各信号端子（Ｓ１）に接続されている。
【００１４】
また、図２において、本実施例の配線パターン、及び使用する方向性結合素子とコネクタに対し、
Ｐ１ ≧ Ｐ２＋実装マージン ・・・（１）
Ｐ１ ＝ Ｐ３ ・・・（２）
の条件を満たすようにシステム構成を行う。ここに、Ｐ１はコネクタ３−１、３−２の信号用端子の間隔、Ｐ２は結合素子５−１、５−２の縦幅（図面縦方向）、及びＰ３は隣り合う方向性結合素子から配線される２つのバス配線の配線間隔であり、実装マージンとは結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（１）、（２）を満たすようにシステムを構成することによって、コネクタと結合素子間を接続するバス配線７−１、７−２の等長配線と直線配線が可能となる。これにより、各メモリチップにおける端子間スキューやＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒにおける端子間スキューを低減できる。また、ビアホールを介さない表面層のみの信号配線が可能となるので、第１の課題で述べたノイズを発生させる要因を無くすことができ、低ノイズの非接触バスシステムを実現できる。
【００１５】
ＭＣ２から結合素子５−１の端子Ｍ１を結ぶ配線６−１、及び結合素子５−１の端子Ｍ２と結合素子５−２の端子Ｍ１を結ぶ配線６−２は、ＭＣ２からの信号を各メモリチップに伝送するための配線であり、結合素子の端子Ｍ１、Ｍ２に接続された配線６−１、６−２を総称してメインラインと呼ぶことにする。
【００１６】
メインラインは、図１の結合素子５−１〜５−４を通過した後に抵抗Ｒｔｔを介し電位Ｖｔｔで終端されている。図１においてＶｔｔに接続されたＲｔｔを黒四角（■）で記述した。
【００１７】
結合素子５−１、５−２からメモリモジュール搭載用コネクタの端子に接続されている配線７−１、７−２はメインラインからの信号をメモリチップに伝送するための配線であり、結合素子の端子Ｓ１に接続されている配線７−１、７−２を総称してサブラインと呼ぶ事にする。
【００１８】
従来の技術で説明したように、従来例ではメモリモジュールの搭載密度を上げるためにＭｏｔｈｅｒ Ｂｏａｒｄの内層に方向性結合器を２層構造で配線しているために、Ｍｏｔｈｅｒ Ｂｏａｒｄの層は１０層構造以下には出来なかった（図１３）。また、同技術において結合素子を採用する方式も考えられているが、内層に信号層を設けており信号線がビアホールを介する配線方式となっていた（図１２）。
【００１９】
それに対し本実施例では、コネクタの信号用端子の間隔Ｐ１と結合素子５−１のサブラインの入出力端子Ｓ１の間隔が等しくなるように実装している。この事によって、メモリモジュールに必要なＤＱ端子と同等の数をＭｏｔｈｅｒ Ｂｏａｒｄ１の表面層に実装し、かつＭｏｔｈｅｒ Ｂｏａｒｄ１の内層を一切利用することなくメインラインからメモリモジュールへのデータ伝送を可能にしている。これは例えば、メモリモジュールからコネクタの各端子に引き出されている信号端子（ＤＱ、ＤＱＳ、Ａ／Ｃ用端子）の数と電源・グランド用端子の数が１：２の割合で配置されているシステムを利用した実装方式である。
【００２０】
図３に本実施例のＭｏｔｈｅｒ Ｂｏａｒｄ１の層構造の例を示す。図３はＭｏｔｈｅｒ Ｂｏａｒｄ１のメインライン６−１に対して垂直な方向の断面である。上層から信号層（Ｓｉｇ１）、グランド層（Ｇ１）、電源層（Ｖ１）、信号層（Ｓｉｇ２）の４層となっている例である。尚、終端電圧Ｖｔｔは電源層（Ｖ１やＳ１）から配線するか、または電源層（Ｖ１）や信号層（Ｓｉｇ２）で配線する。この様にＭｏｔｈｅｒ Ｂｏａｒｄ１を４層構造にすることによって、非接触バスシステムに用いる基板を低価格にする効果が得られる。
【００２１】
図４に第１の実施例に用いられた結合素子の構造を示す。図２のシステム構成例に用いた結合素子５−１〜５−２を図４の（ａ）に示す。結合素子５−１は、メインラインに対する入出力端子（Ｍ１、Ｍ２）、サブラインに対する入出力端子（Ｓ１）、終端用端子（Ｖｔｔ）及び２つのグランド用端子（ＶＳＳ）を外部端子として有している。メインラインとサブラインは素子内部で方向性結合器（Ｃ１）を構成しており、サブラインは素子内部で終端抵抗Ｒｔｔを有し、Ｖｔｔ端子に結線されている。
【００２２】
結合素子内部の結合器Ｃ１の実効特性インピーダンスは、サブラインの終端抵抗Ｒｔｔに等しく（５０Ωなど）、さらにＭｏｔｈｅｒ Ｂｏａｒｄ１における信号線の特性インピーダンスと等しいインピーダンスを持つように選ぶ。また、結合素子５−１は、グランド層と信号層の２層構造で構成されている。グランド層はＶＳＳ端子に接続されており、各Ｍ１−Ｍ２、Ｓ１−Ｒｔｔ間の各線路に流れる電流のリターン電流をＶｓｓ端子からＭｏｔｈｅｒ Ｂｏａｒｄ１へ放出する。ここに、素子内にグランド層を構成するのは、プリント基板上に配置された方向性結合器のインピーダンスが、プリント基板の厚みによって変化しないよう配線からの距離を固定することが目的である。また、このように素子内部にグランド層を構成することにより、結合素子内の信号線とＭｏｔｈｅｒ Ｂｏａｒｄ１上の信号線のインピーダンスをシステム全体における各結合素子に対して等しくすることができ、結合素子の信号端子とＭｏｔｈｅｒ Ｂｏａｒｄ１の信号線の間に発生するインピーダンスの不整合による反射ノイズを低減できる。
【００２３】
更に結合素子の構造を図４（ｂ）のようにする事もできる。本実施例に結合素子５−１´を用いることで、Ｍｏｔｈｅｒ Ｂｏａｒｄ１における直線配線の上に結合素子を実装する事が可能となる。ここで言う直線配線とは、端子Ｍ１−Ｍ２方向に直線的に伸びるＭｏｔｈｅｒ Ｂｏａｒｄ上の配線パターンの事である。これは、Ｍｏｔｈｅｒ Ｂｏａｒｄ１上での配線パターンを拡張する効果がある。
【００２４】
また、結合素子５−１´の素子構造では、素子の１側面当たりの端子数が最大２つとなっているため、素子側面の縦幅（図２に於けるＰ２）を縮めることが出来る。これは、Ｍｏｔｈｅｒ Ｂｏａｒｄ１上における素子の実装面積を減少させる効果がある。
【００２５】
以上説明したように本実施例は、図４に於ける方向性結合素子５−１を用いて、条件（１）、（２）を満たす図２に示したシステム構成を行っており、図１の構成例に示したビアホールを一切介さない表面層のみの信号配線を実現している。これにより、ビアホールと信号線が直角に結線されることによる電磁ノイズ等の第１の課題に記載したノイズの要因を無くし、かつ結合素子の信号端子とＭｏｔｈｅｒ Ｂｏａｒｄ上の信号線間に生じる反射ノイズを低減しているため、非接触バスシステム全体を低ノイズとする効果が得られる。さらに、表面層のみの信号配線としたことで図３に示した４層の基板構成が実現されるため、基板を低コストで提供し、非接触バスシステムの価格を下げる効果も得られる。
【００２６】
第２の実施例として図５、図６を用いて説明する。本実施例は、下記の条件（３）、（４）を満たす４ビット結合素子を非接触バスシステムに実装することにより表面層のみの信号配線を可能とし、かつシステム全体の素子数の削減を実現した、低ノイズかつ低コストな非接触バスシステムを提供する実施例である。なお、４ビット結合素子とは、素子内部に４ビット分の方向性結合器を有し、４ビット分のデータ伝送機能を持つ方向性結合素子である。
【００２７】
図５に、４ビット結合素子を用いて、表面層のみの信号配線、及びバス配線の等長配線と直線配線を実現した非接触バスシステムのシステム構成図を示す。
【００２８】
図５において各記号は図２のそれと同じ機能を表している。ここで、図２と異なるのは結合素子９−１、９−２と結合素子への配線パターン６−１、６−２である。図５において１つの結合素子９−１、９−２は４ビット分のデータ伝送機能を有している。すなわち、１つの結合素子がメインラインを４本、サブラインを４本有しており、１つの結合素子でデータ伝送に必要なコネクタの端子４つ分の機能を達成できる。
【００２９】
配線方式は図２と同様に、ＭＣ２から引き出されるメインライン６−１が結合素子９−１の端子ＭＡ１に、結合素子９−１の端子ＭＡ２から引き出されるメインライン６−２が結合素子９−２の端子ＭＡ１に結線され、同様にして、ここには示していない結合素子９−３の端子ＭＡ２から次の結合素子へと次々と引き出される。サブラインは、各結合素子９−１、９−２の端子ＳＡ１から配線７−１、７−２を介してコネクタ３−１、３−２の信号用端子に接続されている。
【００３０】
また、図５において、本実施例に使用するコネクタ３−１、３−２と４ビット結合素子９−１、９−２、及びシステムの配線・実装方式に対し、
４×Ｐ１ ≧ Ｐ４＋実装マージン ・・・（３）
Ｐ１ ＝ Ｐ５ ＝ Ｐ６・・・（４）
を満たすようにシステム構成を行う。ここに、Ｐ１はコネクタ３−１、３−２の信号用端子間隔、Ｐ４は４ビット結合素子９−１、９−２の縦幅（図面縦方向）、Ｐ５とＰ６はそれぞれ４ビット結合素子の隣り合う２つのメインライン用の端子間隔とサブライン用の端子間隔であり、実装マージンとは結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（３）、（４）を満たすシステムを構成することによって、サブラインの等長配線と直線配線、及びビアホールを介さない表面層のみの信号配線が可能となり、第１の実施例と同様の効果が得られる。
【００３１】
第１の実施例に加え、本実施例では結合素子同士を結線するメインラインに対する配線の引き回しを無くしているため、メインラインに対しても直線配線を可能にしている。そのため、第１の実施例に比べてコネクタ３−１、３−２と方向性結合素子９−１、９−２の間の間隔を狭めることができ、メモリモジュールの実装エリアを高密度にする効果も得られる。さらには４ビット結合素子を非接触バスシステムに用いることにより、第１の実施例に比べシステム全体に必要な結合素子の総数を４分の１に削減することができ、結合素子を実装するために必要な実装プロセスを減らす効果や、結合素子に掛かる総費用を低減させる効果も得られる。
【００３２】
図６に本実施例に用いた４ビット結合素子の構造例を示す。結合素子９−１では、メインライン用の入出力端子（ＭＡ１・ＭＡ２〜ＭＤ１・ＭＤ２）、サブライン用の入出力端子（ＳＡ１〜ＳＤ１）、終端用端子４つ（Ｖｔｔ）、及びグランド用端子８つ（ＶＳＳ）を外部端子として有している。メインラインとサブラインは素子内で４つの結合器Ｃ１〜Ｃ４を構成しており、各サブラインは終端抵抗Ｒｔｔを介してＶｔｔに接続されている。
【００３３】
また、各サブラインの入出力端子間、すなわちＳＡ１−ＳＢ１間、ＳＢ１−ＳＣ１間、ＳＣ１−ＳＤ１間の間隔Ｐ５はコネクタの信号用端子間の間隔Ｐ１に対して、
Ｐ１ ＝ Ｐ５ ・・・（５）
を満たすように構成されている。各メインラインの入出力端子間（例えばＭＡ１−Ｍｏｔｈｅｒ Ｂｏａｒｄ１間、ＭＡ２−Ｍｏｔｈｅｒ Ｂｏａｒｄ２間）も各々同じ間隔Ｐ６で構成されている。
【００３４】
尚、図６に於ける４ビット結合素子は、グランド層と信号層の２層構造となっているだけでなく、各結合器の間に干渉防止用セパレータ（図６における十字縞：グランド面）を有している。４ビット結合素子の構造を２層構造にする理由は、第１の実施例に記載した１ビット結合素子（図４）と同様に、プリント基板上に配置された結合素子のインピーダンスが、プリント基板の厚みによって変化しないよう配線とグランド面の距離を固定することが目的である。これにより、結合素子内部の配線のインピーダンスを一定にし、Ｍｏｔｈｅｒ Ｂｏａｒｄ１上の配線と結合素子内の配線間のインピーダンス不整合による反射ノイズを低減させる効果がある。また、各結合器の間に干渉防止用セパレータを設ける理由は、結合素子内の各結合器を伝播する信号間の干渉を防ぐことが目的である。これにより、結合素子を４ビットに拡張する際、各結合器を伝播する信号間に生じうる信号間干渉ノイズを低減させる効果がある。
【００３５】
以上説明したように本実施例は、図６の条件（５）を満たす４ビット結合素子９−１を用いて、条件（３）、（４）を満たす図５に示したシステム構成を行っている。これにより、ビアホールを一切介さない表面層のみの信号配線を実現し、第１の実施例と同様に信号がビアホールを介する際に生じるノイズを無くす効果が得られる。さらに本実施例は、結合素子を４ビットに拡張したことによる高密度実装化、実装プロセスの容易化、結合素子を用いた非接触バスシステムの低コスト化を実現する効果がある。
【００３６】
また、本実施例は、４ビット結合素子を用いて説明しているが、１素子当たりに有するビット数はそれ以上でもそれ以下でも良い。これはＭｏｔｈｅｒ Ｂｏａｒｄの配線パターン、実装の容易さ、全素子にかかる総費用により異なる。
【００３７】
第３の実施例として図７、図８を用いて説明する。本実施例は、メモリモジュールの両側にメモリチップを実装した大容量メモリモジュール４−１１とそれを搭載するコネクタ、及び使用する結合素子に対して、下記の条件（６）〜（８）を満たすシステム構成を行うことにより、大容量メモリモジュールを搭載する非接触バスシステムに対する表面層のみの信号配線、及びバス配線の等長配線を実現し、大容量メモリモジュールに対する低ノイズの非接触バスシステムを提供する実施例である。
【００３８】
図７に大容量メモリモジュールを搭載する非接触バスシステムに対して、ビアホールを介さない表面層のみの信号配線を実現した、システム断面図を示す。ただし、図７は全システムのうち、メモリモジュール１つ分のシステム構成部を抜き出したものであり、実際は図１と同様に、ＭＣ２と複数の図７から構成される。
【００３９】
図７において方向性結合素子５−１１、５−１２は、コネクタの両側に実装されている。各結合素子５−１１、５−１２には、各々異なるメインラインが接続され、従って各々異なるデータ線に対するデータ伝送の役割を担っている。コネクタ３−１の紙面右側の端子に対しては、結合素子５−１１のサブライン用の端子Ｓ１が接続され、これを用いてデータ伝送を行う。コネクタ３−１に紙面左側の端子に対しては、結合素子５−１２のサブライン用の端子Ｓ１が接続され、これを用いてデータ伝送を行う。
【００４０】
図８に、大容量メモリモジュールを搭載する非接触バスシステムに対する表面層のみの信号配線、及びバス配線の等長配線を実現したシステム構成図を示す。尚、図８は図７におけるＭｏｔｈｅｒ Ｂｏａｒｄ１の上面から見た図を示し、Ｍｏｔｈｅｒ Ｂｏａｒｄ１の表面層にレイアウトされたパターン、パッド外形、及び部品を示している。
【００４１】
図８においてＤＱ１に対するデータ伝送に用いるメインラインは、配線６−１１を介して結合素子５−１１の端子Ｍ１に接続され、端子Ｍ２から次の結合素子に接続される。結合素子５−１１の内部の結合器によって生成されたサブラインへの信号は端子Ｓ１から出力され配線７−１１を介してコネクタ３−１に接続される。一方ＤＱ２に対するデータ伝送に用いるメインラインは、配線６−１２を介して結合素子５−１２の端子Ｍ１に接続され、端子Ｍ２から次の結合素子に接続される。結合素子５−１２のサブラインは結合素子５−１２の端子Ｓ１から配線７−１２を介してコネクタに接続される。以下ＤＱ３〜ＤＱ６も同様である。
【００４２】
また、図８において、本実施例の方向性結合素子とコネクタに対し、
Ｐ１ ≧ Ｐ７＋実装マージン ・・・（６）
を満たすようにシステム構成を行い、各メインライン・サブラインに対し、
Ｐ１ ＝ Ｐ８ ・・・（７）
Ｌ１ ＝ Ｌ２＋Ｌ３−Ｌ１ ・・・（８）
を満たす配線を行う。ここに、Ｐ７は結合素子５−１１、５−１２の縦幅（図面縦方向）、Ｐ８は隣り合う結合素子から配線される２つのバス配線の配線間隔、Ｌ１は結合素子５−１２の端子Ｓ１からコネクタの端子を繋ぐ配線７−１２の配線長、Ｌ２は結合素子５−１２の端子Ｍ１から結合素子５−１１の端子Ｍ１までの配線長、Ｌ３は結合素子５−１１の端子Ｓ１からコネクタの端子を繋ぐ配線７−１１の配線長であり、実装マージンとは結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（６）〜（８）を満たすようにシステム構成を行うことによって、大容量メモリモジュールを搭載する非接触バスシステムに対して、ビアホールを介さない表面層のみの信号配線が実現される。従って、第１の課題で述べたノイズの発生源を無くす事ができ、大容量メモリモジュールを有する非接触バスシステムに対して、ノイズを減少させる効果が得られる。また、条件（７）、（８）を課した理由として、ノイズ低減に加え、ＭＣ２からメモリモジュールへ伝わる信号を同着に調整することも目的としており、これにより、各メモリチップにおける端子間スキューを低減させる効果が得られる。
【００４３】
以上説明したように本実施例は、図８の条件（６）〜（８）を満たすシステム構成を行うことにより、図７に示した大容量メモリモジュールを搭載する非接触バスシステムに対して、ビアホールを一切介さない表面層のみの信号配線を実現している。これにより大容量メモリモジュールを搭載するバスシステムに対しても、ビアホールと信号配線が直角に結線されることによる電磁ノイズ等の第１の課題に記載したノイズの要因を無くしている。従って、大容量メモリモジュールを有する非接触バスシステムに対しても、ノイズを低減させる効果が得られる。
【００４４】
第４の実施例として図９〜図１１を用いて説明する。本実施例は、下記の条件（９）、（１０）を満たす縦続型方向性結合素子を非接触バスシステムに用い、メモリモジュールと同一の面に実装することにより、低ノイズかつ高密度な非接触バスシステム
メモリモジュールの裏面に実装することにより、メモリモジュールの実装エリアが結合素子の幅に制限されない高密度実装を実現した非接触バスシステムを提供する実施例である。なお、縦続型方向性結合素子とは、素子内部で１つのメインラインが２つの方向性結合器を縦列に有する方向性結合素子である。
【００４５】
図９において、縦続型の方向性結合素子の構造例を示す。縦続型方向性結合素子１０−１は１つのメインラインが２つの結合器Ｃ１、Ｃ２を縦続的に有する方向性結合素子である。結合素子１０−１は、メインライン用の入出力端子（Ｍ１、Ｍ２）、サブライン用の入出力端子２ビット分（Ｓ１、Ｓ２）、終端用端子２つ（Ｖｔｔ）、及びグランド用端子３つ（ＶＳＳ）を外部端子として有している。端子Ｍ１から配線されるメインラインは結合素子１０−１内で２つの方向性結合器Ｃ１、Ｃ２を介して端子Ｍ２に繋がっている。各々の方向性結合器Ｃ１、Ｃ２は異なるサブラインを介して端子Ｓ１、Ｓ２に結線されている。また、各々のサブラインは終端抵抗Ｒｔｔを介して端子Ｖｔｔにも繋がっている。
【００４６】
また、図９に於ける縦続型結合素子は、グランド層と信号層の２層で層構成されている。これは、第１の実施例に記載した１ビット結合素子（図４）と同様に、プリント基板上に配置された結合素子のインピーダンスが、プリント基板の厚みによって変化しないよう配線とグランド面の距離を固定することが目的である。これにより、結合素子内部の配線のインピーダンスを一定にし、ＭｏｔｈｅｒＢｏａｒｄ１上の配線と結合素子内の配線間のインピーダンス不整合による反射ノイズを低減させる効果がある。
【００４７】
図１０（ａ）に縦続型結合素子をメモリモジュールと同一の面に実装し、表面層のみの信号配線を実現した非接触バスシステムのシステム断面図を示す。尚、メモリチップはメモリモジュールのどちらの面に搭載してもその働きを変えることがないので、図１０に示すようなメモリチップが搭載されたメモリモジュール４−２１〜４−２４の組を用いても第１の実施例と同様の機能を実現できる。
【００４８】
図１０（ａ）において縦続型結合素子はＭｏｔｈｅｒ Ｂｏａｒｄ１の上層に実装される。各結合素子１０−１、１０−２は同じメインラインを有している。ＭＣ２から引き出されるメインラインは配線６−２１を介して縦続型結合素子１０−１に接続され、縦続型結合素子内の結合器を通過した後、配線６−２２に引き出される。配線６−２２に引き出されたメインラインは同様にして縦続型結合素子１０−２を介して抵抗Ｒｔｔ、電位Ｖｔｔで終端される。メモリモジュール４−２１、４−２２に対しては、縦続型結合素子１０−１を用いてデータ伝送を行い、メモリモジュール４−２３、４−２４に対しては、縦続型結合素子１０−２を用いてデータ伝送される。
【００４９】
図１１に縦続型結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１の上面に実装し、表面層のみの信号配線、及び高密度実装を実現したシステム構成図を示す。
【００５０】
図１１において、メインライン６−２１は縦続型結合素子１０−１の端子Ｍ１に接続され、２つの方向性結合器を介して端子Ｍ２に引き出される。縦続型結合素子１０−１の端子Ｍ２から引き出されたメインラインは、配線６−２２を介して、図示されていない次の縦続型結合素子の端子Ｍ１に接続される。縦続型結合素子１０−１の端子Ｓ１から引き出されるサブライン７−２１は、コネクタ３−１に接続され、端子Ｓ２から引き出されるサブライン７−２２は、コネクタ３−２に接続される。
【００５１】
また、図１１において、本実施例に使用する縦続型結合素子１０−１、コネクタ３−１、及び実装・配線方式に対し、
Ｐ１ ≧ Ｐ９＋実装マージン ・・・（９）
Ｐ１ ＝ Ｐ１０ ・・・（１０）
を満たすようにシステム構成を行う。ここに、Ｐ９は縦続型結合素子１０−１、１０−２の縦幅（図面縦方向）、Ｐ１０は隣り合う結合素子から配線される２つのバス配線の配線間隔である。条件（９）、（１０）を満たすようにシステムを構成することによって、第１の実施例同様にビアホールを介さない表面層のみの信号配線を実現している。さらに、本実施例においては、１つの結合素子が縦列（ここで言う列とは、図１１の図面縦方向のことである）に２ビット分の結合器を有しているため、例えば４つのメモリモジュールに対して、２列分の素子実装エリアしか必要としない。従って、非接触バスシステムに対するノイズ低減の効果に加え、メモリモジュールの実装エリアを高密度にする効果も得られる。
【００５２】
図１０（ｂ）に縦続型結合素子を非接触バスシステムに於けるメモリモジュールの裏の面に実装し、メモリモジュールの実装エリアに対して結合素子の幅により設けられていた制限を緩和し、メモリモジュールの高密度実装を実現したシステム断面図を示す。
【００５３】
図１０（ｂ）において、縦続型結合素子１０−１、１０−２はＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面と反対の面）に実装されている。ＭＣ２から配線されたメインラインはビアホールを介してＭｏｔｈｅｒ Ｂｏａｒｄ１の最下層の配線６−２１を通り縦続型結合素子１０−１の端子Ｍ１に結線される。縦続型結合素子１０−１の端子Ｓ１、Ｓ２から引き出されるサブライン７−２１、７−２２は、各々ビアホールを介してコネクタの信号用端子に結線される。このとき、縦続型結合素子１０−１内の最初の結合器から配線されるサブライン７−２１はメモリモジュール４−２１に接続され、２番目の結合器から配線されるサブライン７−２２はメモリモジュール４−２２に接続される。縦続型結合素子１０−１の端子Ｍ２から引き出されたメインライン６−２２は、次の縦続型結合素子１０−２の端子Ｍ１に結線される。同様にして縦続型結合素子１０−２の端子Ｓ１、Ｓ２から引き出された各サブライン７−２３、７−２４はビアホール、及びコネクタ３−３、３−４を介してメモリモジュール４−２３、４−２４に接続され、端子Ｍ２から引き出されたメインライン６−２３は、抵抗Ｒｔｔ、電位Ｖｔｔで終端される。
【００５４】
尚、ここには示していないが、図１０（ｂ）における結合素子と配線方式に対し、図１１における配線方式をＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面と反対の面）に対して行う。この場合、図１１に於けるサブラインの配線７−２１、７−２２はビアホールを介してＭｏｈｔｅｒ Ｂｏａｒｄ１上面に実装されたコネクタ３−１、３−２の端子に接続される。条件（９）、（１０）を満たす図１１の配線・実装方式を、Ｍｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面と反対の面）に対して行うことにより、メモリモジュールの実装間隔（図１のＷ１）を実装マージン（コネクタをＭｏｔｈｅｒ Ｂｏａｒｄに実装するために必要な領域）程度まで縮めることが可能となる。すなわち、結合素子の幅に制限されないメモリモジュールの実装が可能となる。従って、メモリモジュールの実装エリアに設けられていた、第２の課題に記載した制限を無くす事ができ、非接触バスシステムに対しメモリモジュールを高密度実装できる効果が得られる。
【００５５】
以上説明したように本実施例は、図９に示す縦続型結合素子１０−１を用い、条件（９）、（１０）を満たす図１１に示したシステム構成を行う事によって、図１０（ａ）に示すシステム構造を実現している。これにより、ビアホールを一切介さない表面層のみの信号配線を実現し、第１の実施例と同様に信号がビアホールを介する際に生じるノイズを無くす効果が得られる。さらに、本実施例では、１つのメインラインが有する結合素子の数を半分に削減しているため、メモリモジュールの実装エリアを高密度にする効果が得られる。
【００５６】
また、図９に示す縦続型結合素子１０−１を用い、条件（９）、（１０）を満たす図１１に示したシステムをＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面（メモリモジュールが実装されている面の反対の面）に構成することにより、図１０（ｂ）に示すシステム構造を実現している。これにより、メモリモジュールの実装エリアに設けられていた第２の課題に記載した制限が無くなり、メモリモジュールの実装エリアを高密度化する効果が得られる。
【００５７】
また、本実施例は、メモリモジュール４−２１〜４−２４の片側にしかメモリチップを搭載しない例であるが、モジュールの両面にメモリチップを搭載したモジュールを用いてこれを実現しても良い。この場合、縦続型結合素子を図１１（ａ）と（ｂ）の両方の方式を用いて実装する。これは大容量メモリモジュールに対して、高密度実装を可能にする効果が得られる。
【００５８】
第５の実施例として図１４、図１５を用いて説明する。本実施例は、Ｍｏｔｈｅｒ Ｂｏａｒｄ１においてメモリモジュールが実装されている部分の真裏の面に結合素子５−３１を実装することにより、各メモリモジュールの実装エリアを高密度の実装エリアで実現した、大容量メモリモジュールを有する非接触バスシステムを提供する実施例である。
【００５９】
図１４に、大容量メモリモジュールを搭載する非接触バスシステムに対する高密度実装を実現するシステム断面図を示す。ただし、図１４は全システムのうち、メモリモジュール１つ分のシステム構成部を抜き出したものであり、実際は図１と同様に、ＭＣ２と複数の図１４から構成される。
【００６０】
図１４において結合素子５−３１は、コネクタ３−１の裏側となるＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面に実装されている。メインライン６−３１は、ここでは図示されていないＭＣ２からビアホールを介してＭｏｔｈｅｒ Ｂｏａｒｄ１の裏面に配線され、結合素子５−３１の端子Ｍ１に接続される。結合素子５−３１の端子Ｍ２から引き出されたメインライン６−３３は、ここでは図示されていないが、次のメモリモジュール用の結合素子の端子Ｍ１に接続され、最終的に終端電圧Ｖｔｔで終端される。一方、結合素子５−３１、５−３２の端子Ｓ１から引き出されたサブライン７−３１、７−３２は、ビアホールを介してコネクタ３−１の各信号用端子に接続される。
【００６１】
図１５に、大容量メモリモジュールを搭載する非接触バスシステムに対する高密度実装を実現するシステム構成図を示す。ただし、図１５における裏面、表面は、各々Ｍｏｔｈｅｒ Ｂｏａｒｄ１の結合素子を配置する側（裏面）とメモリモジュールを配置する側（表面）を意味する。
図１５においてＤＱ１に対するデータ伝送に用いるメインラインは、配線６−３１を介して結合素子５−３１の端子Ｍ１に結線され、端子Ｍ２から次の結合素子に接続される。結合素子５−３１の内部の結合器によって生成されたサブラインへの信号は、端子Ｓ１からサブライン７−３１、ビアホールを介して、再び表面層のサブライン７−３１を通ってコネクタの信号用端子に伝搬される。一方ＤＱ２に対するデータ伝送は、メインライン７−３２及び結合素子５−３２を用いて行われる。ＤＱ１と同様にして結合素子５−３２内部の結合器によって生成されたサブラインへの信号は、端子Ｓ１からサブライン７−３２、ビアホールを介して、再び表面のサブライン７−３２を通ってコネクタの信号用端子に伝搬される。ただし、結合素子５−３１と５−３２によって生成された信号は、各々コネクタの異なる列の端子（図面左側の端子か、または右側の端子）に伝搬されるように構成されている。
【００６２】
また、図１５において、本実施例の方向性結合素子とコネクタに対し、
Ｐ１ ≧ Ｐ１１＋ＬＷ＋ＬＳ＋実装マージン ・・・（１１）
Ｗ４＋実装マージン ≧ ２×Ｗ２＋Ｗ３＋実装マージン ・・・（１２）
を満たすシステム構成を行う。ここに、Ｐ１１は本実施例に用いる結合素子の縦幅（紙面縦方向）、ＬＷは配線の配線幅、ＬＳは配線の配線間間隔、Ｗ４はコネクタの横幅（紙面横方向）、Ｗ２は結合素子の横幅（紙面横方向）、Ｗ３は（紙面横方向に）隣り合う２つの結合素子の間隔であり、実装マージンとは、コネクタおよび結合素子をＭｏｔｈｅｒ Ｂｏａｒｄ１に実装するために必要な領域である。条件（１１）、（１２）を満たすようにシステムを構成することによって、メモリモジュール１つ当たりの実装エリアを、“コネクタの横幅（Ｗ４）＋実装マージン”まで縮小することが可能となる。従って、大容量メモリモジュールを搭載する非接触バスシステムに対して、メモリモジュールの高密度実装を実現する効果が得られる。
【００６３】
以上説明したように本実施例は、条件（１１）、（１２）を満たす図１５のシステム構成を行い、図１４に示すように、方向性結合素子をＭｏｔｈｅｒ Ｂｏａｒｄの裏面に実装することによって、大容量メモリモジュールの高密度実装を実現している。これにより、大容量メモリモジュールを搭載する非接触バスシステムに対しても、第２の課題で述べた実装エリアの制限を無くす事ができ、従ってメモリモジュールの高密度実装を実現する効果が得られる。
【００６４】
本実施例によれば、結合素子の縦幅をコネクタの信号用端子間隔よりも短くし、かつ結合素子とコネクタを接続する信号配線のうち、隣り合う２つの信号配線の間隔とコネクタの信号用端子間隔が等しくなるようにシステム構成を行うことによって、信号配線をビアホールを介さない表面層のみの配線にすることが可能となり、低ノイズな非接触バスシステムを提供することができた。
【００６５】
また、方向性結合素子をＭｏｔｈｅｒ Ｂｏａｒｄの裏面に実装する事により、メモリモジュールの実装エリアが結合素子の幅に制限されない実装方式が可能となった。これにより、メモリモジュールを高密度実装した非接触バスシステムが実現される。
【００６６】
【発明の効果】
本発明によれば、信号配線をビアホールを介さない表面層のみの配線にすることで、低ノイズな非接触バスシステムを提供することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例を説明する図
【図２】第１の実施例のシステム上面図
【図３】基板構成例の図
【図４】１ビット結合素子の素子構造例の図
【図５】第２の実施例のシステム上面図
【図６】他ビット結合素子の素子構造例の図
【図７】第３の実施例を説明する図
【図８】第３の実施例のシステム上面図
【図９】縦続型結合素子の素子構造例を説明する図
【図１０】第４の実施例を説明する図
【図１１】第４の実施例のシステム上面図
【図１２】従来の方式におけるシステム構成図
【図１３】従来の方式における基板構成図
【図１４】第５の実施例を説明する図
【図１５】第５の実施例の配線例を説明する図
【符号の説明】
１…プリント基板（マザーボード）、２…メモリコントローラ（部）、３−１〜３−４…コネクタ（部）、４−１〜４−４、４−２１〜４−２４…片面実装型メモリモジュール（部）、４−１１…両面実装型メモリモジュール、５−１〜５−４、５−１１、５−１２、５−２１〜５−２４、５−３１、５−３２、５−１´…１ビット結合素子、６−１〜６−４、６−９、６−１１、６−１２、６−２１〜６−２４、６−３１〜６−３４…メインラインの配線、７−１〜７−３、７−１１、７−１２、７−２１〜７−２４、７−３１、７−３２…サブラインの配線、９−１、９−２…４ビット結合素子、１０−１、１０−２…縦続型結合素子、１１−１〜１１−４…従来の方式の結合素子、１２−１、１２−２…従来の方式の基板、１３−１〜１３−６…信号線
Claims (13)
- メモリコントローラと、メモリモジュールを有するコネクタと、前記メモリコントローラと前記コネクタとを接続する半導体装置を有するバスシステムであって、
前記半導体装置は、主結合線路と副結合線路から成る方向性結合器と、前記メモリコントローラから出力される第１の信号を入力する第１の端子と、前記第１の信号を前記方向性結合器により前記主結合線路から前記副結合線路へ伝播された第２の信号を前記メモリモジュールへ出力する第２の端子とを有し、
前記コネクタは、複数の前記半導体装置を接続するための複数の信号端子を有し、
前記コネクタの複数の信号端子のうちの隣り合う２つの信号用端子の間隔は、前記複数の半導体装置のうちの隣り合う２つの半導体装置の第２の端子の間隔と等しいことを特徴とするバスシステム。 - 請求項１記載のバスシステムであって、
前記コネクタと前記第２の端子を接続する信号線は、マザーボードの表面層に配線され、内層にはグランド層と電源層を積層したことを特徴とするバスシステム。 - 請求項１記載のバスシステムであって、
前記半導体装置の前記第２の信号端子が配置される方向と垂直方向の幅は、前記コネクタの複数の信号端子のうちの隣り合う２つの信号用端子の間隔以下であることを特徴とするバスシステム。 - 請求項１記載のバスシステムであって、
前記メモリコントローラと前記複数の半導体装置は、それぞれの半導体装置が接続される複数の経路により接続され、
前記複数の経路のうちの各経路を構成する、前記メモリコントローラと前記第１の信号端子を接続する第１の信号線と前記第２の信号端子と前記コネクタの信号端子を接続する第２の信号線との長さの和は、前記複数の経路においてほぼ同じ長さとし、
前記メモリコントローラから同時に出力された複数の信号が、前記メモリモジュールに搭載された複数の集積回路に同じサイクルで到達するよう配線したことを特徴とするバスシステム。 - 請求項１記載のバスシステムであって、
前記半導体装置は、主結合線路と副結合線路から成る方向性結合器、前記主結合線路が接続され、前記メモリコントローラから出力される信号を入力する第１の端子、前記コネクタを接続する第２の端子の組を複数組有し、
前記複数組のうちの隣り合う組のうちの前記第２の端子の端子間隔と該コネクタの信号用端子の端子間隔が等しくなるように構成されることを特徴とするバスシステム。 - 請求項１記載のバスシステムであって、
前記主結合線路は第３の端子に接続され、前記第１の端子から入力した信号を前記第３の端子を介して他の半導体装置へ転送することを特徴とするバスシステム。 - 請求項１記載のバスシステムであって、
前記半導体装置は、他の副結合線路をさらに有し、前記他の副結合線路は第４の端子に接続され、前記主結合線路から前記他の副結合線路へ伝播された第３の信号を前記４の端子を介して他のメモリモジュールへ転送することを特徴とするバスシステム。 - メモリコントローラと、メモリモジュールを有し、複数の信号端子を有するコネクタと、前記メモリコントローラと前記コネクタとを接続する半導体装置であって、
主結合線路と副結合線路から成る方向性結合器と、前記メモリコントローラから出力される第１の信号を入力する第１の端子と、前記第１の信号を前記方向性結合器により前記主結合線路から前記副結合線路へ伝播された第２の信号を前記メモリモジュールへ出力する第２の端子とを有し、
前記コネクタの複数の信号端子のうちの隣り合う２つの信号用端子の間隔は、前記複数の半導体装置のうちの隣り合う２つの半導体装置の第２の端子の間隔と等しいことを特徴とする半導体装置。 - 請求項８記載の半導体装置であって、
グランド層と信号層の２層以上の電気伝導素材と、１層以上の絶縁素材を積層したことを特徴とする半導体装置。 - 請求項８記載の半導体装置であって、
前記第２の信号端子が配置される方向と垂直方向の幅は、前記コネクタの複数の信号端子のうちの隣り合う２つの信号用端子の間隔以下であることを特徴とする半導体装置。 - 請求項８記載の半導体装置であって、
主結合線路と副結合線路から成る方向性結合器、前記主結合線路が接続され、前記メモリコントローラから出力される信号を入力する第１の端子、前記コネクタを接続する第２の端子の組を複数組有し、
前記複数組のうちの隣り合う組のうちの前記第２の端子の端子間隔と該コネクタの信号用端子の端子間隔が等しくなるように構成されることを特徴とする半導体装置。 - 請求項８記載の半導体装置であって、
前記主結合線路は第３の端子に接続され、前記第１の端子から入力した信号を前記第３の端子を介して他の半導体装置へ転送することを特徴とする半導体装置。 - 請求項８記載の半導体装置であって、
前記半導体装置は、他の副結合線路をさらに有し、前記他の副結合線路は第４の端子に接続され、前記主結合線路から前記他の副結合線路へ伝播された第３の信号を前記４の端子を介して他のメモリモジュールへ転送することを特徴とする半導体装置。
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