KR100213965B1 - 고속전기신호 상호접속구조 - Google Patents

고속전기신호 상호접속구조 Download PDF

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Abstract

SIMM 을 채용하는 컴퓨터 시스템에 특정한 용도를 갖는 개선된 고속 고밀도 DRAM 전기신호 상호접속구조.
구조는 단일원으로부터 시간임계신호를 구동하기 위한 온-보드 버퍼를 포함하며 또한 클린 상승/하강 신호에지를 갖는 고속 고밀도 SIMM 으로 결과되는 회로기판의 전후면상에 대략 동등한 최소거리 신호라인길이 및 메모리모듈에 대한 바이어를 갖는 혁신적인 신호 트레이스 루우팅을 포함한다.

Description

고속전기신호 상호접속구조
제1도는 실제적 대 이론적 신호에서 상승시간 지연을 도시하는 도.
제2도는 라인 지연 반사 글리치를 포함하는 신호를 도시하는 도.
제3도는 본 발명을 이용하는 RAM 시스템 환경을 도시하는 도.
제4도는 본 발명의 사상을 이용하는 싱글인라인 메모리 모듈을 도시하는 도.
제5도는 본 발명의 최소 트레이스 길이 스타 클러스터 형상을 도시하는 도.
제6도는 RAM 칩의 실장 및 회로기판의 반대쪽에 서로 반대로된 그의 미러상 그리고 기판을 통한 RAM 칩의 전기접속을 도시하는 도.
제7도는 본 발명의 사상을 이용하는 싱글인라인 메모리 모듈의 대안적 실시예를 도시하는 도.
제8도는 제5도보다 더 낮은 트레이스 커패시턴스를 갖는 본 발명의 대안적 실시예의 또 다른 최소 트레이스 길이 스타 클러스터 형상을 도시하는 도.
본 발명은 데이터를 이송하기 위한 고속전기신호 상호접속구조에 관한 것으로 특히 고속신호를 수용하기 위한 다중 DRAM(Dynamic Random Access Memory) 디바이스 사이의 최적 상호 접속구조에 관한 것이다.
표면실장 메모리칩을 수용하도록 설계된 하나 또는 그 이상의 작은 회로기판을 포함하는 컴퓨터를 구축하는 것이 보통이다.
이른바 싱글 인라인 메모리모듈(SIMM) 은 기판공간을 덜 사용하기 위해 개발되었으며 종래의 메모리-실장 하드웨어보다 더 컴팩트하다.
SIMM 은 여러가지 다른 형식의 RAM 중 하나로 이루어질 수 있다.
RAM 은 마이크로프로세서 또는 다른 하드웨어 디바이스에 의해 판독 및 기입될 수 있는 반도체에 기초한 메모리이다.
이들 기억 장소는 어떠한 순서로도 억세스될 수 있다.
여러가지 형식의 ROM(Read Only Memory)이 랜덤 억세스의 능력을 가지고 있지만, 용어 RAM은 일반적으로 기입뿐만 아니라 판독될 수 있는 휘발성 메모리를 지칭하는 것으로 이해된다. RAM 형식의 예는 DRAM(Dynamic RAM), SRAM(Static RAM)및 VRAM(Video RAM)을 포함한다.
DRAM 은 커패시터를 내장하는 집적회로에 정보를 기억한다.
커패시터는 시간이 지남에 따라 전하를 상실하기 때문에, DRAM은 RAM 칩을 주기적으로 리프레시(재충전)하는 논리를 포함하여야 한다.
DRAM 이 리프레시되고 있는 동안, 그것은 프로세서에 의해 판독될 수 없다;
그것이 리프레시되고 있는 동안 프로세서가 RAM 을 판독해야한다면, 하나 또는 그 이상의 대기상태가 발생한다.
그것의 내부회로는 간단하기 때문에, DRAM 은 더 느리더라도 SRAM 보다 더 흔히 사용된다. DRAM 은 동일한 복잡도의 SRAM 보다 면적당 대략 4배나 많은 데이터를 보유할 수 있다.
SRAM은 플립-플롭으로 알려진 논리회로에 기초하는데, 디바이스를 운전하는데 충분한 전력이 있는한 기억된 정보를 유지한다. SRAM은 DRAM 보다 더 비싸기 때문에, SRAM은 통상 캐시라고 불리우는 특별한 고속메모리 서브시스템용으로 지정되는데 캐시에는 빈번히 사용되는 데이터값이 신속한 억세스를 위해 신속한 억세스를 위해 기억된다.
VRAM은 고속 비데오 응용에 사용되는 특별한 형식의 DRAM 이다.
종래의 DRAM 으로는 프로세서 및 비데오회로 둘다 RAM 칩상의 동일한 제어핀을 공유하여 RAM 을 억세스하여야 한다.
VRAM은 프로세서 및 비데오 회로에 별개의 핀을 제공한다.
프로세서는 DRAM 에 대한 방식과 거의 동일한 방식으로 VRAM 을 억세스하지만, 비데오 회로는 VRAM 에 대해 특별한 백도어(back door)가 제공된다.
이 백도어는 비데오회로가 메모리를 비트씩(직렬로) 억세스 하도록 하는데, 종래의 DRAM에 의해 제공되는 병렬 억세스보다 픽셀을 스크린에 이송하는데 더 적절하다.
컴퓨터가 더 고속으로되고 더 강력해지면서, 개별적 SIMM 상의 이용가능한 RAM 의 양을 증가시키는 것이 바람직하게 되었다.
그러나 그것은 SIMM 상에 RAM 칩의 수를 단순히 증가시키는 문제는 아니다.
SIMM 상에 추가되는 모든 RAM 칩은 컴퓨터 시스템의 버스 구동기가 부담하는 부하를 증가시킨다. 구동기는 또 다른 디바이스를 제어하거나 또는 조정하는 하드웨어 디바이스이다. 라인 구동기는 예를 들면, 통신을 통해 전송되는 신호를 부스트하고 버스 구동기는 버스(데이터 경로)를 통해 전송되는 신호를 증폭하고 조정하여 다중 라인에 동시에 강한 신호를 제공한다.
SIMM 상에 RAM 칩의 수를 2배 또는 4배로 하는 것은 버스 구동기가 부담하는 SIMM 부하에서의 대응하는 증가로 결과된다.
SIMM 기판이 SIMM 상에 다수의 DRAM 모듈을 가지는 것이 해당분야에서 흔한 것이지만, 구동기는 전형적으로 기판상의 구동기와 SIMM 상에 위치한 메모리 모듈사이에 상당히 긴 상호접속을 가지고 별도의 기판상에 위치된다.
대부분의 SIMM 은 단지 메모리칩을 내장하고 있어서 신호를 메모리칩에 공급하기 위해서는 버스 구동기에 의존한다.
몇몇 종래기술 SIMM 기판은 각각의 메모리 모듈에 대해 온-보드 구동기를 가지고 있다. 그러나, 온-보드 구동기를 단지 추가하는 것은 고밀도 고속메모리 모듈의 경우에 필요한 신호보전요구를 유지하지 못할 것이다.
신호보전은 높은 신호속도에서 각 RAM 칩이 SIMM 상의 각각의 다른 RAM 칩과 동시에 신호를 수신하여야 할때 중요하다.
각각의 RAM 칩이 모든 다른 RAM 칩과 동시에 신호를 수신하도록 신호를 동기시키는 것은 SIMM 의 밀도가 증가하면서 증가적으로 어려워지는데, 신호를 수신하는 칩이 더 많아지면 따라서 칩중의 하나가 동기를 잃을 가능성이 더 많기 때문이다.
동기화 문제에 있어서 이 증가된 가능성은 또한 고속 신호에 의해 요구되는 더 정밀한 공차에 의해 혼합된다.
고속에서 신호는 더 신속히 변화하고, 주어진 시간 간격내에서 더 가능한 천이가 발생하고, 각 가능한 천이는 동기의 상실에 대한 기회를 제공한다.
또한, 각 신호천이는 더 짧은 시간내에 이루어져야 각각의 RAM 에게 신호에 올바르게 응답하는 매우 작은 시간의 양을 제공한다.
현 기술상태의 높은 동작속도에 대해서, 다중 온-보드 구동기를 사용하는 것은 더 정교한 억세스 시간을 이용하는데 필요한 적절한 고속 상소접속을 제공하지 않을 것이다. 고속신호의 정밀한 공차는 각 RAM 칩이 모든 다른 RAM 칩과 동시에 신호를 수신하는 것을 보장하기 위해 다중 구동기가 실제로 동일한 방법으로 동작하는 것을 요구할 것이다.
그러나 제조되는 각 구동칩은 동일 형식의 다른 구동칩과는 동작특성에 있어서 약간 다르다. 위에서 설명된 이유로 매칭 구동칩을 선정할 때 에러의 허용 마진은 SIMM 의 동작속도가 증가하면서 감소한다.
이 매칭 문제는 또한 SIMM 기판상에 놓이는 구동기의 수가 증가하면서 또한 혼합되는데 각각의 추가 구동기는 이미 선정된 모든 구동기와 매치하여야만 한다.
버스 구동기가 고밀도 SIMM 상의 다수의 칩을 구동하는데 충분히 강력하지 않을 수 있는 것처럼, 단일 온-보드 구동기도 또한 그러한 다수의 칩을 구동하는데 충분한 출력을 가지지 못할 수 있다. 또한, 충분한 힘의 구동칩이 사용되더라도 수를 증가시키는 것 즉 SIMM 기판상의 RAM 칩의 밀도를 증가시키는 것은 칩을 서로 접촉하는데 사용되는 신호경로의 길이를 반드시 증가시킨다.
온-보드 구동기가 사용되지 않거나 또는 단일 온-보드 구동기만 사용되면, 각 RAM 칩은 단일 신호원에 접속되어야 한다. 각각의 개별적인 RAM 칩의 물리적 크기는 다긴 리드길이가 회피될 수 있는 식으로 칩이 SIMM 기판에 가로질러 지출되게한다.
증가된 리드길이는 글리치(비-단조 파형)을 야기할 수 있는 반사 신호잡음을 야기한다. 비-단조 파형은 다중의 상승 에지로 나타나는데, 단 하나의 상승 에지만이 원하는 것이다. 이들 클리치는 틀린 데이터가 메모리에 기억되거나 또는 메모리로부터 검색되는 결과로되어 컴퓨터의 계산의 신뢰도를 파괴할 수 있다.
이제 제1도를 참조하면, 전형적인 고속 디지탈 신호가 예시되어 있다.
구형파(1) 는 이상적인 신호를 나타낸다.
라인상의 전압은 2상태(로우 또는 하이) 중 하나에 있을 수 있다.
이들 상태는 신호의 특정 기능에 기초하여 적절성에 맞게 선택된 2개의 임의의 반대되는 상태에 대응하는 것으로 생각될 수 있다.
대표적인 명명 규약은 다음을 포함한다 :
온/오프, 영(0)/일(1), 판독/기입, 신호의 속도는 신호가 1상태로부터 또 다른 상태로 천이할 수 있는 초당 가능한 회수의 수에 의해 판단된다.
이리하여 40 Megahertz 의 주파수를 갖는 전형적인 고속신호에 대해서, 신호는 초당 최대 4천만개의 하이/로우 상태를 가집니다.
각 상태는 25 나노초(1초의 10 억분의 1)동안 지속됩니다.
구형파에는 더 대표적인 클린(Clean)(저잡음) 신호(2)가 중첩된다.
구형파의 스텝 함수로 나타내지는 것처럼 신호가 로우에서 하이상태로(또는 다시 로우상태로)순간적으로 천이하는 것은 불가능하다.
현실에서는 여기에 도시된 경사진 리딩에지(3) 및 트레일링 에지(4)로 결과되는 상승 및 하강시간이 있다. 본 기술에서 40 Megahertz 시스템에 대해서 이 상승/하강시간은 대략 2나노초이다.
이제 제2도를 참조하면, 단순화된 대표적인 잡음신호(6)가 있다.
파가 임피던스 불연속 즉 인쇄회로기판 트레이스에서의 브랜치를 만날 때, 파형의 전압은 스텝을 생성하는 브랜치 사이에 분리된다.
브랜치 아래로 흘러가는 파형은 브랜치로부터의 반사가 돌아올때까지 최대전압(Vo)에 도달하지 않는다(좋은 예는 2개의 크릭을 흘러올라가는 해양파이다).
불연속전의 전압(Vo)은 제1브랜치에서 2개의 전압 Vo/X1 으로 제2브랜치에서 Vo/X2로 분할될 것이다(여기에서 X1 및 X2는 둘다 1보다 크다).
반사가 신호의 상승시간내에 돌아오지 않으면, Vo/X1 또는 Vo/X2 전압이 관찰될 수 있고 이리하여 글리치가 형성된다.
신호가 다시 반사하는데 걸리는 시간은 광속, 경로를 따라서 신호의 이동길이 및 기판의 비유전율의 함수이다. 고정된 비유전율에 대해서, 신호경로의 길이가 길수록 변곡점에 대한 지연이 더 길어지는 관계가 있다.
신호가 여러개의 단자점을 가지면, 단자점에 대한 상이한 길이 경로만큼의 변곡점이 있을 것이며 변곡점의 결합은 잘못된 트리거를 생성할 수 있다.
현재 기술의 저밀도 저속 SIMM 에 대해서 접속길이는 잘못된 트리거나 발생하지 않도록 충분히 짧다. 이것은 파가 신호의 상승주기동안 돌아오기 때문이다.
그러므로 종래기술에서 현재까지 알려지지 않은 클린 상승/하강 신호에지를 갖는 고속 고밀도 메모리 모듈을 제공하는 것이 본발명의 목적이다.
요구되는 신호보전을 유지하는 고속 상호접속구조를 제공하는 것이 본 발명의 또다른 목적이다.
단일원으로부터 시간 임계신호를 구동하기 위한 온-보드 버퍼를 내장하고 또한 클린 상승/하강 신호에지를 갖는 고속 고밀도 SIMM 으로 결과되는 회로기판의 전면 및 후면상에 거의 동등한 최소 신호라인길이 및 메모리 모듈에 대한 바이어(via)를 갖는 혁신적인 신호 트레이스 루우팅을 포함하는 고속 고밀도 DRAM SIMM 이 개시되어 있다.
컴퓨터 RAM 시스템의 메모리 제어기로부터의 시간 임계 신호는 SIMM 으로 보내진다. 본 발명의 사상을 사용하여, 구동칩은 SIMM의 인쇄회로기판의 중앙에 놓이는데 버퍼로서 작용하고 기판에 있는 DRAM 칩에 여러가지 신호를 구동한다.
특히, 구동기는 열어드레스 스트로브(CAS), 행 어드레스 스트로브(RAS) 및 기입인에이블(WE)신호를 구동한다.
본 발명은 또한 DRAM 칩의 클러스터에 구동칩을 전기적으로 접속하는 대칭 최소거리 신호 라인 트레이스를 포함한다.
DRAM 칩 클러스터는 기판의 한쪽의 DRAM 칩이 칩이 기판의 반대쪽의 DRAM 칩의 미러상이 되도록 칩상에 위치한 커넥터핀을 갖는 상태로 인쇄회로기판의 양쪽에 있다. 시간임계신호는 각칩의 대응하는 미러상 칩의 대응하는 신호입력 핀으로부터 인쇄 회록판의 다중층을 통해 뻗어있는 바이어에 의해 구동칩에 반대되는 인쇄회로 기판의 쪽에 있는 DRAM 칩의 입력핀에 전달된다.
그밖에, 신호 라인 트레이스의 길이는 신호반사가 신호 천이중에 해가없이 발생하도록 충분히 감소된다. 기판의 반대편의 DRAM은 전면상에 있는 것들의 미러상이다. 이러하여 후면이 바이어로 접속되면서 단지 1세트의 트레이스만이 전면 DRAM을 접속하는데 필요하다.
이것은 후면 DRAM 이 구동칩으로부터 루우트되는 별도세트의 트레이스를 가지지 않으므로, 트레이스 커패시턴스를 반으로 줄인다.
따라서, 본 발명은 종래기술에서 지금까지 알려지지 않은 클린 상승/하강 신호에지를 갖는 고속, 고밀도 SIMM 장치를 제공한다.
단일원으로부터 시간임계신호를 구동하기 위한 온-보드버퍼를 내장하고 또한 클린 상승/하강 신호에지를 갖는 고속 고밀도 메모리 SIMM 으로 결과되는 회로기판의 전후면상에 밀접하게 동등한 최소 신호라인길이 및 메모리 모듈에 대한 바이어를 갖는 혁신적인 신호 트레이스 루우팅을 포함하는 고속 고밀도 DRAM SIMM 이 개시되어 있다.
다음 설명에서 설명의 목적상, 특별한 숫자, 바이트, 레지스터, 어드레스, 회수, 신호 및 데이터 메세지 포맷등이 본 발명의 완벽한 이해를 제공하기 위해서 기술되어 있다. 그러나, 본 발명은 이들 특별한 상세사항없이도 실시될 수 있다는 것은 해당분야에 숙련된 사람에게는 명백할 것이다.
다른예에서, 잘 알려진 회로 및 디바이스는 본 발명을 불필요하게 가리지 않게 위해 불록도 형태로 도시되어 있다.
제3도를 참조하면, 본 발명은 이 다이어그램에 의해 기술되는 것과 같은 RAM 시스템에서 동작하도록 설계되었다. 도시된 것처럼, 어드레스 및 데이터 신호는 64 비트 버스(10)에 의해 메모리 제어기(8) 와 프로세서(9) 사이에서 전달된다. 메모리 제어기(8)는 그 다음에 8개의 DRAM/VRAM SIMM 슬롯(14 내지 21)의 각각에 대한 제어(11)(3비트), 데이터(12)(144비트) 및 어드레스 (13)(11 비트)신호의 흐름을 제어한다. 8개의 SIMM 슬롯의 각각은 VRAM 또는 DRAM SIMM이 삽입될 수 있는 하드웨어 커넥터이다. 본 발명은 그것을 8개의 SIMM 슬롯중 어느것에 삽입함으로써 사용될 수 있다.
이제 제4도를 참조하면, 본 발명은 SIMM 상의 DRAM 모듈에 여러가지 시간임계신호를 제공하기 위해 SIMM 기판상에 단일 구동칩을 사용한다.
본 발명의 구동칩 최선모드 구현은 Texas Instruments, Inc. 모델 번호 74 ABT 16244 이다. 그러나, 또다른 구동기가 또한 사용될 수 있다는 것은 해당분야에 숙련된 사람은 알 수 있다. 열 어드레스 스트로브(CAS)(22), 행 어드레스 스트로브(RAS)(23) 및 기입 인에이블(WE)(24)신호는 SIMM 커넥터(25)를 통해 메모리 제어기(8)로부터 온-보드 구동칩(26)으로 온다.
시간 임계신호는 그 다음에 구동기(26)로부터 DRAM 칩(27)의 각각에 루우트된다.
데이터 및 어드레스를 포함하는 덜 시간 임계신호는 SIMM 커넥터(25)로부터 DRAM 칩(27)으로 전달된다. 그러나, 이들 덜 시간 임계신호는 또한 온-보드 구동기에 의해 구동될 수 있다는 것은 해당분야에 숙련된 사람은 알 수 있을 것이다.
이제 제5도를 참조하면, 본 발명의 토폴로지가 개시되어 있다.
구동칩(26)은 대칭 패턴으로 위치되는 18개의 DRAM 칩(28 내지 45)의 중앙에 놓여있다. 구동칩은 2개의 중앙 DRAM 칩(28 및 29)에 전기적으로 접속된다.
2개의 중앙 DRAM 칩(28 및 29)은 수직방향으로 2개의 가장 가까운 DRAM 칩(30 내지 33 및 34 내지 37)에 전기적으로 접속된다.
추가적으로 각 DRAM 칩(28 내지 45)은 수평방향으로 가장 가까운 이웃 DRAM 칩(28 내지 45)에 전기적으로 접속된다.
본 발명의 최선 모드 구현에서 거리(X1, Y1 및 Z1)는 각각 대략적으로 1인치, 1/2인치 및 2인치에해당된다.
이제 제6도를 참조하면, 신호 트레이스 길이를 현저하게 증가시킴이 없이 RAM 칩의 밀도를 2배로 하기 위한 방법이 예시되어있다.
RAM 칩(65)는 미러상 RAM 칩(67)이 다른쪽에 실장되는 상태로 양면회로기판(66)에 실장된다. RAM 칩(65)은 RAM 칩의 리드가 미러상 RAM 칩의 리드의 미러상인 것을 제외하고는 미러상 RAM 칩(67)과 동일하다.
즉, 이 예에서 칩의 위로부터 보면, RAM 칩(65)의 앞쪽 왼쪽핀(68)은 미러상 RAM 칩(67)의 앞쪽 오른쪽 핀(69)과 같은 전기적 기능을 제공한다.
RAM 칩(65)및 미러상 RAM 칩(67)은 RAM 칩(65)의 앞쪽 왼쪽핀(68)이 양핀에 소용되는 신호 트레이스(71)에 또한 전기적으로 접속되는 바이어(via)(70)에 의해 회로기판(66)을 통해 미러상 RAM 칩(67)의 앞쪽 오른쪽핀(69)에 전기적으로 접속되는 식으로 회로기판(66)상에 서로 반대되게 실장된다.
비슷하게 RAM 칩(65)의 왼쪽편에서 앞쪽으로 2번째핀(72)은 미러상 RAM 칩(67)의 오른쪽편에서 앞쪽으로 2번째핀(73)과 대응한다.
DRAM 칩밀도는 DRAM을 4개의 3칩×3칩 격자 매트릭스 대칭 스타 클러스터로 함께 군을 이룸으로써 종래 기술보다 4의 인자만큼 증가될 수 있다.
이들 클러스터중 2개는 그 다음에 구동칩이 기판의 한쪽에서 2클러스터의 중앙에 놓이게끔 SIMM 기판의 어느쪽에나 놓인다.
기판의 한쪽에 있는 DRAM 칩은 다른쪽에 있는 DRAM 칩의 미러상이다.
이것은 1칩의 핀이 미러상 DRAM 칩의 대응하는 핀으로부터 기판을 통해 직접 존재하도록 DRAM 칩이 기판상에 실장되게 한다.
최소 거리신호 트레이스는 시간임계신호를 구동기로부터 기판의 구동기측상의 DRAM 칩의 신호입력핀으로 전달한다.
이들 시간임계신호는 또한 SIMM 인쇄회로기판의 다중층을 통해 지나가는 바이어를 경유해서 기판의 반대쪽에 있는 DRAM 칩의 신호 입력핀에 안내된다.
이 방법으로 DRAM 칩을 온-보드 구동칩에 접속함으로써, DRAM 칩의 각각에 대한 트레이스 길이(스티브길이)가 최소화되어 트레이스 커패시턴스를 감소시킨다.
또한, 바이어를 사용하여 기판의 구동기쪽에 있는 DRAM 칩의 각각을 기판의 반대쪽에 있는 대응하는 미러상 DRAM 칩에 접속하는 것은 기판의 반대쪽에 있는 트레이스의 제거로 인한 커패시턴스의 추가 감소로 결과된다.
또한, RAM으로의 루우팅의 토폴로지가 가능한한 대칭이기 때문에, 반사는 모두 거의 동일한 시간에 구동기로 돌라갈 것이며, 이것은 또한 파형의 원만함에 기여한다.
트레이스길이 스터브는 아주 짧으므로 스터브 단으로부터의 반사는 신호의 상승시간내에 돌아와서 클린 파현을 발생한다.
이제 제7도를 참조하면, 본 발명의 대안적 실시예는 SIMM 상의 VRAM 모듈에 여러가지 시간임계신호를 제공하는데 SIMM 기판상의 단일 구동칩을 사용한다.
제어, 데이터 및 어드레스 신호는 SIMM 커넥터(25)를 통해서 메모리 제어기(8)로부터 온-보드 구동기(26)로 온다.
이제 제8도를 참조하면, 본 발명의 대안적 실시예의 토폴로지가 개시되어 있다. 구동칩(26)은 제5도에서 DRAM 칩이 차지하는 위치중 2개(42 및 36)가 본 발명의 대안적 실시예에서는 VRAM 칩에 의해 차지되어 있지 않은 것을 제외하고는 제5도의 DRAM 칩과 같이 위치되어 있는 16개의 VRAM 칩(47 내지 62)의 중앙에 위치된다.
또한, VRAM 칩의 상호 접속은 제5도의 DRAM 칩과는 상이하다.
구동칩(26)은 2개의 중앙 VRAM 칩(63 및 64)에 전기적으로 접속된다.
1 중앙 VRAM 칩(64)은 수평방향에 있는 2개의 가까운 VRAM 칩(65 및 66)에 수평방향으로 전기적으로 접속된다. 이들 VRAM 칩(64 내지 66)은 각각 칩의 각각으로부터 수직방향에 있는 2개의 가장 가까운 VRAM 칩에 수직방향으로 전기적으로 접속된다. 즉, VRAM 칩(65)는 그의 2개의 수직 이웃 VRAM 칩(67 및 68)에 전기적으로 접속된다 ; VRAM 칩(64)은 그의 2개의 수직이웃 VRAM 칩(69 및 70)에 전기적으로 접속된다 ; 그리고 VRAM 칩(66)은 그의 2개의 수직 이웃 VRAM 칩(71 및 72)에 전기적으로 접속된다.
다른 중앙 VRAM 칩(63)은 수평방향에 있는 가장 가까운 VRAM 칩(73)에 수평방향으로 2개의 수직방향 이웃하는 VRAM 칩(74 및 75)에 수직방향으로, 그리고 수평 그 다음에 수직 루우트로 또다른 VRAM 칩(76)에 전기적으로 접속된다.
또한 VRAM 칩(73)은 그의 2개의 수직 이웃 VRAM 칩(77 및 78)에 수직방향으로 전기적으로 접속된다. 본 발명의 최선 모드 구현에서 거리(X2, Y2 및 Z2)는 각각 대략적으로 1인치, 1/2 인치 및 2인치에 해당한다.
VRAM 칩 밀도는 제8도에 도시된 것처럼 VRAM 을 함께 2쌍의 클로스터로 군을 이루게하여 4의 인자만큼 증가될 수 있다.
한쌍의 클러스터는 그 다음에 구동칩이 기판의 한쪽에 한쌍의 클러스터의 중앙에 놓이는 상태로 SIMM 기판의 어느쪽에 놓인다.
기판의 한쪽의 VRAM 칩은 다른쪽의 VRAM 칩의 미러상이다.
이것은 1칩의 핀이 미러상 VRAM 칩의 대응하는 핀으로부터 기판을 통해 직접 놓이도록 VRAM 칩이 기판상에 실장되게 한다.
최소거리신호 트레이스는 시간임계신호를 구동기로 부터 기판의 구동기측상의 VRAM 칩의 신호입력핀으로 전달된다.
이들 시간임계신호는 또한 SIMM 인쇄회로기판의 다중층을 통해 지나가는 바이어를 경유해서 기판의 반대쪽에 있는 VRAM 칩의 신호입력핀으로 안내된다.
이 방법으로 VRAM 칩을 온-보드 구동칩에 접속함으로써 VRAM 칩의 각각에 대한 트레이스 길이(스터브 길이)가 최소화되어 트레이스 커패시턴스를 감소시킨다.
이 구현에서 제8도의 토폴로지는 실제로 제5도의 트레이스 토폴로지보다 클러스터 당 대략 2인치 적은 트레이스 커패시턴스를 가진다.
또한, RAM으로의 루우팅의 토폴로지는 가능한 한 대칭이기 때문에 반사는 모두 거의 동일한 시간에 구동기로 되돌아갈 것인데 이것도 또한 파의 원만함에 기여한다.

Claims (17)

  1. 제1면 및 제2면을 가지고 있는 컴퓨터 메모리 모듈회로기판에 있어서, 상기 회로기판의 상기 제1면에 실장되며 다수의 신호를 증폭하기 위한 구동집적회로(IC)유니트; 상기 제1면에 실장되는 다수의 RAM 집적회로(IC)유니트로서, 상기 구동 IC 유니트로부터 상기 유니트의 각각까지의 거리가 충분히 짧아 상기 구동 IC 유니트에 의해 구동되는 상기 다수의 신호중의 신호가 상기 유니트로부터 다시 반사하여 클록 펄스의 상승시간내에 상기 신호와 결합하여 잘못된 트리거를 제거하는 상태로 상기 구동 IC 유니트가 상기 RAM IC 유니트의 각각으로부터 대략 등거리에 위치되는 패턴으로 실장되는 상기 유니트; 상기 구동 IC 유니트를 각각의 상기 RAM IC 유니트에 전기적으로 접속하기 위한 제1 접속수단; 입력으로서 외부 데이터, 어드레스 및 제어신호를 수신하여 데이터 및 제어신호를 출력하기 위한 제2 접속수단; 상기 제2접속수단을 상기 구동 IC 유니트에 전기적으로 접속하기 위한 제3 접속수단; 및 상기 제2접속수단을 상기 구동 유니트에 전기적으로 접속하기 위한 제4 접속수단을 구비하는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  2. 제1항에 있어서, 상기 다수의 RAM IC 유니트는: 제1 아홉 유니트 클러스터의 중앙에 위치되는 상기 제1 아홉 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 제1 아홉 유니트 클러스터의 중앙으로부터 수평방향으로 X1 인치 그리고 상기 제1 아홉 유니트 클러스터의 상기 중앙으로부터 수직방향으로 Y1 인치 만큼 위치된 상기 제1 아홉 유니트 클러스터 중 4개의 코너 RAM IC 유니트, 상기 제1 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수직방향으로 Y1 인치 만큼 위치된 상기 제1 아홉 유니트 클러스터중 2개의 수평측 RAM IC 유니트 및 상기 제1 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수평방향으로 X1 인치 만큼 위치된 상기 제1 아홉 유니트 클러스터중 2개의 수직측 RAM IC 유니트를 갖는 3유니트×3유니트 대칭 격자로 위치된 제1 아홉유니트 클러스터의 RAM IC 유니트; 제2 아홉 유니트 클로스터의 중앙에 위치되는 상기 제2 아홉 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 제2 아홉 유니트 클러스터는 상기 제1아홉 유니트 클러스터의 상기 중앙 및 상기 제2 아홉 유니트 클러스터의 중앙으로부터 수평방향으로 X1 인치 그리고 상기 제2 아홉 유니트 클러스터의 상기 중앙으로부터 수직방향으로 Y1 인치 만큼 위치된 상기 제2 아홉 유니트 클러스터중 4개의 코너 RAM IC 유니트, 상기 제2 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수직 방향으로 Y1 인치만큼 위치된 상기 제2 아홉 유니트 클러스터 중 2개의 수평측 RAM IC 유니트, 및 상기 제2 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수평방향으로 X1 인치만큼 위치된 상기 제2 유니트 클러스터중 2개의 수직측 RAM IC 유니트를 가진 3유니트×3유니트 대칭 격자로 위치된 제2 아홉 유니트 클러스터의 RAM IC 유니트를 구비하고, 상기 제1 아홉 유니트 클러스터 및 상기 제2아홉 유니트 클러스터의 상기 중앙이 상기 구동 IC 유니트의 중앙으로부터 상기 수평 방향으로 Z1 인치만큼 위치되도록 상기 회로기판상에 대칭적으로 위치되는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  3. 제2항에 있어서, 상기 제1 접속수단은 : 최소거리 경로로 상기 제1 아홉 유니트 클러스터 중 상기 중앙 RAM IC 유니트를 상기 제1 아홉 유니트 클러스터 중 상기 수직측 RAM IC 유니트 및 상기 제1아홉 유니트 클러스터중 상기 수평측 RAM IC 유니트에 전기적으로 접속하고 또한 상기 제1아홉 유니트 클러스터중 상기 수평측 RAM IC 칩의 각각을 최소거리경로로 상기 제1 아홉 유니트 클러스터중 상기 코너 RAM IC 유니트의 2개의 대응하는 인접한 코너 RAM IC 유니트에 접속하기 위한 제5접속수단; 최소거리 경로로 상기 제2 아홉 유니트 클러스터중 상기 중앙 RAM IC 유니트를 상기 제2 아홉 유니트 클러스터중 상기 수직측 RAM IC 유니트 및 상기 제2 아홉 유니트 클러스터 중 상기 수평측 RAM IC 유니트에 전기적으로 접속하고 또한 상기 제2 아홉 유니트 클러스트중 상기 수평측 RAM IC 칩의 각각을 최소거리 경로로 상기 제2 아홉 유니트 클러스터의 상기 코너 RAM IC 유니트의 2개의 대응하는 인접한 코너 RAM IC 유니트에 접속하기 위한 제6접속수단; 및 최소거리 경로로 상기 구동 IC 유니트를 상기 제1 아홉 유니트 클러스터중 상기 중앙 RAM IC 유니트 및 상기 제2 아홉 유니트 클러스터중 상기 중앙 RAM IC 유니트에 전기적으로 접속하기 위한 제7 접속수단을 구비하는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  4. 제3항에 있어서, X1은 대략이고, Y1은 대략 1/2이고, Z1은 대략 2인 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  5. 제1항에 있어서, 상기 제1 접속수단은; 열 어드레스 스트로브(CAS) 신호 트레이스; 행 어드레스 스트로브(RAS) 신호 트레이스; 및 기입 인에이블(WE) 신호 트레이스를 포함하는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  6. 제1항에 있어서, 상기 다수의 RAM IC 유니트는 : 제3 아홉 유니트 클러스터의 중앙에 위치되는 상기 제3 아홉 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 제3 아홉 유니트 클러스터의 중앙으로 부터 수평방향으로 X2 인치 그리고 상기 제3 아홉 유니트 클러스터의 상기 중앙으로부터 수직방향으로 Y2 인치 만큼 위치된 상기 제3 아홉 유니트 클러스터중 4개의 코너 RAM IC 유니트, 상기 제3 아홉 유니트 클러스터의 상기 중심으로부터 상기 수직방향으로 Y2 인치만큼 위치된 상기 제3 아홉 유니트 클러스터중 2개의 수평측 RAM IC 유니트 및 상기 제3 아홉 유니트 클러스터의 상기 중심으로부터 상기 수평 방향으로 X2 인치 만큼 위치된 상기 제3 아홉 유니트 클러스터중 2 개의 수직측 RAM IC 유니트를 가지는 3유니트×3유니트 대칭 격자로 위치된 제3 아홉 유니트 클러스터의 RAM IC 유니트; 및 3×3 대칭 격자의 중앙에 위치된 일곱 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 3×3 대칭격자의 중앙으로부터 수평방향으로 X2 인치 그리고 상기 3×3 대칭 격자의 상기 중앙으로부터 수직방향으로 Y2 인치만큼 위치된 상기 일곱 유니트 클러스터중 3 개의 코너 RAM IC 유니트, 상기 3×3 대칭 격자의 상기 중앙으로부터 상기 수직 방향으로 Y2 인치만큼 위치된 상기 일곱유니트 클러스터중 2개의 수평측 RAM IC 유니트 및 상기 3×3 대칭 격자의 상기 중앙으로부터 상기 수평 방향으로 X2 인치만큼 위치된 상기 일곱 유니트 클러스터중 하나의 수직측 RAM IC 유니트를 가지는 3×3 대칭 격자상에 위치되는 일곱 유니트 클러스터의 RAM IC 유니트를 구비하며, 상기 제3 아홉 유니트 클러스터 및 상기 일곱 유니트 클러스터는 상기 제3 아홉 유니트 클러스터의 상기 중앙 및 상기 3×3 대칭격자의 상기 중앙이 상기 구동 IC 유니트의 중앙으로부터 상기 수평 방향으로 Z2 인치만큼 위치되도록 상기 회로기판상에 위치되는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  7. 제6항에 있어서, 상기 제1접속수단은 ; 최소거리경로로 상기 제3 아홉 유니트 클러스터중 상기 중앙 RAM IC 유니트를 상기 제3 아홉 유니트 클러스터중 상기 수평측 RAM IC 유니트 및 상기 제3 아홉 유니트 클러스터중 상기 수직측 RAM IC 유니트에 전기적으로 접속하고 또한 상기 제3 아홉 유니트 클러스터중 상기 수직측 RAM IC 칩의 각각을 최소거리 경로로 상기 제3 아홉 유니트 클러스터중 상기 코너 RAM IC 유니트의 2개의 대응하는 인접 코너 RAM IC 유니트에 접속하기 위한 제8 접속수단; 최소거리 경로로 상기 일곱 유니트 클러스터중 상기 중앙 RAM IC 유니트를 상기 일곱 유니트 클러스터중 상기 수직측 RAM IC 유니트 및 상기 일곱 유니트 클러스터중 상기 수평측 RAM IC 유니트에 전기적으로 접속하고, 상기 일곱 유니트 클러스터중 상기 수직측 RAM IC 칩을 최소거리 경로로 상기 일곱 유니트 클러스터의 상기 코너 RAM IC 유니트의 2개의 대응하는 인접한 코너 RAM IC 유니트에 접속하고, 또한 L 형상 경로로 상기 일곱 유니트 클러스터의 상기 중심 RAM IC 유니트를 상기 코너 RAM IC 유니트의 인접하지 않은 코너 RAM IC 유니트에 접속하기 위한 제9 접속수단; 및 최소거리 경로로 상기 구동 IC 유니트를 상기 제3 아홉 유니트 클러스터의 상기 중앙 RAM IC 유니트 및 상기 일곱 유니트 클러스터의 상기 중앙 RAM IC에 전기적으로 접속하기 위한 제10접속수단을 구비하는 것을 특징으로하는 컴퓨터 메모리 모듈회로기판.
  8. 제7항에 있어서, X2는 대략1이고, Y2는 대략 1/2이고, Z2는 대략 2인 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  9. 제1항에 있어서, 상기 제2면에 실장된 다수의 미러 RAM 집적회로(IC) 유니트(상기 다수의 미러 RAM IC 유니트의 각각의 상기 미러 RAM IC 유니트는 상기 다수의 RAM IC 유니트의 각각의 상기 RAM IC 유니트의 미러상이고, 각각의 상기 미러 RAM IC 유니트는 상기 제2 면상에 상기 제1면상에 있는 상기 대응하는 RAM IC 유니트에 바로 마주보게 위치된다); 및 상기 회로기판을 통해 상기 RAM IC 유니트를 상기 미러 RAM IC 유니트에 전기적으로 접속하기 위한 다수의 접속 바이어를 추가로 구비하는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  10. 제1 면 및 제2 면을 가지고 있는 컴퓨터 메모리 모듈회로기판에 있어서, 상기 회로기판의 상기 제1면에 실장되며 다수의 신호를 증폭하기 위한 구동 집적회로(IC)유니트; 상기 제1면에 실장되는 다수의 RAM 집적회로(IC)유니트로서, 상기 구동 IC 유니트로부터 상기 유니트의 각각까지의 거리가 충분히 짧아 상기 구동 IC 유니트에 의해 구동되는 상기 다수의 신호중에 신호가 상기 유니트로부터 다시 반사하여 클록 펄스의 상승시간내에 상기 신호와 결합하여 잘못된 트리거를 제거하는 상태로 상기 구동 IC 유니트가 상기 RAM IC 유니트의 각각으로부터 대략등거리에 위치되는 패턴으로 실장되는 상기 유니트; 상기 구동 IC 유니트를 각각의 상기 RAM IC 유니트에 전기적으로 접속하기 위한 제1 접속수단; 입력으로서 외부 데이터, 어드레스 및 제어신호를 수신하여 데이터 및 제어신호를 출력하기 위한 제2 접속수단; 상기 제2 접속수단을 상기 구동 IC 유니트에 전기적으로 접속하기 위한 제3 접속수단; 상기 제2 접속수단을 상기 구동 유니트에 전기적으로 접속하기 위한 제4접속수단; 상기 제2면에 실장된 다수의 미러 RAM IC 유니트(상기 다수의 미러 RAM IC 유니트의 각각의 상기 미러 RAM IC 유니트는 상기 다수의 RAM IC 유니트의 각각의 상기 RAM IC 유니트의 미러상이고 각각의 미러 RAM IC 유니트는 상기 제2면에 상기 제1면상에 있는 상기 대응하는 RAM IC 유니트에 직접 마주보게 위치된다); 및 상기 회로기판을 통해서 상기 RAM IC 유니트를 상기 미러 RAM IC 유니트에 전기적으로 접속하기 위한 다수의 접속 바이어를 구비하는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  11. 제10항에 있어서, 상기 다수의 RAM IC 유니트는 : 제1아홉 유니트 클러스터의 중앙에 위치된 상기 제1 아홉 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 제1 아홉 유니트 클러스터의 중앙으로부터 수평방향으로 X3 인치 그리고 상기 제1 아홉 유니트 클러스터의 중앙으로부터 수직방향으로 Y3 인치만큼 위치된 상기 제1 아홉 유니트 클러스터의 4개의 코너 RAM IC 유니트, 상기 제1 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수직방향으로 Y3 인치만큼 위치된 상기 제1 아홉 유니트 클러스터중 2개의 수평측 RAM IC 유니트, 및 상기 제1 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수평방향으로 X3 인치만큼 위치된 상기 제1 아홉 유니트 클러스터중 2개의 수직측 RAM IC 유니트를 가지는 3유니트×3유니트 대칭 격자로 위치되는 제1 아홉 유니트 클러스터의 RAM IC 유니트; 제2 아홉 유니트 클러스터의 중앙에 위치된 상기 제2 아홉 유니트 클러스터중 중앙 RAM IC를 가지며, 상기 제2 아홉 유니트 클러스터의 중앙으로부터 수평방향으로 X3 그리고 상기 제2 아홉 유니트 클러스터의 상기 중앙으로부터 수직방향으로 Y3 만큼 위치된 상기 제2 아홉 유니트 클러스터중 4개의 코너 RAM IC 유니트, 상기 제2 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수직방향으로 Y3 인치 만큼 위치된 상기 제2 아홉 유니트 클러스트의 2개의 수평측 RAM IC 유니트 및 상기 제2 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수평방향으로 X3 인치만큼 위치된 상기 제2 아홉 유니트 클러스터의 2개의 수직측 RAM IC 유니트를 구비하며, 상기 제1 아홉 유니트 클러스터 및 상기 제2 아홉 유니트 클러스터는 상기 중앙 및 상기 제2 아홉 유니트 클러스터의 상기 중앙이 상기 구동 IC 유니트의 중앙으로부터 상기 수평 방향으로 Z3 인치만큼 위치되도록 상기 회로기판상에 대칭적으로 위치되는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  12. 제1항에 있어서, 상기 제1 접속수단은; 최소거리경로로 상기 구동 IC 유니트를 상기 제1 아홉 유니트 클러스터의 상기 중앙 RAM IC 유니트 및 상기 제2 아홉 유니트 클러스터의 상기 중앙 RAM IC 유니트에 전기적으로 접속하기 위한 제5 접속수단; 최소거리 경로로 상기 제1 아홉 유니트 클러스터의 상기 중앙 RAM IC 유니트를 상기 제1 아홉 유니트 클러스터의 상기 수직측 RAM IC 유니트 및 상기 제1 아홉 유니트 클러스터의 상기 수평측 RAM IC 유니트에 전기적으로 접속하고 또한 상기 제1 아홉 유니트 클러스터의 상기 수평측 RAM IC 칩의 각각을 최소거리 경로로 상기 제1 아홉 유니트 클러스터의 상기 코너 RAM IC 유니트의 2개의 대응하는 인접 코너 RAM IC 유니트에 접속하기 위한 제6 접속수단; 및 최소거리 경로로 상기 제2 아홉 유니트 클러스터의 상기 중앙 RAM IC 유니트를 상기 제2 아홉 유니트 클러스터의 상기 수직측 RAM IC 유니트 및 상기 제2 아홉 유니트 클러스터의 상기 수평측 RAM IC 유니트에 전기적으로 접속하고 또한 상기 제2 아홉 유니트 클러스터의 상기 수평측 RAM IC 칩의 각각을 최소거리 경로로 상기 제2 아홉 유니트 클러스터의 상기 코너 RAM IC 유니트의 2개의 대응하는 인접한 코너 RAM IC 유니트에 접속하기 위한 제7접속수단을 구비하는 것을 특징으로하는 컴퓨터 메모리 모듈회로기판.
  13. 제12항에 있어서, X3는 대략1이고, Y3는 대략 1/2이고, Z3는 대략 2인 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  14. 제10항에 있어서, 상기 제1 접속 수단은: 열 어드레스 스트로브(CAS) 신호 트레이스; 행 어드레스 스트로브(RAS) 신호 트레이스; 및 기입 인에이블(WE) 신호 트레이스를 포함하는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  15. 제10항에 있어서, 상기 다수의 RAM IC 유니트는 : 제3 아홉 유니트 클러스터의 중앙에 위치되는 상기 제3 아홉 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 제3 아홉 유니트 클러스터의 중앙으로 부터 수평방향으로 X4 인치 그리고 상기 제3 아홉 유니트 클러스터의 상기 중앙으로부터 수직방향으로 Y4 인치 만큼 위치된 상기 제3 아홉 유니트 클러스터중 4개의 코너 RAM IC 유니트, 상기 제3 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수직방향으로 Y4 인치만큼 위치된 상기 제3 아홉 유니트 클러스터중 2개의 수평측 RAM IC 유니트 및 상기 제3 아홉 유니트 클러스터의 상기 중앙으로부터 상기 수평 방향으로 X4 인치 만큼 위치된 상기 제3 아홉 유니트 클러스터중 2 개의 수직측 RAM IC 유니트를 가지는 3유니트×3유니트 대칭 격자로 위치된 제3 아홉 유니트 클러스터의 RAM IC 유니트; 및 3×3 대칭 격자의 중앙에 위치된 일곱 유니트 클러스터중 중앙 RAM IC 유니트를 가지며, 상기 3×3 대칭격자의 중앙으로부터 수평방향으로 X4 인치 그리고 상기 3×3 대칭 격자의 상기 중앙으로부터 수직방향으로 Y4 인치만큼 위치된 상기 일곱 유니트 클러스터중 3 개의 코너 RAM IC 유니트, 상기 3×3 대칭 격자의 상기 중앙으로부터 상기 수직 방향으로 Y4 인치만큼 위치된 상기 일곱유니트 클러스터중 2개의 수평측 RAM IC 유니트 및 상기 3×3 대칭 격자의 상기 중앙으로부터 상기 수평 방향으로 X4 인치만큼 위치된 상기 일곱 유니트 클러스터중 하나의 수직측 RAM IC 유니트를 가지는 3×3 대칭 격자상에 위치되는 일곱 유니트 클러스터의 RAM IC 유니트를 구비하며, 상기 제3 아홉 유니트 클러스터 및 상기 일곱 유니트 클러스터는 상기 제3 아홉 유니트 클러스터의 상기 중앙 및 상기 3×3 대칭격자의 상기 중앙이 상기 구동 IC 유니트의 중앙으로부터 상기 수평 방향으로 Z4 인치만큼 위치되도록 상기 회로기판상에 위치되는 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
  16. 제15항에 있어서, 상기 제1접속수단은 ; 최소거리경로로 상기 제3 아홉 유니트 클러스터중 상기 중앙 RAM IC 유니트를 상기 제3 아홉 유니트 클러스터중 상기 수평측 RAM IC 유니트 및 상기 제3 아홉 유니트 클러스터중 상기 수직측 RAM IC 유니트에 전기적으로 접속하고 또한 상기 제3 아홉 유니트 클러스터중 상기 수직측 RAM IC 칩의 각각을 최소거리 경로로 상기 제3 아홉 유니트 클러스터중 상기 코너 RAM IC 유니트의 2개의 대응하는 인접 코너 RAM IC 유니트에 접속하기 위한 제8 접속수단; 최소거리 경로로 상기 일곱 유니트 클러스터중 상기 중앙 RAM IC 유니트를 상기 일곱 유니트 클러스터중 상기 수직측 RAM IC 유니트 및 상기 일곱 유니트 클러스터중 상기 수평측 RAM IC 유니트에 전기적으로 접속하고, 상기 일곱 유니트 클러스터중 상기 수직측 RAM IC 칩을 최소거리 경로로 상기 일곱 유니트 클러스터의 상기 코너 RAM IC 유니트의 2개의 대응하는 인접힌 코너 RAM IC 유니트에 접속하고, 또한 L 형상 경로로 상기 일곱 유니트 클러스터의 상기 중앙 RAM IC 유니트를 상기 코너 RAM IC 유니트의 인접하지 않은 코너 RAM IC 유니트에 접속하기 위한 제9 접속수단; 및 최소거리 경로로 상기 구동 IC 유니트를 상기 제3 아홉 유니트 클러스터의 상기 중앙 RAM IC 유니트 및 상기 일곱 유니트 클러스터의 상기 중앙 RAM IC에 전기적으로 접속하기 위한 제10접속수단을 구비하는 것을 특징으로하는 컴퓨터 메모리 모듈회로기판.
  17. 제16항에 있어서, X4는 대략1이고, Y4는 대략 1/2이고, Z4는 대략 2인 것을 특징으로 하는 컴퓨터 메모리 모듈회로기판.
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