KR102433013B1

KR102433013B1 - 메모리 모듈 및 이를 갖는 솔리드 스테이트 디스크

Info

Publication number: KR102433013B1
Application number: KR1020150113496A
Authority: KR
Inventors: 박지운; 박광수; 김병호
Original assignee: 삼성전자주식회사
Priority date: 2015-08-11
Filing date: 2015-08-11
Publication date: 2022-08-17
Also published as: US9811265B2; US20170046066A1; KR20170019288A

Abstract

메모리 모듈은 제어 신호를 전송하기 위한 제어 신호 라인, 및 상기 제어 신호 라인에 순차적으로 각각 접속되고 제2 방향을 따라 적어도 2열로 배치되며 제1 방향을 따라 배열된 복수 개의 반도체 패키지들을 포함하는 패키지 컬럼들을 포함한다. 상기 제어 신호 라인을 따라 제1 열의 상기 반도체 패키지들 중 어느 하나가 상기 제어 신호 라인에 첫번째로 접속되고 제2 열의 상기 반도체 패키지들 중 어느 하나가 두번째로 접속된다.

Description

메모리 모듈 및 이를 갖는 솔리드 스테이트 디스크{MEMORY MODULE AND SOLID STATE DISK HAVING THE SAME}

본 발명은 메모리 모듈 및 이를 갖는 솔리드 스테이트 디스크에 관한 것으로, 보다 상세하게는, 고속 통신을 위한 복수 개의 메모리 장치들을 포함하는 메모리 모듈 및 이를 갖는 솔리드 스테이트 디스크에 관한 것이다.

솔리드 스테이트 디스크(SSD)와 같은 저장 장치에서 메모리 용량이 증가함에 따라 매핑 테이블(mapping table)/버퍼 메모리의 역할을 위한 DRAM 패키지들의 용량 및 크기 또한 증가할 수 있다. 상기 저장 장치 내에서의 공간적 한계로 인하여 SSD 컨트롤러와 DRAM 패키지 사이 그리고 인접하는 DRAM 패키지들 사이의 간격이 좁아져 DRAM 패키지들 사이에 반사 노이즈(reflection noise)가 증가하여 신호 무결성(Signal integrity, SI) 특성이 저하되는 문제점이 있다.

본 발명의 일 과제는 신호 전송 특성을 개선할 수 있는 반도체 패키지들의 배치 및 신호 연결 순서를 갖는 메모리 모듈을 제공하는 데 있다.

본 발명의 다른 과제는 상술한 메모리 모듈을 갖는 솔리드 스테이트 디스크를 제공하는 데 있다.

다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

상기 본 발명의 일 과제를 달성하기 위해 예시적인 실시예들에 따른 메모리 모듈은 제어 신호를 전송하기 위한 제어 신호 라인, 및 상기 제어 신호 라인에 순차적으로 각각 접속되고 제2 방향을 따라 적어도 2열로 배치되며 제1 방향을 따라 배열된 복수 개의 반도체 패키지들을 포함하는 패키지 컬럼들을 포함한다. 상기 제어 신호 라인을 따라 제1 열의 상기 반도체 패키지들 중 어느 하나가 상기 제어 신호 라인에 첫번째로 접속되고 제2 열의 상기 반도체 패키지들 중 어느 하나가 두번째로 접속된다.

예시적인 실시예들에 있어서, 인접하는 상기 제1 열과 상기 제2 열의 반도체 패키지들 사이의 신호 연결 거리는 상기 제1 열의 인접하는 반도체 패키지들 사이의 신호 연결 거리보다 클 수 있다.

예시적인 실시예들에 있어서, 상기 제2 열의 인접하는 반도체 패키지들 사이의 신호 연결 거리는 상기 제1 열의 인접하는 반도체 패키지들 사이의 신호 연결 거리와 동일할 수 있다.

예시적인 실시예들에 있어서, 상기 인접하는 반도체 패키지들 사이의 신호 연결 거리는 상기 제어 신호 라인에 각각 접속되는 상기 인접하는 반도체 패키지들의 접속 단자들 사이의 이격 거리일 수 있다.

예시적인 실시예들에 있어서, 상기 반도체 패키지들은 모듈 보드 상에 실장되고, 상기 제어 신호 라인의 적어도 일부는 상기 모듈 보드에 형성된 마이크로스트립 또는 스트립 라인을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 반도체 패키지들 및 상기 제어 신호 라인은 플라이-바이 토폴로지(fly-by topology)에 의해 배열될 수 있다.

예시적인 실시예들에 있어서, 상기 제어 신호는 상기 제어 신호 라인을 따라 상기 반도체 패키지들로 순차적으로 각각 인가될 수 있다.

예시적인 실시예들에 있어서, 상기 제어 신호는 커맨드/어드레스(CA) 신호 또는 클럭 신호(CLK)를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제어 신호 라인의 끝단에는 종단 저항이 연결될 수 있다.

예시적인 실시예들에 있어서, 상기 반도체 패키지들은 데이터 신호 라인들에 각각 접속되고, 상기 데이터 신호 라인을 통해 데이터 신호가 입출력될 수 있다.

예시적인 실시예들에 있어서, 상기 반도체 패키지는 적어도 하나의 DRAM 칩을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 세번째로 접속되거나 상기 제2 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 세번째로 접속될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 열과 상기 제2 열 사이 또는 제1 열과 제2 열 이후의 제3 열의 반도체 패키지들 중 어느 하나가 상기 제어 신호 라인에 세번째로 접속될 수 있다.

예시적인 실시예들에 있어서, 상기 메모리 모듈은 상기 반도체 패키지들 각각의 입출력 동작을 제어하기 위하여 상기 제어 신호를 출력하는 컨트롤러를 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 메모리 모듈은 채널을 통해 상기 컨트롤러에 연결되고 데이터를 저장하는 복수 개의 불휘발성 메모리 장치들을 더 포함하고, 상기 반도체 패키지들은 상기 불휘발성 메모리 장치들로부터 읽어낸 데이터를 임시로 저장하는 버퍼 역할을 수행할 수 있다.

상기 본 발명의 일 과제를 달성하기 위해 예시적인 실시예들에 따른 솔리드 스테이트 디스크는 데이터를 저장하는 복수 개의 불휘발성 메모리 장치들, 상기 불휘발성 메모리 장치들을 제어하는 컨트롤러, 및 상기 불휘발성 메모리 장치들로부터 읽어낸 데이터를 임시로 저장하고 상기 컨트롤러로부터 출력된 제어 신호를 전송하기 위한 제어 신호 라인 및 상기 제어 신호 라인에 순차적으로 각각 접속되고 제2 방향을 따라 적어도 2열로 배치되며 제1 방향을 따라 배열된 복수 개의 반도체 패키지들을 포함하는 패키지 컬럼들을 포함하는 버퍼 메모리 장치를 포함한다. 상기 제어 신호 라인을 따라 제1 열의 상기 반도체 패키지들 중 어느 하나가 상기 제어 신호 라인에 첫번째로 접속되고 제2 열의 상기 반도체 패키지들 중 어느 하나가 두번째로 접속된다.

이와 같이 구성된 발명에 따른 메모리 모듈은 제어 신호를 전송하기 위한 제어 신호 전송 라인 및 상기 제어 신호 전송 라인을 공유하며 적어도 2열로 배치되는 복수 개의 반도체 패키지들을 포함하고, 제1 열에 배치된 반도체 패키지가 상기 제어 신호 전송 라인에 첫번째로 접속될 때 제2 열에 배치된 반도체 패키지가 상기 제어 신호 전송 라인에 두번째로 접속되고, 상기 제어 신호 라인에 접속된 첫번째 반도체 패키지와 두번째 반도체 패키지 사이의 신호 연결 거리를 동일한 열에 인접한 반도체 패키지들 사이의 신호 연결 거리보다 더 크도록 배열할 수 있다.

이에 따라, 제어 신호가 인가되는 시점과 이전 주기에서 발생되는 반사파들이 첫번째 DRAM 패키지로 되돌아오는 시점을 서로 다르게 조절함으로써, 특정 주기에서 반사파가 중첩되는 타이밍을 회피할 수 있다. 그러므로, SSD의 대용량에 따라 버퍼 메모리 용량을 증가시키기 위해 제한된 공간 내에서 2열 이상으로 DRAM 패키지들을 배치시키면서도 신호 무결성(Signal Integrity, SI) 특성을 함께 개선시킬 수 있다. 또한, DRAM 고속(high speed) 환경에 적합한 플라이-바이 토폴로지로 구현된 DRAM 패키지들의 배치 및 간격 조절을 통해 SI 특성을 개선할 수 있다.

도 1은 예시적인 실시예들에 따른 솔리드 스테이트 디스크를 나타내는 블록도이다.
도 2는 도 1의 버퍼 메모리 장치를 나타내는 블록도이다.
도 3은 도 1의 버퍼 메모리 장치의 일부를 나타내는 단면도이다.
도 4는 도 1의 버퍼 메모리 장치에서의 신호 전송을 나타내는 블록도이다.
도 5는 도 1의 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다.
도 6은 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다.
도 7은 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다.
도 8은 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다.
도 9는 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다.
도 10은 예시적인 실시예들에 따른 전자 장치를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 예시적인 실시예들에 따른 솔리드 스테이트 디스크를 나타내는 블록도이다. 도 2는 도 1의 버퍼 메모리 장치를 나타내는 블록도이다. 도 3은 도 1의 버퍼 메모리 장치의 일부를 나타내는 단면도이다. 도 4는 도 1의 버퍼 메모리 장치에서의 신호 전송을 나타내는 블록도이다. 도 5는 도 1의 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다.

도 1 내지 도 5를 참조하면, 솔리드 스테이트 디스크(Solid State Disk, SSD)(100)는 SSD 컨트롤러(110), 복수 개의 불휘발성 메모리 장치들(120), 및 버퍼 메모리 장치(200)를 포함할 수 있다.

예시적인 실시예들에 있어서, SSD 컨트롤러(110), 불휘발성 메모리 장치들(120) 및 버퍼 메모리 장치(200)는 모듈 보드(102) 상에 직접 실장되어 메모리 모듈로서 제공될 수 있다. SSD(100)는 저장 매체로 플래시 메모리와 같은 불휘발성 메모리를 사용하며, 적어도 1TB의 대용량의 데이터를 저장할 수 있다.

SSD(100)는 PC, 노트북 등에서 사용되는 하드 디스크를 대체하기 위한 용도로 사용될 수 있다. 또한, SSD(100)는 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기 등에도 사용될 수 있다. SSD(100)는 호스트에 탈부착 가능한 형태로 제작 가능하며, 호스트에 부착되어 호스트의 저장 공간을 추가적으로 늘리기 위한 용도로 사용될 수 있다.

SSD 컨트롤러(110)는 호스트와 신호를 주고 받을 수 있다. 여기서, SSD 컨트롤러(110)와 호스트 사이에 주고 받는 신호는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. SSD 컨트롤러(110)는 호스트로부터 입력받은 신호를 분석하고 처리할 수 있다.

복수 개의 불휘발성 메모리 장치들(120)는 SSD(100)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치(120)는 낸드 플래시 메모리들(NAND Flash Memory)을 포함할 수 있다. 불휘발성 메모리 장치들(120)은 적어도 하나의 채널(CH)을 통해 SSD 컨트롤러(110)와 연결될 수 있다. SSD(100)는 저장 매체로 플래시 메모리를 대신하여 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리를 사용할 수 있다.

버퍼 메모리 장치(200)는 호스트로부터 전달받은 데이터를 임시로 저장하거나, 불휘발성 메모리 장치들(120)로부터 읽어낸 데이터를 임시로 저장하는 버퍼 영역으로 사용될 수 있다. 또한, 버퍼 메모리 장치(200)는 불휘발성 메모리 장치들(120)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는데 사용될 수 있다. 또한, 버퍼 메모리 장치(200)는 호스트로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장하는데 사용될 수 있다.

예를 들면, 버퍼 메모리 장치(200)는 복수 개의 DRAM 패키지들을 포함할 수 있다. 상기 DRAM 패키지는 패키지 기판 및 상기 패키지 기판 상에 실장된 적어도 하나의 DRAM 칩을 포함할 수 있다. SSD(100)는 DRAM을 SRAM 등의 휘발성 메모리로 대체하거나, 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리로 대체할 수 있다.

SSD(100)는 호스트와 연결하기 위한 패드(도면에 도시되지 않음)을 더 포함할 수 있다. SSD(100)는 상기 패드를 통하여 호스트에 탈착가능하도록 부착될 수 있다. 상기 패드는 SSD(100) 내부에 형성되거나 SSD(100) 외부에 커넥터 형태로 형성될 수도 있다. 한편, SSD(100)는 상기 패드없이 라우팅 공정을 통하여 호스트에 연결될 수도 있다.

SSD 컨트롤러(110)는 호스트 인터페이스를 통해 호스트와 신호를 주고 받을 수 있다. 상기 호스트 인터페이스는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 포함할 수 있다. 또한, 상기 호스트 인터페이스는 호스트가 SSD(100)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

불휘발성 메모리 장치들(120)은 제1 인터페이스를 통해 SSD 컨트롤러(110)와 연결되고, 버퍼 메모리 장치(200)는 제2 인터페이스를 통해 SSD 컨트롤러와 연결될 수 있다.

상기 제1 인터페이스를 통해 호스트로부터 입력받은 데이터 또는 버퍼 메모리 장치(200)로부터 전달된 데이터는 불휘발성 메모리 장치들(120)로 전달될 수 있다. 상기 제1 인터페이스를 통해 불휘발성 메모리 장치들(120)로부터 읽어낸 데이터는 상기 호스트 인터페이스를 경유하여 호스트로 전달하거나, 상기 제2 인터페이스를 경유하여 버퍼 메모리 장치(200)로 전달될 수 있다.

SSD 컨트롤러(110)의 중앙 처리 장치는 SSD 컨트롤러(110)의 전반적인 동작을 제어할 수 있다. 상기 중앙 처리 장치는 상기 제1 인터페이스 또는 상기 제2 인터페이스를 통해 복수 개의 상기 플래시 메모리들 및 상기 DRAM 패키지들을 제어할 수 있다.

예시적인 실시예들에 있어서, 버퍼 메모리 장치(200)는 모듈 보드(102) 상에 실장된 복수 개의 DRAM 패키지들을 포함할 수 있다. 상기 DRAM 패키지들의 개수는 SSD(100)의 용량에 따라 결정될 수 있다. SSD(100)의 용량이 증가함에 따라 버퍼 메모리 장치(200)의 메모리 용량도 비례하여 증가될 수 있다. 상기 DRAM 패키지는 패키지 기판 및 상기 패키지 기판 상에 실장된 적어도 하나의 DRAM 칩을 포함할 수 있다.

예를 들면, 8TB의 SSD(100)는 9GB의 버퍼 메모리 장치(200)가 필요할 수 있다. 이 경우에 있어서, 버퍼 메모리 장치(200)는 9개의 DRAM 패키지들을 포함할 수 있다. 상기 DRAM 패키지는 8Gb의 메모리 용량을 가질 수 있다. 상기 DRAM 패키지들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.

도 2에 도시된 바와 같이, 복수 개의 상기 DRAM 패키지들은 제1 방향(Y 방향)으로 배열된 적어도 2열의 패키지 컬럼들을 포함할 수 있다. 상기 DRAM 패키지들은 SSD(100) 내의 제한된 공간 내에서 2열 이상으로 배치될 수 있다. 제1 열의 패키지 컬럼은 상기 제1 방향과 직교하는 제2 방향(X방향)으로 배열된 5개의 DRAM 패키지들(211, 212, 213, 214, 215)을 포함하고, 제2 열의 패키지 컬럼은 상기 제2 방향과 평행한 방향으로 배열된 4개의 DRAM 패키지들(221, 222, 223, 224)을 포함할 수 있다.

버퍼 메모리 장치(200)는 상기 DRAM 패키지들이 플라이-바이 토폴로지(fly-by topology)로 구현되는 버스를 사용할 수 있다. 상기 DRAM 패키지들은 제어 신호 라인(300)에 순차적으로 각각 접속되고, 제어칩으로서의 SSD 컨트롤러(110)로부터 출력되는 제어 신호는 제어 신호 라인(300)을 따라 상기 DRAM 패키지들로 순차적으로 각각 인가될 수 있다. 상기 제어 신호는 커맨드/어드레스(CA) 신호 또는 클럭 신호(CLK)를 포함할 수 있다. 또한, 상기 DRAM 패키지들은 데이터 신호 라인들을 통해 SSD 컨트롤러(110)에 연결되고, 상기 데이터 신호 라인을 통해 데이터 신호(DQ 신호)가 입출력될 수 있다.

여기서, 버퍼 메모리 장치(200)는 오프칩 터미네이션 회로(On-Die Termination, ODT)로 구현될 수 있다. 상기 오프칩 터미네이션 회로에는 부품들(반도체 패키지들) 사이에서 버스를 통해 데이터를 송수신할 때 상기 버스의 임피던스를 정합하기 위해 버스 즉, 제어 신호 라인(300)의 끝단에 종단 저항(R)이 접속될 수 있다. 전압 종단 단자(voltage termination terminal, VTT)에 인접한 종단 저항(R)은 모듈 보드(102) 상에 실장될 수 있다.

상기 DRAM패키지들 각각은 제어 신호 라인(300)에 순차적으로 접속되고, 제어 신호 라인(300)을 통하여 전송되는 상기 제어 신호에 응답하여 동시에 액세스 동작, 즉, 기입동작 및 독출동작을 수행할 수 있다.

도 3 및 도 4에 도시된 바와 같이, 모듈 보드(102)는 파워/그라운드(power/GND) 층과 같은 복수의 층들을 갖는 다층 회로 보드일 수 있다. 또한, 제어 신호 라인(300)의 적어도 일부는 모듈 보드(102)의 표면 또는 내부에 형성된 마이크로스트립 또는 스트립 라인을 포함할 수 있다. 상기 DRAM 패키지들은 상기 패키지 기판의 하부면에 형성된 접속 단자들 상의 복수 개의 솔더 볼들(P)과 같은 신호 연결 부재들을 통해 모듈 보드(102) 상에 실장될 수 있다.

상기 스트립 라인에 각각 연결된 상기 제1 열의 인접한 DRAM패키지들의 접속 단자들 사이의 신호 연결 거리는 제1 거리(S1)로 설정될 수 있다. 상기 스트립 라인에 각각 연결된 상기 제1 열과 상기 제2 열의 인접한 DRAM 패키지들의 접속 단자들 사이의 신호 연결 거리는 제2 거리(S2)로 설정될 수 있다. 제2 거리(S2)는 제1 거리(S1)보다 클 수 있다. 예를 들면, 제1 거리(S1)와 제2 거리(S2)는 다음 식(1)을 만족하도록 설정될 수 있다.

----- 식 (1)

또한, 상기 스트립 라인에 각각 연결된 상기 제2 열의 인접한 DRAM패키지들의 접속 단자들 사이의 신호 연결 거리는 제1 거리(S1)와 실질적으로 동일하게 설정될 수 있다. 후술하는 바와 같이, 반사 노이즈를 감소시키기 위하여 동일한 열에 배열된 DRAM 패키지들 사이의 신호 연결 거리보다 서로 다른 열에 배열된 DRAM 패키지들 사이의 신호 연결 거리가 더 크도록 설정될 수 있다.

예시적인 실시예들에 있어서, 제어 신호 라인(300)을 공유하는 상기 제1 열 및 상기 제2 열의 DRAM 패키지들 중에서, SSD 컨트롤러(110)로부터 제어 신호 라인(300)에 접속되는 첫번째 DRAM 패키지가 상기 제1 열의 DRAM 패키지들 중에서 어느 하나일 때, 제어 신호 라인(300)에 접속되는 두번째 DRAM 패키지는 상기 제1 열이 아닌 상기 제2 열의 DRAM 패키지들 중에서 어느 하나가 되도록 신호 연결 순서를 결정할 수 있다. 즉, 제어 신호 라인(300)을 따라 상기 제1 열의 DRAM 패키지들(211, 212, 213, 214, 215) 중 어느 하나가 제어 신호 라인(300)에 첫번째로 접속되고 제2 열의 상기 반도체 패키지들(221, 222, 223, 224) 중 어느 하나가 두번째로 접속될 수 있다. 또한, 상기 제2 열의 DRAM 패키지들 중 다른 하나가 제어 신호 라인(300)에 세번째로 접속될 수 있다.

도 5에 도시된 바와 같이, 제어 신호 라인(300)에 접속되는 첫번째 DRAM 패키지는 제1 열의 첫번째 DRAM 패키지(211)이고, 제어 신호 라인(300)에 접속되는 두번째 DRAM 패키지는 제2 열의 첫번째 DRAM 패키지(221)일 수 있다. 상기 제어 신호가 제1 열의 첫번째 DRAM 패키지(211)를 통과한 후에 제2 열의 첫번째 내지 네번째 DRAM 패키지들(221, 222, 223, 224)를 통과하고, 그 후에 다시 제1 열의 다섯번째 내지 두번째 패키지들(215, 214, 213, 212)을 통과하도록 신호 연결 순서를 결정할 수 있다.

이때, 상기 제어 신호가 복수 개의 반도체 패키지들 각각으로 인가될 때, 제어 신호 라인(300)과 제어 신호 라인(300)에 접속된 다른 부품(반도체 패키지)간에 임피던스 값의 차이로 인해 제어 신호 라인(300)과 상기 반도체 패키지가 접속되는 경계 부분에서 신호 반사(reflection)가 일어날 수 있다. 이로 인해 발생되는 반사파는 원래의 파(즉, 상기 제어 신호)의 반대 방향으로 진행되어 제어 신호 라인(300) 상에서 노이즈로 작용할 수 있다. 일반적으로, 상기 반사파에 의한 노이즈는 상기 제어 신호 전송 라인의 앞단 즉, 제어 신호 전송 라인(300)에 접속된 첫번째 반도체 패키지의 접속 경계 부분에서 가장 크게 나타날 수 있다.

SSD 컨트롤러(110)로부터 출력된 제어 신호가 제1 열의 DRAM 패키지들을 통과한 후에 제2 열의 DRAM 패키지들을 통과할 경우, 첫번째 DRAM 패키지가 접속된 제어 신호 라인(300)의 접속 경계 부분에서 이전 주기(period)에서 두번째 DRAM 패키지 등에서 발생된 반사파들이 서로 중첩되어 eye 파형이 나빠질 수 있다.

예시적인 실시예들에 있어서, 제어 신호 라인(300)에 접속된 첫번째 열 DRAM 패키지와 두번째 열 DRAM 패키지 사이의 신호 연결 거리를 동일한 열에 인접한 DRAM 패키지들 사이의 신호 연결 거리보다 더 크도록 배열할 수 있다. 이에 따라, 제어 신호가 인가되는 시점과 이전 주기에서 발생되는 반사파들이 첫번째 DRAM 패키지로 되돌아오는 시점을 서로 다르게 조절함으로써, 특정 주기에서 반사파가 중첩되는 타이밍을 회피할 수 있다. 그러므로, SSD의 대용량에 따라 버퍼 메모리 용량을 증가시키기 위해 제한된 공간 내에서 2열 이상으로 DRAM 패키지들을 배치시키면서도 신호 무결성(Signal Integrity, SI) 특성을 함께 개선시킬 수 있다. 또한, DRAM 고속(high speed) 환경에 적합한 플라이-바이 토폴로지로 구현된 DRAM 패키지들의 배치 및 간격 조절을 통해 SI 특성을 개선할 수 있다.

도 6은 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다. 상기 버퍼 메모리 장치는 DRAM 패키지들의 신호 연결 순서를 제외하고는 도 1 내지 도 5를 참조로 설명한 버퍼 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성요소들에 대해서는 동일한 참조부호로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.

도 6을 참조하면, 버퍼 메모리 장치는 모듈 보드에 형성되며 제어 신호를 전송하기 위한 제어 신호 라인(300) 및 상기 모듈 보드 상에 실장되며 제어 신호 라인(300)을 공유하는 복수 개의 DRAM 패키지들을 포함할 수 있다.

복수 개의 상기 DRAM 패키지들은 상기 모듈 보드 상에서 제1 방향으로 배열된 적어도 2열의 패키지 컬럼들을 포함할 수 있다. 제1 열의 패키지 컬럼은 상기 제1 방향과 직교하는 제2 방향으로 배열된 5개의 DRAM 패키지들(211, 212, 213, 214, 215)을 포함하고, 제2 열의 패키지 컬럼은 상기 제2 방향으로 배열된 4개의 DRAM 패키지들(221, 222, 223, 224)을 포함할 수 있다.

제어 신호 라인(300)을 따라 제1 열의 DRAM 패키지들(211, 212, 213, 214, 215) 중 어느 하나가 제어 신호 라인(300)에 첫번째로 접속되고 제2 열의 DRAM 패키지들(221, 222, 223, 224) 중 어느 하나가 두번째로 접속되고, 상기 제1 열의 DRAM 패키지들 중 다른 하나가 제어 신호 라인(300)에 세번째로 접속될 수 있다.

구체적으로, 제어 신호 라인(300)에 접속되는 첫번째 DRAM 패키지는 제1 열의 첫번째 DRAM 패키지(211)이고, 제어 신호 라인(300)에 접속되는 두번째 DRAM 패키지는 제2 열의 첫번째 DRAM 패키지(221)이고, 제어 신호 라인(300)에 접속되는 세번째 DRAM 패키지는 제1 열의 두번째 DRAM 패키지(212)일 수 있다. 상기 제어 신호가 제1 열의 첫번째 DRAM 패키지(211)를 통과한 후에 제2 열의 첫번째 DRAM 패키지(221)을 통과하고, 그 후에 다시 제1 열의 두번째 내지 다섯번째 DRAM 패키지들(212, 213, 214, 215)를 통과한 후에 제2 열의 네번째 내지 두번째 DRAM 패키지들(224, 223, 222)를 통과하도록 신호 연결 순서를 결정할 수 있다.

제어 신호 라인(300)에 각각 연결된 상기 제1 열의 인접한 DRAM패키지들의 접속 단자들 사이의 신호 연결 거리는 제1 거리(S1)로 설정될 수 있다. 제어 신호 라인(300)에 각각 연결된 상기 제1 열과 상기 제2 열의 인접한 DRAM 패키지들의 접속 단자들 사이의 신호 연결 거리는 제2 거리(S2)로 설정될 수 있다. 제2 거리(S2)는 제1 거리(S1)보다 클 수 있다. 또한, 제어 신호 라인(300)에 각각 연결된 상기 제2 열의 인접한 DRAM패키지들의 접속 단자들 사이의 신호 연결 거리는 제1 거리(S1)와 실질적으로 동일하게 설정될 수 있다.

예시적인 실시예들에 있어서, 제어 신호 라인(300)에 접속된 첫번째 DRAM 패키지(211)와 두번째 DRAM 패키지(221) 사이의 신호 연결 거리를 동일한 열에 인접한 DRAM 패키지들 사이의 신호 연결 거리보다 더 크도록 배열할 수 있다. 또한, 제어 신호 라인(300)에 접속된 첫번째 DRAM 패키지(211)와 두번째 DRAM 패키지(221) 사이의 신호 연결 거리가 두번째 DRAM 패키지(221)와 세번째 DRAM 패키지(212) 사이의 신호 연결 거리와 서로 다르도록 배열할 수 있다. 예를 들면, 제어 신호 라인(300)에 접속된 첫번째 DRAM 패키지(211)와 두번째 DRAM 패키지(221) 사이의 신호 연결 거리를 두번째 DRAM 패키지(221)와 세번째 DRAM 패키지(212) 사이의 신호 연결 거리보다 더 작도록 배열할 수 있다.

이에 따라, 제어 신호가 인가되는 시점과 이전 주기에서 발생되는 반사파들이 첫번째 DRAM 패키지로 되돌아오는 시점을 서로 다르게 조절함으로써, 반사파들이 특정 주기에서 중첩되지 않고 비규칙적으로 중첩됨에 따라 신호 왜곡을 감소시킬 수 있다.

도 7은 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다. 상기 버퍼 메모리 장치는 DRAM 패키지들의 신호 연결 순서를 제외하고는 도 6을 참조로 설명한 버퍼 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성요소들에 대해서는 동일한 참조부호로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.

도 7을 참조하면, 복수 개의 상기 DRAM 패키지들은 모듈 보드 상에서 제1 방향으로 배열된 적어도 2열의 패키지 컬럼들을 포함할 수 있다. 제1 열의 패키지 컬럼은 상기 제1 방향과 직교하는 제2 방향으로 배열된 5개의 DRAM 패키지들(211, 212, 213, 214, 215)을 포함하고, 제2 열의 패키지 컬럼은 상기 제2 방향으로 배열된 4개의 DRAM 패키지들(221, 222, 223, 224)을 포함할 수 있다.

제어 신호 라인(300)을 따라 상기 제1 열의 DRAM 패키지들(211, 212, 213, 214, 215) 중 어느 하나가 제어 신호 라인(300)에 첫번째로 접속되고, 제2 열의 DRAM 패키지들(221, 222, 223, 224) 중 어느 하나가 두번째로 접속되고, 제1 열의 DRAM 패키지들 중 다른 하나가 제어 신호 라인(300)에 세번째로 접속되고, 제2 열의 DRAM 패키지들 중 다른 하나가 제어 신호 라인(300)에 네번째로 접속될 수 있다.

구체적으로, 제어 신호 라인(300)에 접속되는 첫번째 DRAM 패키지는 제1 열의 첫번째 DRAM 패키지(211)이고, 제어 신호 라인(300)에 접속되는 두번째 DRAM 패키지는 제2 열의 첫번째 DRAM 패키지(221)일 수 있다. 상기 제어 신호가 제1 열의 첫번째 DRAM 패키지(211)를 통과한 후에 제2 열의 첫번째 DRAM 패키지(221)을 통과하고, 그 후에 다시 제1 열과 제2 열을 번갈아 전달될 수 있다.

도 8은 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다. 상기 버퍼 메모리 장치는 DRAM 패키지들의 배치 및 신호 연결 순서를 제외하고는 도 1 내지 도 5를 참조로 설명한 버퍼 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성요소들에 대해서는 동일한 참조부호로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.

도 8을 참조하면, 버퍼 메모리 장치는 모듈 보드에 형성되며 제어 신호를 전송하기 위한 제어 신호 라인(300) 및 상기 모듈 보드 상에 실장되며 제어 신호 라인(300)을 공유하는 복수 개의 DRAM 패키지들을 포함할 수 있다.

복수 개의 상기 DRAM 패키지들은 상기 모듈 보드 상에서 제1 방향으로 배열된 3열의 패키지 컬럼들을 포함할 수 있다. 제1 열의 패키지 컬럼은 상기 제1 방향과 직교하는 제2 방향으로 배열된 3개의 DRAM 패키지들(211, 212, 213)을 포함하고, 제2 열의 패키지 컬럼은 상기 제2 방향으로 배열된 3개의 DRAM 패키지들(221, 222, 223)을 포함하고, 제3 열의 패키지 컬럼은 상기 제2 방향으로 배열된 3개의 DRAM 패키지들(231, 232, 233)을 포함할 수 있다.

제어 신호 라인(300)을 따라 제1 열의 DRAM 패키지들(211, 212, 213) 중 어느 하나가 제어 신호 라인(300)에 첫번째로 접속되고 제2 열의 DRAM 패키지들(221, 222, 223) 중 어느 하나가 두번째로 접속되고 제3 열의 DRAM 패키지들(231, 232, 233) 중 어느 하나가 세번째로 접속될 수 있다.

구체적으로, 제어 신호 라인(300)에 접속되는 첫번째 DRAM 패키지는 제1 열의 첫번째 DRAM 패키지(211)이고, 제어 신호 라인(300)에 접속되는 두번째 DRAM 패키지는 제2 열의 첫번째 DRAM 패키지(221)이고, 제어 신호 라인(300)에 접속되는 세번째 DRAM 패키지는 제3 열의 첫번째 DRAM 패키지(231)일 수 있다. 상기 제어 신호가 제1 열의 첫번째 DRAM 패키지(211), 제2 열의 첫번째 DRAM 패키지(221) 및 제3 열의 첫번째 DRAM 패키지(231)를 통과한 후에, 제3 열, 제2 열 및 제1 열의 DRAM 패키지들을 통과하도록 신호 연결 순서를 설정할 수 있다.

제어 신호 라인(300)에 각각 연결된 동일한 열의 인접한 DRAM패키지들의 접속 단자들 사이의 신호 연결 거리는 제1 거리(S1)로 설정될 수 있다. 제어 신호 라인(300)에 각각 연결된 서로 다른 열들의 인접한 DRAM 패키지들의 접속 단자들 사이의 신호 연결 거리는 제2 거리(S2)로 설정될 수 있다. 제2 거리(S2)는 제1 거리(S1)보다 클 수 있다.

도 9는 예시적인 실시예들에 따른 버퍼 메모리 장치의 신호 연결 구성을 나타내는 도면이다. 상기 버퍼 메모리 장치는 DRAM 패키지들의 신호 연결 순서를 제외하고는 도 8을 참조로 설명한 버퍼 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성요소들에 대해서는 동일한 참조부호로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.

도 9를 참조하면, 복수 개의 DRAM 패키지들은 모듈 보드 상에서 제1 방향으로 배열된 3열의 패키지 컬럼들을 포함할 수 있다. 제1 열의 패키지 컬럼은 상기 제1 방향과 직교하는 제2 방향으로 배열된 3개의 DRAM 패키지들(211, 212, 213)을 포함하고, 제2 열의 패키지 컬럼은 상기 제2 방향으로 배열된 3개의 DRAM 패키지들(221, 222, 223)을 포함하고, 제3 열의 패키지 컬럼은 상기 제2 방향으로 배열된 3개의 DRAM 패키지들(231, 232, 233)을 포함할 수 있다.

제어 신호 라인(300)을 따라 제1 열의 DRAM 패키지들(211, 212, 213) 중 어느 하나가 제어 신호 라인(300)에 첫번째로 접속되고 제3 열의 DRAM 패키지들(231, 232, 233) 중 어느 하나가 두번째로 접속되고 제3 열의 DRAM 패키지들(221, 222, 223) 중 어느 하나가 세번째로 접속될 수 있다.

구체적으로, 제어 신호 라인(300)에 접속되는 첫번째 DRAM 패키지는 제1 열의 첫번째 DRAM 패키지(211)이고, 제어 신호 라인(300)에 접속되는 두번째 DRAM 패키지는 제3 열의 첫번째 DRAM 패키지(231)이고, 제어 신호 라인(300)에 접속되는 세번째 DRAM 패키지는 제2 열의 첫번째 DRAM 패키지(221)일 수 있다. 상기 제어 신호가 제1 열의 첫번째 DRAM 패키지(211), 제3 열의 첫번째 DRAM 패키지(231) 및 제2 열의 첫번째 DRAM 패키지(221)를 통과한 후에, 제2 열, 제3 열 및 제1 열의 DRAM 패키지들을 통과하도록 신호 연결 순서를 설정할 수 있다.

제어 신호 라인(300)에 접속된 첫번째 DRAM 패키지(211)와 두번째 DRAM 패키지(231) 사이의 신호 연결 거리(2·S2)는 두번째 DRAM 패키지(231)와 세번째 DRAM 패키지(221) 사이의 신호 연결 거리(S2)보다 더 크고, 두번째 DRAM 패키지(231)와 세번째 DRAM 패키지(221) 사이의 신호 연결 거리(S2)는 세번째 DRAM 패키지(221)와 네번째 DRAM 패키지(222) 사이의 신호 연결 거리(S1)보다 더 크도록 배열할 수 있다.

도 10은 예시적인 실시예들에 따른 전자 장치를 나타내는 블록도이다.

도 10을 참조하면, 전자 장치(1000)는 메모리 시스템(1100), 전원 장치(1200), 보조 전원 장치(1250), 중앙처리장치(CPU)(1300), 디램(DRAM)(1400), 및 사용자 인터페이스(1500)를 포함할 수 있다. 메모리 시스템(1100)은 플래시 메모리(1110) 및 메모리 컨트롤러(1120)를 포함한다. 메모리 시스템(1100)은 전자 장치(1000)에 내장될 수 있다. 메모리 시스템(1100)은 앞서 설명된 SSD와 동일한 방법으로 구현될 수 있다. 전자 장치(1000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 솔리드 스테이트 디스크 102: 모듈 보드
110: SSD 컨트롤러 120: 불휘발성 메모리 장치
200: 버퍼 메모리 장치 300: 제어 신호 라인

Claims

제어 신호를 제공하기 위한 제어 신호 라인; 및
상기 제어 신호 라인에 순차적으로 각각 접속되고, 제2 방향을 따라 적어도 2열로 배치되며 제1 방향을 따라 배열된 적어도 N개(여기서, N은 3 이상의 자연수)의 반도체 패키지들을 포함하는 패키지 컬럼들을 포함하고,
상기 제어 신호 라인을 따라 제1 열의 상기 반도체 패키지들 중 어느 하나가 상기 제어 신호 라인에 첫번째로 접속되고 제2 열의 상기 반도체 패키지들 중 어느 하나가 두번째로 접속되고,
상기 제1 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 세번째로 접속되고 상기 제2 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 네번째 또는 네번째 이후의 M번째(여기서, M은 5 이상의 자연수)로 접속되거나, 상기 제2 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 세번째로 접속되고 상기 제1 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 네번째 또는 네번째 이후의 M번째로 접속되고,
상기 제어 신호 라인에 각각 연결된 상기 제1 열과 상기 제2 열의 인접한 반도체 패키지들의 접속 단자들 사이의 신호 연결 거리는 상기 제어 신호 라인에 각각 연결된 상기 제1 열의 인접한 반도체 패키지들의 접속 단자들 사이의 신호 연결 거리보다 큰 메모리 모듈.
삭제
제 1 항에 있어서, 상기 제2 열의 인접하는 반도체 패키지들 사이의 신호 연결 거리는 상기 제1 열의 인접하는 반도체 패키지들 사이의 신호 연결 거리와 동일한 메모리 모듈.
제 1 항에 있어서, 상기 반도체 패키지들은 모듈 보드 상에 실장되고, 상기 제어 신호 라인의 적어도 일부는 상기 모듈 보드에 형성된 마이크로스트립 또는 스트립 라인을 포함하는 메모리 모듈.
제 1 항에 있어서, 상기 반도체 패키지들 및 상기 제어 신호 라인은 플라이-바이 토폴로지(fly-by topology)에 의해 배열되는 메모리 모듈.
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삭제
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삭제
삭제
제 1 항에 있어서,
상기 반도체 패키지들 각각의 입출력 동작을 제어하기 위하여 상기 제어 신호를 출력하는 컨트롤러; 및
채널을 통해 상기 컨트롤러에 연결되고 데이터를 저장하는 복수 개의 불휘발성 메모리 장치들을 더 포함하고,
상기 반도체 패키지들은 상기 불휘발성 메모리 장치들로부터 읽어낸 데이터를 임시로 저장하는 버퍼 역할을 수행하는 메모리 모듈.
데이터를 저장하는 복수 개의 불휘발성 메모리 장치들;
상기 불휘발성 메모리 장치들을 제어하는 컨트롤러; 및
상기 불휘발성 메모리 장치들로부터 읽어낸 데이터를 임시로 저장하고, 상기 컨트롤러로부터 출력된 제어 신호를 제공하기 위한 제어 신호 라인 및 상기 제어 신호 라인에 순차적으로 각각 접속되고 제2 방향을 따라 적어도 2열로 배치되며 제1 방향을 따라 배열된 적어도 N개(여기서, N은 3 이상의 자연수)의 반도체 패키지들을 포함하는 패키지 컬럼들을 포함하는 버퍼 메모리 장치를 포함하고,
상기 제어 신호 라인을 따라 제1 열의 상기 반도체 패키지들 중 어느 하나가 상기 제어 신호 라인에 첫번째로 접속되고 제2 열의 상기 반도체 패키지들 중 어느 하나가 두번째로 접속되고,
상기 제1 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 세번째로 접속되고 상기 제2 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 네번째 또는 네번째 이후의 M번째(여기서, M은 5 이상의 자연수)로 접속되거나, 상기 제2 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 세번째로 접속되고 상기 제1 열의 상기 반도체 패키지들 중 다른 하나가 상기 제어 신호 라인에 네번째 또는 네번째 이후의 M번째로 접속되고,
상기 제어 신호 라인에 각각 연결된 상기 제1 열과 상기 제2 열의 인접한 반도체 패키지들의 접속 단자들 사이의 신호 연결 거리는 상기 제어 신호 라인에 각각 연결된 상기 제1 열의 인접한 반도체 패키지들의 접속 단자들 사이의 신호 연결 거리보다 큰 솔리드 스테이트 디스크.
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