TWI597728B - 指派半導體晶粒以致能高堆疊能力之技術 - Google Patents

Description

指派半導體晶粒以致能高堆疊能力之技術

本發明係有關於指派半導體晶粒以致能高堆疊能力之技術。

發明背景

諸如NAND快閃模組的非依電性記憶體裝置出現具有標準連接器及連接器插腳的各種標準形狀因子。當為NAND快閃模組提供愈來愈多的儲存時，設計者已考慮堆疊NAND單元以在不增加所得記憶體陣列之覆蓋區的情況下允許較大儲存容量。此類較大大小之記憶體陣列含有形成於給定靶標或卷(volume)內之晶粒上的增加數目之NAND結構。在記憶體陣列中之增加數目之晶粒的情況下，每一晶粒經由襯墊接合映射至卷或靶標，此導致需要在晶粒級上增添更多襯墊且在封裝級上增添更多插腳以便提高堆疊平行性。在此類佈置的情況下，卷可耦接在一起，但沒有辦法跨於多個卷指派個別晶粒，且僅能夠在靶標級上執行初始化。

依據本發明之一實施例，係特地提出一種記憶體 陣列，其包含：二或多個卷，該等卷分別包含二或多個晶粒；其中該等卷係以一菊鍊組態所連接，使得一第一卷之一輸出被耦接至一下一卷之一輸入；且其中該等晶粒係以一菊鍊組態所連接，使得一第一晶粒之一輸出被耦接至該卷內的一下一晶粒之一輸入。

100‧‧‧電子裝置/電子系統

110‧‧‧記憶體裝置

112‧‧‧處理器

114‧‧‧匯流排

116‧‧‧記憶體陣列

118‧‧‧主機介面

120‧‧‧控制邏輯

122‧‧‧位址電路

124‧‧‧輸入/輸出(I/O)電路

126‧‧‧寫入緩衝器

128‧‧‧讀取緩衝器

210‧‧‧第一靶標/靶標

214‧‧‧第二靶標

216‧‧‧第三靶標

218‧‧‧第四靶標

220‧‧‧第一晶粒

222‧‧‧第二晶粒

224‧‧‧第三晶粒

226‧‧‧第四晶粒

228‧‧‧資料及控制線

230‧‧‧輸入

232‧‧‧輸出

400‧‧‧方法

410~416‧‧‧方塊

在說明書之結束部分中尤其指出且清楚地請求所所請求標的。然而，當與伴隨圖式一起閱讀時，可參考以下詳細描述理解此標的，在伴隨圖式中：圖1為根據一或多個實施例之電子系統的方塊圖，該電子系統包含記憶體陣列，該記憶體陣列包括堆疊晶粒；圖2為根據一或多個實施例之圖1之記憶體陣列的圖解，該圖解例示半導體晶粒與卷相結合而佈置於菊鍊組態中；圖3為根據一或多個實施例之圖2之卷中之一者的圖解，該圖解展示控制及資料線；以及圖4為根據一或多個實施例之用以指派半導體晶粒之方法的流程圖。

將暸解，出於例示之簡單性及/或清晰性，諸圖中所例示之元件不必按比例描繪。例如，一些元件之尺寸可出於清晰性而相對於其他元件誇示。此外，在認為適當的情況下，已在諸圖間重複參考標號來指示對應及/或類似元件。

較佳實施例之詳細說明

在以下詳細描述中，闡述許多特定細節以便提供所請求標的之徹底理解。然而，熟習此項技術者將理解，所請求標的可在無此等特定細節之情況下實踐。在其他情況下，熟知的方法、程序、組件及/或電路並未詳細描述。

在以下描述及/或申請專利範圍中，可使用「耦接」及「連接」等詞以及其衍生詞。在特定實施例中，「連接」可用來指示兩個或兩個以上元件處於彼此直接實體接觸及/或電氣接觸狀態中。「耦接」可意味，兩個或兩個以上元件處於直接實體接觸及/或電氣接觸狀態中。然而，「耦接」亦可意味兩個或兩個以上元件可能並未處於彼此直接接觸狀態中，但可仍彼此協作或互相作用。例如，「耦接」可意味兩個或兩個以上元件並未彼此接觸，但經由另一元件或中間元件間接地結合在一起。最後，在以下描述及申請專利範圍中可使用「在......上」、「上覆」及「在......上方」等詞。「在......上」、「上覆」及「在......上方」可用來指示兩個或兩個以上元件處於彼此直接實體接觸狀態中。然而，「在......上方」亦可意味兩個或兩個以上元件並未處於互相直接接觸狀態中。例如，「在......上方」可意味一元件處於另一元件以上但並不彼此接觸，且可具有介於兩個元件之間的另一元件或數個元件。此外，「及/或」一詞可意味「及」，其可意味「或」，其可意味「異或」，其可意味「一」，其可意味「一些而非所有」，其可意味「兩者都不」，且/或其可意味「兩者都」，但是所請求標的之範疇在此方 面不受限制。在以下描述及/或申請專利範圍中，「包含」及「包括」等詞以及其衍生詞可經使用且意欲作為彼此之同義詞。

現參考圖1，將論述根據一或多個實施例之電子系統的方塊圖，該電子系統包含記憶體陣列，該記憶體陣列包括堆疊晶粒。如圖1中所示，電子裝置100可包括處理器112，該處理器耦接至匯流排114以耦接至記憶體裝置110，該記憶體裝置具有記憶體陣列116，該記憶體陣列包括堆疊半導體晶粒以形成記憶體陣列116。不同於所示實施例的電子系統100之各種實施例係可能的，包括使用單個處理器112來控制多個記憶體裝置110以提供更多儲存空間，使用連接至記憶體裝置110的多個處理器112，及包括各種其他功能性的系統。

在一或多個實施例中，處理器112可經由主機介面118耦接至具有控制線及資料線的記憶體裝置110。在一些實施例中，資料及控制可利用相同線，且所請求標的之範疇在此方面不受限制。處理器112可為外部微處理器、微控制器或一些其他類型之外部控制電路。在一些實施例中，處理器112可整合於與記憶體裝置110相同的封裝中或整合於與記憶體裝置110相同的晶粒上。在一些實施例中，處理器112可與控制邏輯120整合在一起，從而允許相同電路中之一些用於兩者功能。處理器112可具有用於程式儲存及/或中間資料之外部記憶體，諸如RAM及/或ROM，且/或處理器112可具有內部RAM或ROM。在一些實施例中，處 理器112可將記憶體裝置110用於程式儲存及/或資料儲存。在處理器112上運行的程式可實行各種功能，該等各種功能包括但不限於標準檔案系統、快閃檔案系統、寫入調平、壞單元或壞塊映射、網路通訊堆疊及/或誤差管理，且所請求標的之範疇在此等方面不受限制。

在一些實施例中，處理器112可通訊至外部裝置，處理器112可自該等外部裝置接收寫入命令及寫入資料且將寫入資料儲存於記憶體裝置110中。處理器112亦可自外部裝置接收讀取命令，自記憶體裝置110擷取讀取資料，且將讀取資料發送至外部裝置。在電子系統100包含儲存系統的一實施例中，可經由電子裝置100為外部裝置提供非依電性儲存器。電子裝置100可為固態驅動機(SSD)、通用串列匯流排(USB)拇指驅動機(thumb drive)或任何其他類型之儲存系統。在一些實施例中，處理器112可使用標準或專屬通訊協定連接至電腦或其他智慧型裝置，諸如蜂巢式電話、智慧電話、平板電腦、數位攝影機等。外部連接可相容的電腦通訊協定之實例包括但不限於以下協定之任何版本：通用串列匯流排(USB)、序列先進技術附接(SATA)、小型電腦系統互連(SCSI)、光纖波道、平行先進技術附接(PATA)、整合驅動電子學(IDE)、乙太網路、IEEE-1394、保全數位卡介面(SD卡)、緊密快閃介面、記憶條介面、周邊組件互連(PCI)或高速PCI。此等僅為可由電子裝置100利用的通訊協定之示例性類型，且所請求標的之範疇在此等方面不受限制。

在一或多個實施例中，電子系統100可包含計算系統或資訊處置系統，諸如行動電話、平板電腦、筆記型電腦、機上盒(set-top box)或一些其他類型之計算系統，外部連接402可為網路連接，諸如但不限於以下協定之任何版本：電機電子工程師學會(IEEE)802.3、IEEE 802.11、纜上資料服務介面規格(DOCSIS)、數位電視標準諸如數位視訊廣播(DVB)--陸地DVB電纜及先進電視委員會標準(ATSC)，及諸如全球行動通訊系統(GSM)的行動電話通訊協定、基於碼分多址(CDMA)的協定諸如CDMA2000、長期演進(LTE)或第三代合夥專案(3GPP)。此等僅為可由電子裝置100利用的通訊協定及/或標準之示例性類型，且所請求標的之範疇在此等方面不受限制。

在一或多個實施例中，記憶體裝置110包括記憶體陣列116，該記憶體陣列包含半導體晶粒之陣列，該等半導體晶粒具有儲存於該等半導體晶粒中且堆疊在如以下圖2及圖3中所示及關於圖2及圖3所描述的佈置中的記憶體電路。位址電路122可經提供至經由輸入/輸出(I/O)電路124提供的閂位址信號。位址信號可由位址電路122及控制邏輯120之組合接收且解碼。在一或多個實施例中，位址輸入連接之數目可取決於記憶體陣列116之密度及/或架構，其中位址之數目隨增加的記憶單元計數及增加的記憶體組及塊計數而增加。

記憶體裝置110可藉由使用感測放大器電路感測記憶體陣列行中之電壓或電流變化來讀取記憶體陣列116 中之資料。感測放大器電路在一實施例中可經耦接以自記憶體陣列116讀取資料之列且閂鎖該資料之列，且與讀取緩衝器128通訊，該讀取緩衝器可保存自記憶體陣列116讀取的資料，直至資料可經由資料線發出為止。寫入緩衝器126可在一些實施例中利用來積累資料，直至可執行寫入且資料可通訊至記憶體陣列116為止。I/O電路124經由記憶體裝置116之I/O插腳路由資料。在一些實施例中，寫入緩衝器126及/或讀取緩衝器128可包括於記憶體陣列116上。

在一或多個實施例中，控制邏輯120可解碼自處理器112提供於控制線上的命令。此等命令用來控制記憶體陣列116上之操作，包括資料讀取、資料寫入(程式)及/或抹除操作。控制邏輯120可包含狀態機、定序器、處理器或一些其他類型之控制邏輯，以產生控制記憶體陣列116必要的電壓波形。控制邏輯120與記憶體裝置110中之其他塊通訊，但未展示該等連接。控制邏輯120可具有與記憶體裝置110之其他塊的許多互連，以便控制該等其他塊之個別功能。記憶體陣列116之記憶體電路可佈置於堆疊組態中且在如以下在圖2中所示且關於圖2所描述的有益於堆疊的佈置中連接在一起。

現參考圖2，將論述根據一或多個實施例之圖1之記憶體陣列的圖解，該圖解例示半導體晶粒與卷相結合而佈置於菊鍊組態中。如圖2中所示，圖1之記憶體裝置110之記憶體陣列116可包含一組靶標或卷，諸如第一靶標(靶標0)210、第二靶標(靶標1)214、第三靶標(靶標2)216及第四 靶標(靶標3)218。半導體晶粒之陣列可含於個別靶標中每一者內，例如，四個晶粒亦即第一晶粒(晶粒0)220、第二晶粒(晶粒1)222、第三晶粒(晶粒2)224及第四晶粒(晶粒3)226之陣列。個別靶標具有資料及控制線228以耦接至給定靶標內的個別晶粒。以下在圖3中展示且關於圖3描述資料及控制線228之進一步細節。

在一或多個實施例中，靶標及靶標內之晶粒佈置於如所示之菊鍊組態中，其中靶標中每一者連接於菊鍊中，使得一靶標之輸出232耦接至下一靶標之輸入230。同樣地，靶標內之晶粒中每一者連接於菊鍊中，使得一晶粒之輸出(OUT)耦接至靶標內之下一晶粒之輸入(IN)，如所示。靶標及晶粒之此佈置可允許用以存取給定靶標內之晶粒的靈活方法，及用以指派靶標或卷內之晶粒的機構，以允許新命令或新特徵或子特徵組配晶粒。因此，可在無需在晶粒級上增添更多襯墊及/或在封裝級上增添更多插腳的情況下增加堆疊平行性。圖2中所示之佈置允許任何可能的組合中之晶粒之映射，其中一靶標中之一晶粒可經指派為另一靶標之部分以適應特定應用中之特殊需求，且進一步允許在邏輯單元(LUN)級上的交錯電力開啟。在又一實施例中，可根據開放NAND快閃介面(ONFI)規範經由設定特徵58h使用Eni襯墊及Eno襯墊組配卷。晶粒之相同襯墊可重新使用以使用新命令或新設定特徵或新子特徵來組配晶粒，其中卷選擇E1h可用來選擇卷，且LUN位址可用來選擇LUN。以下在圖3中展示且關於圖3描述示例性卷內的晶粒之組態之進一步細節。

現參考圖3，將論述根據一或多個實施例之圖2之卷中一者之圖解，該圖解展示控制及資料線。作為一實例，第一靶標(靶標0)210展示為包含四個晶粒，亦即第一晶粒(晶粒0)220、第二晶粒(晶粒1)222、第三晶粒(晶粒2)224及第四晶粒(晶粒3)226。靶標210進一步包括輸入230及輸出232以耦接至菊鍊組態中之晶粒。此外，根據開放NAND快閃介面(ONFI)規範，作為一些實例，資料及控制線228可包含一組單獨線，諸如就緒/忙(RB#)線、控制(CONTROLS)、輸入/輸出線(I/O)及晶片致能(CE#)線，但是所請求標的之範疇在此等方面不受限制。在一或多個實施例中，RB#線為晶粒之開放汲極輸出插腳，該開放汲極輸出插腳能夠提供晶粒之讀取/程式/抹除操作之就緒/忙狀態。在一或多個實施例中，CONTROLS線為輸入提供一或多個控制命令，例如命令閂致能輸入或位址閂致能輸入。在一或多個實施例中，I/O線包含一或多個pine，該一或多個pine用於位址及/或輸入至晶粒的命令，及將資料讀取至晶粒或自晶粒讀取資料。在一或多個實施例中，CE#允許晶粒經選擇來用於讀取操作或經取消選擇以將晶粒置放至待用中。雖然圖3之靶標210包含如所示之菊鍊組態中之四個晶粒，但是靶標210可具有各種其他數目之晶粒，及/或用以連接晶粒之各種組態，且所請求標的之範疇在此等方面不受限制。

現參考圖4，將論述根據一或多個實施例之用以指派半導體晶粒之方法的流程圖。雖然方法圖4展示用於方法400之方塊之一順序及數目，但是方法400可包括比所展 示更多或更少的方塊，且以各種其他順序，且所請求標的之範疇在此等方面不受限制。在一或多個實施例中，方法400如下允許交錯裝置初始化作為邏輯單元(LUN)級。此外，在一或多個實施例中，方法400可根據ONFI標準來實行，但是所請求標的之範疇在此方面不受限制。可在方塊410處發佈讀取狀態70h作為第一命令。可在方塊412處以第一FFh之前的特徵58h組配靶標(卷)。可在方塊414處於選定的靶標內組配邏輯單元(LUN)。在方塊416處，可發佈FFh，該FFh將僅自指派靶標內之指派LUN接受。使用方法400，使用設定特徵58h之重新使用的示例性初始化序列如下：指派第一靶標(靶標0)210及靶標0內之LUN0、1、2、3：EFh 58h；P1=00h；P2=00h(將晶粒0設定為LUN0)

EFh 58h；P1=00h；P2=01h(將晶粒1設定為LUN1)

EFh 58h；P1=00h；P2=02h(將晶粒2設定為LUN2)

EFh 58h；P1=00h；P2=03h(將晶粒3設定為LUN3)

指派第二靶標(靶標1)及靶標1內之LUN0、1、2、3：EFh 58h；P1=01h；P2=00h(將晶粒0設定為LUN0)

EFh 58h；P1=01h；P2=01h(將晶粒1設定為LUN1)

EFh 58h；P1=01h；P2=02h(將晶粒2設定為LUN2)

EFh 58h；P1=01h；P2=03h(將晶粒3設定為LUN3)

雖然已在一定程度之特殊性的情況下描述所請求標的，但應認識到，在不脫離所請求標的之精神及/或範疇的情況下，熟習此項技術者可改變所請求標的之元件。請相信，關於指派半導體晶粒以致能高堆疊能力的標的及 許多其隨附實用性將藉由前述描述來理解，且將為顯而易見的是，在不脫離所請求標的之範疇及/或精神的情況下或不犧牲所有所請求標的之材料優勢的情況下，及/或進一步不對所請求標的提供實質性變化的情況下，可在標的之組件之形式、構造及/或佈置方面進行各種變化，本文先前描述之形式僅為所請求標的之解釋性實施例。申請專利範圍意欲涵蓋及/或包括此類變化。

116‧‧‧記憶體陣列

210‧‧‧第一靶標/靶標

214‧‧‧第二靶標

216‧‧‧第三靶標

218‧‧‧第四靶標

220‧‧‧第一晶粒

222‧‧‧第二晶粒

224‧‧‧第三晶粒

226‧‧‧第四晶粒

228‧‧‧資料及控制線

230‧‧‧輸入

232‧‧‧輸出

Claims (20)

1. 一種記憶體陣列，其包含：二或多個卷(volume)，該等卷分別包含二或多個晶粒；其中該等卷係以一菊鍊組態所連接，使得一第一卷之一輸出被耦接至一下一卷之一輸入；且其中包括在一卷中之該等晶粒係以一菊鍊組態所連接，使得一第一晶粒之一輸出被耦接至該卷內的一下一晶粒之一輸入。
2. 如請求項1之記憶體陣列，其中該等卷係以一堆疊組態來安置。
3. 如請求項1之記憶體陣列，其中包括在該卷中之該等晶粒之該菊鍊組態為該等卷之該菊鍊組態的部分，使得該卷之一輸入被耦接至該卷內的一第一晶粒之一輸入，且該卷的一最後晶粒之一輸出被耦接至該卷之一輸出。
4. 如請求項1之記憶體陣列，其中一第一卷中之一晶粒係能夠經指派作為一第二卷之部分。
5. 如請求項1之記憶體陣列，其中該等晶粒可以一交錯順序在一邏輯單元級電力開啟。
6. 一種用以指派一記憶體陣列內之晶粒的方法，該方法包含：發佈一讀取狀態作為一第一命令；以一第一FFh之前的特徵58h組配一卷； 組配該卷內之一或多個邏輯單元；以及發佈該第一FFh。
7. 如請求項6之方法，其中經發佈的該第一FFh將僅自經組配的該卷內之一指派邏輯單元所接受。
8. 如請求項6之方法，其進一步包含指派另一卷中之一第一晶粒作為經組配的該卷之部分。
9. 如請求項6之方法，其進一步包含在一邏輯單元級上，於該卷中或於另一卷中或其等之組合中以一交錯順序供電至一或多個晶粒。
10. 如請求項6之方法，其中經組配的該卷內之一或多個晶粒及另一卷內之一或多個裝置可以任何選定的順序初始化。
11. 一種固態驅動機(SSD)，其包含：一主機介面，其用以經由該主機介面將該SSD耦接至一處理器；控制邏輯，其耦接至該主機介面；以及一記憶體陣列，其耦接至該控制邏輯，其中該記憶體陣列包含：二或多個卷，該等卷分別包含二或多個晶粒；其中該等卷係以一菊鍊組態所連接，使得一第一卷之一輸出被耦接至一下一卷之一輸入；且其中包括在一卷中之該等晶粒係以一菊鍊組態所連接，使得一第一晶粒之一輸出被耦接至該卷內的一下一晶粒之一輸入。
12. 如請求項11之固態驅動機，其中該等卷係以一堆疊組態來安置。
13. 如請求項11之固態驅動機，其中包括在該卷中之該等晶粒之該菊鍊組態為該等卷之該菊鍊組態的部分，使得該卷之一輸入被耦接至該卷內的一第一晶粒之一輸入，且該卷的一最後晶粒之一輸出被耦接至該卷之一輸出。
14. 如請求項11之固態驅動機，其中一第一卷中之一晶粒係能夠經指派作為一第二卷之部分。
15. 如請求項11之固態驅動機，其中該等晶粒可以一交錯順序在一邏輯單元級電力開啟。
16. 一種用以指派一記憶體陣列內之晶粒的製品，其包含一非暫時性機器可讀取媒體，該非暫時性機器可讀取媒體具有指令儲存於其上以指派該記憶體陣列內之該等晶粒，若該等指令被執行則導致：發佈一讀取狀態作為一第一命令；以一第一FFh之前的特徵58h組配一卷；組配該卷內之一或多個邏輯單元；以及發佈該第一FFh。
17. 如請求項16之製品，其中經發佈的該第一FFh將僅自於經組配的該卷中之一經指派邏輯單元所接受。
18. 如請求項16之製品，其中若該等指令被執行，則進一步導致指派另一卷中之一第一晶粒作為經組配的該卷之部分。
19. 如請求項16之製品，其中若該等指令被執行，則進一步 導致在一邏輯單元級上，於該卷中或於另一卷中或其等之組合中以一交錯順序供電至一或多個晶粒。
20. 如請求項16之製品，其中經組配的該卷內之一或多個晶粒及另一卷內之一或多個裝置可以任何選定的順序初始化。