KR20170031720A

KR20170031720A - 높은 적층 능력을 가능하게 하는 반도체 다이들의 지정

Info

Publication number: KR20170031720A
Application number: KR1020177003419A
Authority: KR
Inventors: 움베르토 시칠리아니; 귀도 루치아노 리조; 마르코 카르미나티
Original assignee: 인텔 코포레이션
Priority date: 2014-09-11
Filing date: 2015-08-11
Publication date: 2017-03-21
Also published as: TW201621909A; CN106575523A; US20160078939A1; CN106575523B; TWI597728B; WO2016039916A1

Abstract

요약하면, 하나 이상의 실시예에 따라, 메모리 어레이는 두 개 이상의 볼륨을 포함하고, 볼륨들은 두 개 이상의 다이들을 각각 포함한다. 볼륨들은 제1 볼륨의 출력이 다음 볼륨의 입력에 연결되도록 데이지 체인 구성으로 접속되고, 다이들은 제1 다이의 출력이 볼륨 내의 다음 다이의 입력으로 연결되도록 데이지 체인 구성으로 접속된다. 이러한 구성에서 제1 볼륨의 제1 다이는 제2 볼륨의 일부로서 지정될 수 있다.

Description

높은 적층 능력을 가능하게 하는 반도체 다이들의 지정{APPOINTING SEMICONDUCTOR DICE TO ENABLE HIGH STACKING CAPABILITY}

NAND 플래시 모듈들과 같은 비휘발성 메모리 디바이스들은 표준 커넥터들(connectors) 및 커넥터 핀들(connector pins)을 갖는 여러 가지의 표준 폼 팩터들로 제공된다. NAND 플래시 모듈에 점점 더 많은 저장이 제공됨에 따라, 설계자들은 결과 메모리 어레이의 풋프린트(footprint)를 증가시키지 않고서 더 큰 저장 용량을 허용하기 위해 NAND 셀들을 적층하는 것을 고려해 왔다. 이러한 더 큰 크기의 메모리 어레이들은 주어진 타겟 또는 볼륨 내의 다이들 상에 형성되는 NAND 구조들의 수가 증가하는 것을 포함한다. 메모리 어레이 내에서 다이들의 수가 증가함에 따라, 각 다이는 패드 본딩(pads bonding)을 통해 볼륨 또는 타겟으로 매핑되는데(mapped), 이때, 적층 병행성(stacking parallelism)을 증가시키기 위해 다이 레벨(die level)에서 더 많은 패드들, 패키지 레벨(package level)에서 더 많은 핀들(pins)을 추가해야 할 필요가 있다. 이러한 배열들로 인해, 볼륨들을 함께 연결할 수 있지만, 다수의 볼륨들에 걸쳐 개별 다이들을 지정(appoint)할 방법이 없으며, 초기화는 오직 타겟 레벨에서만 수행할 수 있다.

청구된 요지는 명세서의 결론 부분에서 구체적으로 지적되고 명확하게 청구된다. 그러나, 이러한 요지는 첨부된 도면과 함께 살펴볼 때 다음의 상세한 설명을 참조해서 이해될 수 있을 것이다.
도 1은 하나 이상의 실시예에 따른, 적층된 다이들(stacked dice)을 포함하는 메모리 어레이를 포함하는 전자 시스템의 블록 다이어그램이다.
도 2는 하나 이상의 실시예에 따른, 볼륨들과 함께 데이지 체인(daisy chain) 구성으로 배열되는 반도체 다이들을 도시하는, 도 1의 메모리 어레이의 다이어그램이다.
도 3은 하나 이상의 실시예에 따른, 제어 및 데이터 라인들을 보여 주는, 도 2의 볼륨들 중 하나의 다이어그램이다.
도 4는 하나 이상의 실시예에 따른, 반도체 다이들을 지정하는 방법의 플로우 다이어그램이다.
설명의 단순성 및/또는 명확성을 위해서, 도면들 내의 도시된 요소들이 반드시 축척 비율에 맞게 도시된 것은 아니라는 것을 이해할 것이다. 예를 들어, 명확성을 위해 요소들 중 몇몇의 치수들은 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우, 참조 번호들(reference numerals)은 대응하는 및/또는 유사한 요소들을 나타내기 위해 도면들 사이에서 반복되었다.

다음의 상세한 설명에서, 다수의 특정한 세부사항들이 청구된 요지의 완전한 이해를 제공하기 위해 제시된다. 그러나, 본 기술 분야의 통상의 기술자는 청구된 요지가 이 특정한 세부사항들 없이 실시될 수 있음을 이해할 것이다. 다른 예시들에서, 공지된 방법들, 절차들, 구성 요소들 및/또는 회로들은 상세히 설명되지 않았다.

다음의 설명 및/또는 청구항들에서, 용어 "연결된(coupled)" 및/또는 "접속된(connected)"은 그들의 파생어들과 함께 사용될 수 있다. 특정한 실시예들에서, "접속된"은 두 개 이상의 요소가 서로 직접 물리적 및/또는 전기적으로 접촉하고 있음을 나타내기 위해 사용될 수 있다. "연결된"은 두 개 이상의 요소가 직접 물리적 및/또는 전기적으로 접촉하고 있음을 의미할 수 있다. 그러나, "연결된"은 또한 두 개 이상의 요소가 서로 직접적으로 접촉하고 있지는 않지만, 여전히 서로 협력하고/협력하거나 상호 작용할 수 있음을 의미할 수 있다. 예를 들어, "연결된"은 두 개 이상의 요소가 서로 접촉하지 않지만 다른 요소 또는 중간 요소들을 통해 간접적으로 함께 결합되었음을 의미할 수 있다. 마지막으로, 용어 "상에(on)", "위에 놓인(overlying)", "위에(over)"는 다음의 설명 및 청구항들에서 사용될 수 있다. "상에", "위에 놓인", "위에"는 두 개 이상의 요소가 서로 직접 물리적으로 접촉하고 있음을 나타내기 위해 사용될 수 있다. 그러나, "위에"는 또한 두 개 이상의 요소가 서로 직접 접촉하진 않음을 의미할 수도 있다. 예를 들어, "위에"는 한 요소가 다른 요소 위에 있지만 서로 접촉하지 않고, 다른 요소 또는 요소들을 그 두 요소 사이에 가질 수 있음을 의미할 수 있다. 뿐만 아니라, 용어 "및/또는"은 "및"을 의미할 수도 있고, "또는"을 의미할 수도 있고, "배타적 또는(exclusive-or)"을 의미할 수도 있고, "하나"를 의미할 수도 있고, "전부는 아니지만 몇몇"을 의미할 수도 있고, "어느 것도 아닌(neither)"을 의미할 수도 있고, 및/또는 "둘 모두(both)"를 의미할 수도 있지만, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다. 다음의 설명 및/또는 청구항들에서, 용어 "포함하다(comprise)" 및 "포함하다(include)"는 그들의 파생어들과 함께 사용될 수 있으며, 이들은 서로 동의어로 의도된다.

이제 도 1을 참조해서, 하나 이상의 실시예에 따른, 적층된 다이들을 포함하는 메모리 어레이를 포함하는 전자 시스템의 블록 다이어그램이 논의될 것이다. 도 1에서 보이는 바와 같이, 전자 디바이스(100)는 메모리 어레이(116)를 형성하기 위해 적층된 반도체 다이들을 포함하는 메모리 어레이(116)를 갖는 메모리 디바이스(110)에 연결되도록, 버스(bus)(114)에 연결된 프로세서(112)를 포함할 수 있다. 보여진 실시예 이외에, 더 많은 저장 공간을 제공하기 위해 다수의 메모리 디바이스(110)를 제어하는 단일 프로세서(112), 메모리 디바이스들(110)에 접속된 다수의 프로세서(112), 및 여러 가지의 다른 기능을 포함하는 시스템들을 이용하는 것을 포함하는 전자 시스템(100)의 다양한 실시예들이 가능하다.

하나 이상의 실시예에서, 프로세서(112)는 호스트 인터페이스(118)를 통해서 제어 라인들 및 데이터 라인들로 메모리 디바이스(110)에 연결될 수 있다. 몇몇 실시예들에서, 데이터 및 제어는 동일한 라인들을 이용할 수 있고 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다. 프로세서(112)는 외부 마이크로프로세서(microprocessor), 마이크로컨트롤러(microcontroller), 또는 어떤 다른 유형의 외부 제어 회로일 수 있다. 몇몇 실시예들에서, 프로세서(112)는 메모리 디바이스(110)와 동일한 다이 또는 동일한 패키지에 통합될 수 있다. 몇몇 실시예들에서, 프로세서(112)는 제어 로직(120)과 통합되어, 동일한 회로의 일부가 두 기능 모두에 사용되도록 허용한다. 프로세서(112)는 프로그램 저장 및/또는 중간 데이터를 위해 사용되는 RAM 및/또는 ROM과 같은 외부 메모리를 가질 수 있고/있거나, 프로세서(112)는 내부 RAM 또는 ROM을 가질 수 있다. 몇몇 실시예들에서, 프로세서(112)는 프로그램 및/또는 데이터 저장을 위해 메모리 디바이스(110)를 사용할 수 있다. 프로세서(112) 상에서 실행되는 프로그램은 표준 파일 시스템, 플래시 파일 시스템, 기입 레벨링(write leveling), 불량 셀 또는 블록 매핑, 네트워크 통신 적층들, 및/또는 에러 관리(error management)를 포함하는 다양한 기능들을 구현할 수 있으며, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다.

몇몇 실시예들에서, 프로세서(112)는 외부 디바이스들과 통신할 수 있으며, 프로세서(112)는 이 외부 디바이스들로부터 기입 커맨드들을 수신하고, 데이터를 기입하고, 기입 데이터를 메모리 디바이스(110)에 저장할 수 있다. 프로세서(112)는 또한 외부 디바이스들로부터 판독 커맨드들을 수신하고, 메모리 디바이스(110)로부터 판독 데이터를 검색하고, 판독 데이터를 외부 디바이스들에 송신할 수 있다. 전자 시스템(100)이 저장 시스템을 포함하는 일 실시예에서, 외부 디바이스에 전자 디바이스(100)를 통해 비휘발성 저장소가 제공될 수 있다. 전자 디바이스(100)는 고체 상태 드라이브(SSD), USB 썸 드라이브(Universal Serial Bus thumb drive), 또는 임의의 다른 유형의 저장 시스템일 수 있다. 몇몇 실시예들에서, 프로세서(112)는 표준 또는 독점적(proprietary) 통신 프로토콜을 사용하여 컴퓨터, 또는 휴대폰(cellular telephone), 스마트 폰, 태블릿, 디지털카메라 등과 같은 다른 지능형 디바이스에 접속할 수 있다. 외부 접속이 호환될 수 있는 컴퓨터 통신 프로토콜들의 예시들은 다음의 프로토콜들의 임의의 버전을 포함하지만, 이것들에 제한되는 것은 아니다 : USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interconnect), 파이버 채널(Fibre Channel), PATA(Parallel Advanced Technology Attachment), IDE(Integrated Drive Electronics), 이더넷, IEEE-1394, SD 카드(Secure Digital Card interface), 콤팩트 플래시 인터페이스, 메모리 스틱 인터페이스, PCI(Peripheral Component Interconnect), 또는 PCI 익스프레스. 이들은 전자 디바이스(100)에 의해 이용될 수 있는 통신 프로토콜들의 예시 유형들일 뿐이며, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다.

하나 이상의 실시예에서, 전자 시스템(100)은 이동 전화, 태블릿, 노트북 컴퓨터, 셋톱박스(set-top box), 또는 어떤 다른 유형의 컴퓨터 시스템과 같은 정보 처리 시스템(information handling system) 또는 컴퓨팅 시스템(computing system)을 포함할 수 있고, 외부 접속(402)은 다음의 프로토콜들의 임의의 버전과 같은 네트워크 접속일 수 있지만, 이것들에 제한되는 것은 아니다 : IEEE(Institute of Electrical and Electronic Engineers) 802.3, IEEE 802.11, DOCSIS(Data Over Cable Service Interface Specification), DVB(Digital Video Broadcasting)-지상파, DVB-케이블, 및 ATSC(Advanced Television Committee Standard)와 같은 디지털 텔레비전 표준들, 및 GSM(Global System for Mobile Communication), CDMA2000과 같은 CDMA(code division multiple access)에 기초한 프로토콜들, LTE(Long Term Evolution), 또는 3GPP(Third Generation Partnership Project)와 같은 이동 전화 통신 프로토콜들. 이들은 전자 디바이스(100)에 의해 이용될 수 있는 통신 프로토콜들 및/또는 표준들의 단지 예시 유형들일 뿐이며, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다.

하나 이상의 실시예에서, 메모리 디바이스(110)는 아래에서 도 2 및 도 3에 관련하여 보여지고 설명된 바와 같이, 메모리 회로들이 내부에 저장되고 배열로 적층된 반도체 다이들의 어레이를 포함하는 메모리 어레이(116)를 포함한다. 어드레스(address) 회로(122)는 입력/출력(I/O) 회로(124)를 통해 제공되는 어드레스 신호들을 래치(latch)하기 위해 제공될 수 있다. 어드레스 신호들은 어드레스 회로(122) 및 제어 로직(120)의 조합에 의해 수신되고 디코딩될 수 있다. 하나 이상의 실시예에서, 어드레스 입력 접속들의 수는, 메모리 어레이(116)의 밀도 및/또는 아키텍처(architecture)에 의존할 수 있고, 여기서 어드레스들의 수는 증가된 메모리 셀(memory cell) 카운트 및 증가된 뱅크(bank) 및 블록 카운트 모두에 따라 증가한다.

메모리 디바이스(110)는 감지 증폭기 회로(sense amplifier circuitry)를 사용하여 메모리 어레이 열들(columns)에서 전압 또는 전류 변화들을 감지함으로써, 메모리 어레이(116) 내의 데이터를 판독할 수 있다. 일 실시예에서, 감지 증폭기 회로는 메모리 어레이(116)로부터 데이터의 행을 판독 및 래치하고, 데이터가 데이터 라인들을 통해 송출될 수 있을 때까지 메모리 어레이(116)로부터 판독된 데이터를 보유할 수 있는 판독 버퍼(128)와 통신하도록 연결될 수 있다. 기입 버퍼(126)는 몇몇 실시예들에서, 기입이 수행될 수 있고 데이터가 메모리 어레이(116)에 통신될 수 있을 때까지, 데이터를 축적하는 데 이용될 수 있다. I/O 회로(124)는 메모리 디바이스(116)의 I/O 핀들을 통해 데이터를 라우팅한다(route). 몇몇 실시예들에서, 기입 버퍼(126) 및/또는 판독 버퍼(128)는 메모리 어레이(116)에 포함될 수 있다.

하나 이상의 실시예에서, 제어 로직(120)은 프로세서(112)로부터 제어 라인들 상에 제공된 커맨드들을 디코딩할 수 있다. 이 커맨드들은 데이터 판독, 데이터 기입(프로그램), 및/또는 소거 동작들을 포함하는, 메모리 어레이(116) 상의 동작들을 제어하는 데 사용된다. 제어 로직(120)은 메모리 어레이(116)를 제어하는 데 필요한 전압 파형들을 생성하기 위해, 상태 머신(state machine), 시퀀서(sequencer), 프로세서, 또는 어떤 다른 유형의 제어 로직을 포함할 수 있다. 제어 로직(120)은 메모리 디바이스(110) 내의 다른 블록들과 통신하지만, 이 접속들은 도시되지 않았을 수 있다. 제어 로직(120)은 메모리 디바이스(110)의 다른 블록들 각각의 기능들을 제어하기 위해서, 그 블록들과 다수의 상호 접속들을 가질 수 있다. 메모리 어레이(116)의 메모리 회로들은 아래에서 도 2와 관련하여 보여지고 설명된 바와 같이, 적층 구성으로 배열될 수 있고 적층에 도움이 되는 배열로 함께 접속될 수 있다.

이제 도 2를 참조해서, 하나 이상의 실시예에 따른, 볼륨들과 함께 데이지 체인 구성으로 배열되는 반도체 다이들을 도시하는, 도 1의 메모리 어레이의 다이어그램이 논의될 것이다. 도 2에 보이는 바와 같이, 도 1의 메모리 디바이스(110)의 메모리 어레이(116)는 제1 타겟(타겟 0)(210), 제2 타겟(타겟 1)(214), 제3 타겟(타겟 2)(216), 및 제4 타겟(타겟 3)(218)과 같은, 타겟들이나 볼륨들의 그룹을 포함할 수 있다. 반도체 다이들의 어레이는 예를 들어 4개의 다이, 즉 제1 다이(다이 0)(220), 제2 다이(다이 1)(222), 제3 다이(다이 2)(224), 제4 다이(다이 3)(226)의 어레이와 같이, 개별 타겟들 각각에 포함될 수 있다. 개별 타겟들은 주어진 타겟 내의 개별 다이들에 연결되는 데이터 및 제어 라인들(228)을 갖는다. 데이터 및 제어 라인들(228)의 추가 세부사항들은 아래에서 도 3과 관련하여 보여지고 설명된다.

하나 이상의 실시예에서, 타겟들 및 타겟들 내의 다이들은 보이는 바와 같이 데이지 체인 구성으로 배열되고, 여기서 각각의 타겟들은 한 타겟의 출력(232)이 다음 타겟의 입력(230)에 연결되도록 데이지 체인으로 접속된다. 마찬가지로, 타겟 내의 다이들 각각은 보이는 바와 같이, 한 다이의 출력(OUT)이 타겟 내의 다음 다이의 입력(IN)으로 연결되도록 데이지 체인으로 접속된다. 이러한 타겟들과 다이들의 배열은 새로운 커맨드 또는 새로운 피쳐(feature) 또는 서브 피쳐(sub-feature)가 다이들을 구성하는 것을 허용하기 위해, 주어진 타겟 내의 다이들에 액세스하는 유연한 방법, 및 타겟 또는 볼륨 내의 다이들을 지정하는 메커니즘(mechanism)을 허용할 수 있다. 결과적으로, 다이 레벨에서 더 많은 패드들을 추가하고/추가하거나 패키지 레벨에서 더 많은 핀들을 추가할 필요 없이 적층 병행성을 증가시킬 수 있다. 도 2에 보이는 배열은, 특정한 애플리케이션들의 특별한 요구들을 수용하기 위해 한 타겟의 한 다이가 다른 타겟의 일부로서 지정될 수 있는 임의의 가능한 조합으로 다이들의 매핑을 허용하고, 논리 유닛(logical unit; LUN) 레벨에서 스태거된 파워 업(Staggered Power-Up)을 더 허용한다. 또 다른 실시예에서, 볼륨은 OFNI 사양(specification)에 따라 세트 피쳐(Set Feature) 58h를 통해 Eni 및 Eno 패드들을 사용하여 구성될 수 있다. 다이들의 동일한 패드들은 새로운 커맨드 또는 새로운 세트 피쳐 또는 새로운 서브 피쳐를 사용하여 다이들을 구성하기 위해 재사용될 수 있으며, 여기서 볼륨 선택(Volume Select) Elh는 볼륨을 선택하는 데 사용될 수 있고 LUN 어드레스는 LUN을 선택하는 데 사용될 수 있다. 예시 볼륨 내 다이들의 구성의 추가 세부사항이 아래에서 도 3과 관련하여 보여지고 설명된다.

이제 도 3을 참조해서, 하나 이상의 실시예에 따른, 제어 및 데이터 라인들을 보여주는, 도 2의 볼륨들 중 하나의 다이어그램이 논의될 것이다. 예로서, 4개의 다이, 즉 제1 다이(다이 0)(220), 제2 다이(다이 1)(222), 제3 다이(다이 2)(224), 및 제4 다이(다이 3)(226)를 포함하는 제1 타겟(타겟 0)(210)이 보여진다. 타겟(210)은 다이들을 데이지 체인 구성으로 연결하기 위한 입력(230) 및 출력(232)을 더 포함한다. 뿐만 아니라, 데이터 및 제어 라인들(228)은 몇몇 예들로서, ONFI(Open NAND Flash Interface) 사양에 따라, 레디/비지(ready/busy)(RB#) 라인, 제어(CONTROLS), 입력/출력 라인(I/O), 및 칩 인에이블(chip enable)(CE#) 라인과 같은 개별 라인들의 그룹을 포함할 수 있지만, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다. 하나 이상의 실시예에서, RB# 라인은 다이의 판독/프로그램/소거 동작의 레디/비지 상태를 제공할 수 있는 다이의 개방 드레인(open-drain) 출력 핀이다. 하나 이상의 실시예에서, CONTROLS 라인은 하나 이상의 제어 커맨드들의 입력, 예를 들어, 커맨드 래치 인에이블 입력(command latch enable input) 또는 어드레스 래치 인에이블 입력(address latch enable input)을 제공한다. 하나 이상의 실시예에서, I/O 라인은 다이에 대한 어드레스 및/또는 커맨드 입력을 위해 하나 이상의 핀들을 포함하고, 다이로부터 또는 다이에 데이터를 판독한다. 하나 이상의 실시예에서, CE#는 다이가 판독 동작을 위해 선택되거나, 다이를 대기상태(standby)에 두기 위해 선택 해제되는 것을 허용한다. 도 3의 타겟(210)은 보이는 바와 같이 데이지 체인 구성으로 4개의 다이를 포함하고 있지만, 타겟(210)은 다양한 다른 수의 다이들, 및/또는 다이들을 접속하기 위한 다양한 구성들을 가질 수 있고, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다.

이제 도 4를 참조해서, 하나 이상의 실시예에 따른, 반도체 다이들을 지정하는 방법의 플로우 다이어그램이 논의될 것이다. 방법 도 4는 방법(400)에 대한 블록들의 하나의 순서 및 개수를 보여 주지만, 방법(400)은 보이는 것보다 더 많은 또는 더 적은 블록들을 포함할 수 있고, 다양한 다른 순서들로 포함할 수 있으며, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다. 하나 이상의 실시예에서, 방법(400)은 다음과 같이 논리 유닛(LUN) 레벨로서의 스태거된 디바이스 초기화를 허용한다. 뿐만 아니라, 하나 이상의 실시예에서, 방법(400)은 ONFI 표준에 따라 구현될 수 있지만, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다. 판독 상태 70h는 블록(410)에서 제1 커맨드로서 발행될 수 있다. 타겟(볼륨)은 제1 FFh 전에 피쳐(feature) 58h로 블록(412)에서 구성될 수 있다. 블록(414)에서, 논리 유닛들(LUN들)은 선택된 타겟 내에 구성될 수 있다. 블록(416)에서, 지정된 타겟 내의 지정된 LUN으로부터만 수용될 FFh가 발행될 수 있다. 방법(400)을 사용하여 세트 피쳐 58h의 재사용을 갖는 예시적인 초기화 시퀀스는 다음과 같다.

제1 타겟(타겟 0)(210) 및 타겟 0 내의 LUN0,1,2,3을 지정 :

EFh 58h; P1=00h; P2=00h(다이 0은 LUN0으로 설정됨)

EFh 58h; P1=00h; P2=01h(다이 1은 LUN1로 설정됨)

EFh 58h; P1=00h; P2=02h(다이 2는 LUN2로 설정됨)

EFh 58h; P1=00h; P2=03h(다이 3은 LUN3으로 설정됨)

제2 타겟(타겟 1) 및 타겟 1 내의 LUN0,1,2,3을 지정 :

EFh 58h; P1=01h; P2=00h(다이 0은 LUN0으로 설정됨)

EFh 58h; P1=01h; P2=01h(다이 1은 LUN1로 설정됨)

EFh 58h; P1=01h; P2=02h(다이 2는 LUN2로 설정됨)

EFh 58h; P1=01h; P2=03h(다이 3은 LUN3으로 설정됨)

청구된 요지가 어느 정도 구체성을 갖고서 설명되었지만, 청구된 주제의 취지 및/또는 범위를 벗어나지 않고 그 요소가 본 기술 분야의 통상의 기술자들에 의해 변경될 수 있음을 인식해야 한다. 높은 적층 능력 및 수반되는 많은 유용성들을 가능하게 하는 반도체 다이들을 지정하는 것과 관련된 요지는 전술한 설명에 의해 이해될 것이며, 여기에 더 상당한 변경의 제공 없이, 및/또는 본 명세서에서 앞서 설명된 형태는 단지 설명적인 실시예일 뿐이어서 청구된 주제의 정신 및/또는 범위를 벗어나지 않거나 중요한 이점들 모두를 희생시키지 않고, 구성요소의 형태, 구성 및 배열에서 다양한 변경이 행해질 수 있다는 것이 명백할 것이다. 이러한 변경들을 아우르고/아우르거나 포함하는 것이 청구항들의 의도이다.

Claims

메모리 어레이로서,
두 개 이상의 볼륨을 포함하고,
상기 볼륨들은 두 개 이상의 다이(dice)를 각각 포함하고,
상기 볼륨들은 제1 볼륨의 출력이 다음 볼륨의 입력으로 연결되도록 데이지 체인(daisy chain) 구성으로 접속되고,
상기 다이들은 상기 볼륨 내에서 제1 다이의 출력이 다음 다이의 입력으로 연결되도록 데이지 체인 구성으로 접속되는, 메모리 어레이.
제1항에 있어서,
상기 볼륨들은 적층된(stacked) 구성으로 배치되는, 메모리 어레이.
제1항에 있어서,
상기 다이들의 상기 데이지 체인 구성은, 볼륨의 입력이 상기 볼륨 내의 제1 다이의 입력에 연결되고, 상기 볼륨의 마지막 다이의 출력이 상기 볼륨의 출력에 연결되도록, 상기 볼륨들의 데이지 체인 구성의 일부인, 메모리 어레이.
제1항에 있어서,
제1 볼륨 내의 제1 다이는 제2 볼륨의 일부로서 지정될(appointed) 수 있는, 메모리 어레이.
제1항에 있어서,
상기 다이들은 논리 유닛 레벨에서 스태거된(staggered) 순서로 파워 업(powered up)될 수 있는, 메모리 어레이.
메모리 어레이 내에서 다이들을 지정하는 방법으로서,
제1 커맨드로서 판독 상태(read status)를 발행하는 단계;
제1 FFh 전에 피쳐(Feature) 58h로 볼륨을 구성하는 단계;
상기 볼륨 내의 하나 이상의 논리 유닛을 구성하는 단계; 및
상기 제1 FFh를 발행하는 단계
를 포함하는 방법.
제6항에 있어서,
발행된 상기 제1 FFh는 구성된 상기 볼륨 내의 지정된 논리 유닛으로부터만 받아들여지는, 방법.
제6항에 있어서,
구성된 상기 볼륨의 일부로서 다른 볼륨의 제1 다이를 지정하는 단계를 더 포함하는 방법.
제6항에 있어서,
논리 유닛 레벨에서 상기 볼륨 또는 다른 볼륨 또는 이들의 조합에서의 스태거된 순서로, 하나 이상의 다이에 전력을 공급(powering)하는 단계를 더 포함하는 방법.
제6항에 있어서,
구성된 상기 볼륨 내의 하나 이상의 다이 및 다른 볼륨 내의 하나 이상의 디바이스가 임의의 선택된 순서대로 초기화될 수 있는, 방법.
고체 상태 드라이브(SSD)로서,
호스트 인터페이스(host interface) - 상기 호스트 인터페이스는 상기 호스트 인터페이스를 통해 프로세서에 연결하기 위한 것임 -;
상기 호스트 인터페이스에 연결된 제어 로직; 및
상기 제어 로직에 연결된 메모리 어레이
를 포함하고,
상기 메모리 어레이는 두 개 이상의 볼륨을 포함하고,
상기 볼륨들은 두 개 이상의 다이를 각각 포함하고,
상기 볼륨들은 제1 볼륨의 출력이 다음 볼륨의 입력으로 연결되도록 데이지 체인 구성으로 접속되고,
상기 다이들은 상기 볼륨 내에서 제1 다이의 출력이 다음 다이의 입력으로 연결되도록 데이지 체인 구성으로 접속되는, 고체 상태 드라이브.
제11항에 있어서,
상기 볼륨들은 적층된 구성으로 배치되는, 고체 상태 드라이브.
제11항에 있어서,
상기 다이들의 상기 데이지 체인 구성은, 볼륨의 입력이 상기 볼륨 내의 제1 다이의 입력에 연결되고, 상기 볼륨의 마지막 다이의 출력이 상기 볼륨의 출력에 연결되도록, 상기 볼륨들의 데이지 체인 구성의 일부인, 고체 상태 드라이브.
제11항에 있어서,
제1 볼륨 내의 제1 다이가 제2 볼륨의 일부로서 지정될 수 있는, 고체 상태 드라이브.
제11항에 있어서,
상기 다이들은 논리 유닛 레벨에서 스태거된 순서로 파워 업될 수 있는, 고체 상태 드라이브.
메모리 어레이 내의 다이들을 지정하도록 저장된 명령어들을 갖는, 비일시적(non-transitory) 기계 판독 가능 매체를 포함하는 제조 물품(article of manufacture)으로서, 상기 명령어들은 실행 시에
제1 커맨드로서 판독 상태를 발행하고;
제1 FFh 전에 피쳐(Feature) 58h로 볼륨을 구성하고;
상기 볼륨 내의 하나 이상의 논리 유닛을 구성하고;
상기 제1 FFh를 발행하는
것을 야기하는, 제조 물품.
제6항에 있어서,
발행된 상기 제1 FFh는 구성된 상기 볼륨 내의 지정된 논리 유닛으로부터만 받아들여지는, 제조 물품.
제6항에 있어서,
상기 명령어들은 실행 시에, 구성된 상기 볼륨의 일부로서 다른 볼륨의 제1 다이를 지정하는 것을 더 야기하는, 제조 물품.
제6항에 있어서,
상기 명령어들은 실행 시에, 논리 유닛 레벨에서 상기 볼륨 또는 다른 볼륨 또는 이들의 조합에서의 스태거된 순서로, 하나 이상의 다이에 전력을 공급하는 것을 더 야기하는, 제조 물품.
제6항에 있어서,
구성된 상기 볼륨 내의 하나 이상의 다이 및 다른 볼륨 내의 하나 이상의 디바이스가 임의의 선택된 순서대로 초기화될 수 있는, 제조 물품.
제6항 내지 제10항 중 어느 한 항에 따른 방법을 수행하기 위한 수단을 포함하는 장치.
제1항 내지 제21항 중 어느 한 항에 따라, 실행 시에 방법을 구현하거나 장치를 실현하기 위한 기계 판독 가능 명령어들을 포함하는 기계 판독 가능 저장 장치.