CN201788691U - 存储电路、储存模块及具有存储功能的装置 - Google Patents
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Abstract
本实用新型涉及一种存储电路，包括用于保存数据的存储单元，还包括用于与所述存储电路外部进行数据读写的高速串行接口和用于对读取或写入的数据验证并控制其读出或写入的控制单元，所述高速串行接口通过差分传输线与所述存储电路外部进行数据交换，所述高速串行接口、控制单元和存储单元依次连接。本实用新型还揭示了一种存储模块和具有存储功能的装置。实施本实用新型的存储电路、存储模块及具有存储功能的装置，具有以下有益效果：由于采用高速串行接口作为与外部进行数据存取的通道，同时，与外部连接的线路为高速差分线，所述其数据读取速度快、抗干扰能力强；同时，由于采用功率控制单元和控制单元，其数据可靠性高、功耗较小。
Description
技术领域
本实用新型涉及数据存储领域，更具体地说，涉及一种存储电路、储存模块及其装置。
背景技术
半导体存储模块能够存储大量的数字信息，对所有的数字系统来说是必不可少的。半导体存储模块已成为众多超大规模集成电路中广泛使用的子系统，而商业上可使用的单片读/写存储模块的容量已达1Gb。对存储数据量不断增加的要求导致半导体存储模块向着更高存储密度和更大存储能力的方向发展。而随着存储密度和存储能力的提高，半导体存储模块的存取速度就变得越来越重要，现有技术中较低的存取速度成为半导体存储模块中的瓶颈，限制了数据存取速度的提高；同时，存取数据的可靠性和功耗变得越来越重要。
实用新型内容
本实用新型要解决的技术问题在于，针对现有技术的上述数据存取速度较低的缺陷，提供一种存取数据的速度较高的存储电路、存储模块及其装置。
本实用新型解决其技术问题所采用的技术方案是：构造一种存储电路，包括用于保存数据的存储单元，还包括用于与所述存储电路外部进行数据读写的高速串行接口和用于对读取或写入的数据验证并控制其读出或写入的控制单元，所述高速串行接口通过差分传输线与所述存储电路外部进行数据交换，所述高速串行接口、控制单元和存储单元依次连接。
在本实用新型所述的存储电路中，所述控制单元包括用于对高速串行数据进行8b/10b编解码、CRC校验以及存取指令解码的接口控制器以及用于选定存储器类型、执行存取指令的存储控制器，所述接口控制器连接在所述高速串 行接口上，所述存储控制器与所述存储单元连接，所述接口控制器与所述存储控制器之间还依次连接。
在本实用新型所述的存储电路中，还包括依据所述存储电路各部分的工作状况对所述各部分进行时钟和电源管理的功率控制单元，所述功率管理单元分别与所述各部分连接。
在本实用新型所述的存储电路中，所述存储单元包括闪存存储器、随机存储器、非易失存储器等半导体存储器。
本实用新型还涉及一种存储模块，包括用于保存数据的存储单元，其特征在于，还包括用于与所述存储电路外部进行数据读写的高速串行接口和用于对读取或写入的数据验证并控制其读出或写入的控制单元，所述高速串行接口通过差分传输线与所述存储电路外部进行数据交换，所述高速串行接口、控制单元和存储单元依次连接。
在本实用新型所述的存储模块中，所述控制单元包括用于对高速串行数据进行8b/10b编解码、CRC校验以及存取指令解码的接口控制器以及用于选定存储器类型、执行存取指令的存储控制器，所述接口控制器连接在所述高速串行接口上，所述存储控制器与所述存储单元连接，所述接口控制器与所述存储控制器之间还依次连接。
在本实用新型所述的存储模块中，还包括依据所述存储电路各部分的工作状况对所述各部分进行时钟和电源管理的功率控制单元，所述功率管理单元分别与所述各部分连接。
在本实用新型所述的存储模块中，所述存储单元包括闪存存储器、随机存储器、非易失存储器等半导体存储器。
在本实用新型所述的存储模块中，所述存储模块的各组成部分设置于同一基板上，且具有将其除引脚外完全封闭为一体的绝缘封装。
本实用新型还涉及一种具有存储功能的装置，包括实现其功能的功能模 块及存储数据的存储功能模块，所述存储功能模块为上述存储电路或存储模块中的任意一种。
实施本实用新型的存储电路、存储模块及具有存储功能的装置，具有以下有益效果：由于采用高速串行接口作为与外部进行数据存取的通道，同时，与外部连接的线路为高速差分线，所述其数据读取速度快、抗干扰能力强；同时，由于采用功率控制单元和控制单元，其数据可靠性高、功耗较小。
附图说明
图1是本实用新型存储电路、储存模块及具有存储功能的装置实施例中存储电路的结构示意图；
图2是所述实施例中存储模块的结构示意图。
具体实施方式
下面将结合附图对本实用新型实施例作进一步说明。
如图1所示，本实用新型一种存储电路、储存模块及其装置实施例中，该存储电路包括功率控制器1、高速串行接口2、接口控制器3、存储控制器4和存储单元5；其中，上述接口控制器3和存储控制器4组成控制单元30。高速串行接口2与控制单元30连接，控制单元30又与存储单元5连接；功率控制器1分别连接高速串行接口2、接口控制器3、存储控制器4和存储单元5，依据上述各单元或组件的工作状态，通过对时钟和电源的管理有效降低功耗。具体而言，就是在上述各组件空闲时降低、关闭时钟或者仅提供能够保持数据刷新的电源。高速串行接口2通过差分传输线21向该存储电路外部传送数据或接收外部数据，采用高速串行接口2以及差分传输线21的目的在于提高数据的读写速率并有效提高接口数据的传输距离，在本实施例中，上述结构在时钟等配合下，可以实现1Gbps以上读写速率；同时，高速串行接口2还连接功率控制器1和接口控制器3，，上述接口控制器3连接高速串行接口2、功率控制器1和存储控制单元4，接口控制器3对其接受或发送的数据都采用8b/10b编解码、对其接受的数据采用CRC校验，这种设置提高了数据存取的可靠性。存储控制器4连接接口控制器3、功率控制器1和存储单元5，可支持多种形 式的半导体存储器。在本实施例中，上述存储单元5是闪存存储器，在其他实施例中，上述存储单元5也可以是随机存储器、非易失存储器等半导体存储器。
在其他实施例中，上述存储电路也可以只具有上述高速串行接口2、接口控制器3、存储控制器4和存储单元5，而没有功率控制器1。这样的结构虽然也可以实现数据的高速存取，在一定程度上解决了技术问题，但是，由于不对功率进行控制，会使得其功耗较大。
如图2所示，在本实施例中，还揭示了一种存储模块31，该存储模块31与上述存储电路的在其电路结构上是相同的，也包括功率控制器1、高速串行接口2、接口控制器3、存储控制器4和存储单元5，其连接关系等也与上述存储电路相同，是上述存储电路的具体体现。在本实施例中，上述存储模块31的各组成部分设置于同一基板(图中未示出)上，且具有将其除引脚外完全封闭为一体的绝缘封装(图中未示出)。而在其他实施例中，基本上，各组成部分也都是设置在同一基板上的，但是可以没有上述的封装。实际上，本实施例中描述的存储模块是一个带有封装的集成电路，其基板由硅片和封装的衬底材料构成；而在其他实施例中，上述存储模块也可以是不带封装的集成电路或用多个通用集成电路搭建的模块。总之，在本实施例中，上述存储模块是完全采用集成电路硬件实现的。由于整个装置为半导体集成，体积小，存储密度高，抗震性好。在其他实施例中，也可以不是传统意义上的集成电路，例如，可以是由多个通用集成电路搭建而成的普通的电路模块或厚膜电路等。
在本实施例中，还揭示了一种带有存储功能的装置，包括实现其功能的功能模块及存储数据的存储功能模块，存储功能模块为上述存储电路或存储模块中的任意一种。换句话说，上述带有存储功能的装置可以是带有电路或电路模块的、以实现其他功能为主要目的的、在实现其他功能时需要数据存储功能作为辅助的装置，这些装置遍布整个电子行业的应用领域，例如，该装置可以是一个单独的带有存储功能模块的中央处理器、流处理器、大容量的存储器、要求速度较快的媒体处理器或媒体处理装置或使用了上述处理器、存储器的电子设备等。这些装置区别于其他同类装置的一点是其具有的存储功能模块都采用了本实施例中的或上述其他实施中描述的存储电路或存储模块，以达到增加数据读取速度，提高其主要功能的处理效率的目的。
与现有技术相比，实施例中揭示的存储电路、储存模块及具有存储功能的装置具有如下优点：采用高速串行接口实现了1Gbps以上读写速率提高了存取速度；采用半导体集成保证了机械振动、冲击等应力环境条件下的存储可靠性；采用功率控制器有效降低了功耗；并且接口控制器中采用了8b/10b编解码和CRC校验，提高了数据存取的可靠性。满足了对于传输性能有较高要求应用领域。
以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种存储电路，包括用于保存数据的存储单元，其特征在于，还包括用于与所述存储电路外部进行数据读写的高速串行接口和用于对读取或写入的数据验证并控制其读出或写入的控制单元，所述高速串行接口通过差分传输线与所述存储电路外部进行数据交换，所述高速串行接口、控制单元和存储单元依次连接。
2.根据权利要求1所述的存储电路，其特征在于，所述控制单元包括用于对高速串行数据进行8b/10b编解码、CRC校验以及存取指令解码的接口控制器以及用于选定存储器类型、执行存取指令的存储控制器，所述接口控制器连接在所述高速串行接口上，所述存储控制器与所述存储单元连接，所述接口控制器与所述存储控制器之间还依次连接。
3.根据权利要求2所述的存储电路，其特征在于，还包括依据所述存储电路各部分的工作状况对所述各部分进行时钟和电源管理的功率控制单元，所述功率管理单元分别与所述各部分连接。
4.根据权利要求3所述的存储单元，其特征在于，所述存储单元包括闪存存储器、随机存储器、非易失存储器等半导体存储器。
5.一种存储模块，包括用于保存数据的存储单元，其特征在于，还包括用于与所述存储电路外部进行数据读写的高速串行接口和用于对读取或写入的数据验证并控制其读出或写入的控制单元，所述高速串行接口通过差分传输线与所述存储电路外部进行数据交换，所述高速串行接口、控制单元和存储单元依次连接。
6.根据权利要求5所述的存储模块，其特征在于，所述控制单元包括用于对高速串行数据进行8b/10b编解码、CRC校验以及存取指令解码的接口控制器以及用于选定存储器类型、执行存取指令的存储控制器，所述接口控制器 连接在所述高速串行接口上，所述存储控制器与所述存储单元连接，所述接口控制器与所述存储控制器之间还依次连接。
7.根据权利要求6所述的存储模块，其特征在于，还包括依据所述存储电路各部分的工作状况对所述各部分进行时钟和电源管理的功率控制单元，所述功率管理单元分别与所述各部分连接。
8.根据权利要求7所述的存储模块，其特征在于，所述存储单元包括闪存存储器、随机存储器、非易失存储器等半导体存储器。
9.根据权利要求8所述的存储模块，其特征在于，所述存储模块的各组成部分设置于同一基板上，且具有将其除引脚外完全封闭为一体的绝缘封装。
10.一种装置，包括实现其功能的功能模块及存储数据的存储功能模块，其特征在于，所述存储功能模块包括权利要求1-9任意一项所述的存储电路或存储模块。
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| CN2010201932335U CN201788691U (zh) | 2010-05-11 | 2010-05-11 | 存储电路、储存模块及具有存储功能的装置 |
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| CN2010201932335U CN201788691U (zh) | 2010-05-11 | 2010-05-11 | 存储电路、储存模块及具有存储功能的装置 |
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| CN201788691U true CN201788691U (zh) | 2011-04-06 |
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|---|---|
| CN (1) | CN201788691U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108155970A (zh) * | 2017-12-21 | 2018-06-12 | 中国电子科技集团公司第五十八研究所 | 一种抗干扰的高速串行接口及其实现方法 |
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2010
- 2010-05-11 CN CN2010201932335U patent/CN201788691U/zh not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108155970A (zh) * | 2017-12-21 | 2018-06-12 | 中国电子科技集团公司第五十八研究所 | 一种抗干扰的高速串行接口及其实现方法 |
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