CN103366809A - 非易失性存储装置、存储系统及其编程方法 - Google Patents

非易失性存储装置、存储系统及其编程方法 Download PDF

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Abstract

本发明公开了一种非易失性存储装置、存储系统以及对非易失性存储装置编程的方法，所述非易失性存储装置包括在垂直于衬底的方向上形成的单元串并通过串选择线单元来选择存储单元。所述编程方法包括：检测被选择存储块的损耗平均信息；根据所述损耗平均信息来确定对所述被选择存储块的串选择线的选择顺序；以及根据确定的选择顺序将数据写入所述被选择存储块。

Description

非易失性存储装置、存储系统及其编程方法
相关申请的交叉引用
本申请要求2012年4月3日在韩国知识产权局提交的韩国专利申请No.10-2012-0034496的优先权，在此通过引用方式将该韩国专利申请的全部内容并入本文。
背景技术
本文所述的本发明构思涉及半导体存储装置，更具体地说，涉及非易失性存储装置、存储系统以及非易失性存储装置的编程方法。
半导体存储装置可以是易失性的和非易失性的。易失性的半导体存储装置可以进行高速读写操作，但是在断电时会失去其所存储的内容。非易失性的半导体存储装置即使在断电时也可以保存其所存储的内容。非易失性的半导体存储装置可以用来存储无论是否通电都必须保存的内容。
非易失性的半导体存储装置可以包括掩模只读存储器（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）等。
闪存装置可以代表一种非易失性半导体存储装置。闪存装置可以广泛地用作信息家电（例如，计算机、手机、PDA、数码相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等）的声音和图像数据存储介质。
最近，已经研究出具有以三维方式堆叠的存储单元的半导体存储装置来提高半导体存储装置的集成度。
发明内容
本发明构思的示例性实施例提供了一种对非易失性存储装置编程的方法，所述非易失性存储装置包括在垂直于衬底的方向上形成的单元串，所述编程方法包括：检测被选择存储块的损耗平均信息；根据所述损耗平均信息来确定所述被选择存储块的串选择线的选择顺序；以及根据确定的选择顺序将数据写入所述被选择存储块。
本发明构思的示例性实施例还提供了一种存储系统，所述存储系统包括非易失性存储装置，所述非易失性存储装置包括与多条串选择线连接的存储块。所述存储系统可以包括存储器控制器，所述存储器控制器构造为控制所述非易失性存储装置以在编程操作时选择所述多条串选择线中的至少一条。可以根据所述存储块的损耗平均信息来改变所述多条串选择线的选择顺序。
本发明构思的示例性实施例还提供了一种非易失性存储装置，所述非易失性存储装置包括具有多个存储块的单元阵列，每个存储块均与多条串选择线连接。所述非易失性存储装置可以包括：页面缓冲器，所述页面缓冲器与所述单元阵列的位线连接；解码器，所述解码器通过所述多条串选择线与所述单元阵列连接；以及地址重新映射器，所述地址重新映射器构造为根据损耗平均信息来重新映射输入地址以向所述解码器提供重新映射后的地址。所述地址重新映射器构造为按照以下方式重新映射所述输入地址：根据所述损耗平均信息来调整对被选择存储块的多条串选择线的选择顺序。
附图说明
通过以下结合附图的描述将清楚上述的和其他的优点和特征，其中，除非另有说明，否则在全部附图中相同的附图标记表示相同的部件，并且在附图中：
图1是示意性示出根据本发明构思的一个实施例的存储系统的框图。
图2是示意性示出根据本发明构思的一个实施例的非易失性存储装置的框图。
图3是示出图2中的一个存储块的透视图。
图4是沿着示出图3中的垂直NAND单元串的I-I'线截取的截面图。
图5是根据本发明构思的另一个实施例的垂直非易失性存储器的透视图。
图6是沿着图5中的II-II'线截取的截面图。
图7是示意性示出根据本发明构思的一个实施例的非易失性存储装置的选择结构的电路图。
图8A至图8D是示出根据本发明构思的一个实施例的串选择线的选择顺序的图示。
图9是示意性示出在图1所示的存储系统中执行的编程方法的流程图。
图10A至图10H是示出从存储器控制器提供写入指令和与所选存储块有关的地址的方法的时序图。
图11是示意性示出根据本发明构思的另一个实施例的存储系统的框图。
图12A和图12B是示意性示出根据本发明构思的另一个实施例的非易失性存储装置的框图。
图13是示意性示出图12所示的非易失性存储装置的编程方法的流程图。
图14是描述图12A和图12B所示的非易失性存储装置的地址重新映射器的地址调整操作的表格。
图15是示出本发明构思的效果的示图。
图16是示出包括根据本发明构思的一个实施例的固态驱动器的用户设备的框图。
图17是示出根据本发明构思的另一个实施例的存储系统的框图。
图18是示出根据本发明构思的另一个实施例的数据存储装置的框图。
图19是示出包括根据本发明构思的一个实施例的闪存装置的计算机系统的框图。
具体实施方式
将参考附图详细地描述各实施例。然而，本发明构思可以以各种不同的形式来实施，而不应当被解释为仅限于所说明的各实施例。相反，提供这些示例是为了本公开是彻底和全面的，并且向本领域技术人员全面传达本发明构思的范围。因而，关于本发明构思的一些实施例没有描述已知的工艺、部件和技术。除非另有说明，否则在附图和说明书中相同的附图标记始终表示相同的部件，因而将不再重复说明。在附图中，为了清楚起见会放大各层和区域的尺寸和相对尺寸。
应当理解的是，虽然会在此使用术语“第一”、“第二”、“第三”等来描述不同的部件、组件、区域、层和/或部分，但是这些部件、组件、区域、层和/或部分不应当被这些术语所限制。这些术语仅用于将一个部件、组件、区域、层或部分与另一个区域、层或部分区分开。因而，下面描述的第一部件、组件、区域、层或部分也可以被称作第二部件、组件、区域、层或部分，而没有背离本发明构思的教导。
为了描述方便，在此可以使用空间相对术语，诸如“在……之下”、“在……下面”、“下面的”、“在……以下”、“在……上方”、“上面的”等，来描述如附图所示的一个部件或特征与另一个（或多个）部件或特征的关系。应当理解的是，除了附图中所示的方位以外，这些空间相对术语还旨在包括器件在使用或操作中的不同方位。例如，如果附图中的器件翻转，则被描述为在其他部件或特征“下面”或“之下”的部件将位于其他部件或特征的“上方”。因此，示例性术语“在……下面”和“在……以下”可以包括位于上方和位于下面两个方位。器件还可以有其他方位（旋转90度或在其他方位处），在此所使用的空间相对描述符应该被相应地解释。另外，应当理解的是，当一个层被称作在两个层“之间”时，其可以是这两个层之间仅有的层，或也可以存在一个或多个中间层。
在此所使用的术语仅仅是为了描述各特定实施例的目的，而不是要限制本发明构思。如在此所使用的那样，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文清楚地作了其他说明。还应当理解的是，当本申请中使用术语“包括”和/或“包含”时，指定了所述特征、整数、步骤、操作、部件和/或组件的存在，但并不排除存在或附加一个或多个其他特征、整数、步骤、操作、部件、组件和/或它们的组合。如在此所使用的那样，术语“和/或”包括一个或多个所列有关项目的任意和全部组合。而且，术语“示例性”旨在表示示例或说明。
还应当理解的是，当一个部件或层被称作在其他部件或层“之上”、“连接至”或“耦接至”其他部件或层或者与之“相邻”时，所述一个部件或层可以直接在其他部件或层之上、可以直接连接至或耦接至其他部件或层或者直接与之相邻，或者也可以存在中间部件或中间层。与之相反，当一个部件被称作直接在其他部件或层“之上”、直接“连接至”或直接“耦接至”其他部件或层或者直接与之“相邻”时，不存在中间部件或中间层。
除非另行定义，否则这里所使用的所有术语（其中包括技术和科学术语）具有与根据本发明构思所属领域的普通技术人员通常所理解的相同含义。还应当理解的是，比如在常用字典中所定义的术语应当被解释为具有与其在相关领域的情境和/或本说明书中一致的含义，而不应当按照理想化或过于正式的意义来解释（除非在此明确地如此定义）。
图1是示意性示出根据本发明构思的一个实施例的存储系统的框图。参考图1，存储系统100可以包括存储器控制器110和非易失性存储装置（NVM）120。存储系统100可以基于损耗平均信息调整非易失性存储装置120的串选择线的选择顺序。
存储器控制器110可以响应于来自外部设备的写入请求而控制非易失性存储装置120。存储器控制器110可以响应于来自主机的写入请求而向非易失性存储装置120提供写入指令CMD和用于选择存储单元的地址ADD'。存储器控制器110可以通过串选择线单元来选择存储单元以在所选的存储块存储数据。
存储块可以包括在垂直于衬底的方向上形成的多个单元串。包括在垂直于衬底的方向上形成的多个单元串的存储块可以与多条串选择线连接。可以通过多条串选择线来选择多个单元串。当多条串选择线中的一条串选择线被选择时，共享这条被选择的串选择线的单元串可以被选择。可以对被选择单元串中的存储单元编程。
存储器控制器110可以根据排列顺序在被选择的存储块中选择单元串。此外，存储器控制器110可以基于损耗平均信息按照排列顺序的反向顺序、Z字形顺序等在被选择的存储块中选择单元串。
存储器控制器110可以包括损耗平均管理器10和地址重新映射器20。损耗平均管理器10可以存储、更新和/或管理与非易失性存储装置120的所有存储块有关的损耗平均信息。例如，损耗平均管理器10可以由例如闪存转换层（FTL）之类的固件形成。
地址重新映射器20可以基于从损耗平均管理器10提供的损耗平均信息来重新建立被选择存储块的串选择线的选择顺序。例如，损耗平均信息可以包括存储块的擦除计数。当存储块的擦除计数低于参考值时，地址重新映射器20可以输出根据串选择线的排列顺序而选择的地址ADD。当存储块的擦除计数超过参考值时，地址重新映射器20可以输出用于改变串选择线的选择顺序而建立的地址ADD'。
非易失性存储装置120可以是垂直非易失性存储装置，其中所形成的单元串沟道与衬底垂直。非易失性存储装置120可以是存储装置，其中存储块可以与至少两条串选择线连接。非易失性存储装置120可以由作为储存介质的NAND闪存形成。然而，本发明构思不限于此。例如，非易失性存储装置120可以由作为储存介质的PRAM、MRAM、ReRAM、FRAM或不同类型存储装置的组合形成。
根据以上描述，本发明构思的存储系统100可以基于被选择存储块的损耗平均信息来改变被选择存储块的存储单元的选择顺序。例如，当被选择存储块的擦除计数低于参考值时，可以根据串选择线的排列顺序来选择被选择存储块的存储单元。当被选择存储块的擦除计数超过参考值时，可以按照串选择线的反向排列顺序来选择被选择存储块的存储单元。按照这种方式，可以使非易失性存储装置120中的存储块的存储单元的劣化均衡。也就是说，可以延长非易失性存储装置120的寿命或者提高数据的可靠性。
可以通过存储块单元来进行闪存装置的管理以使损耗平均均衡。然而，当存储块的选择顺序固定时，存储块中的存储单元可能会遇到不同的电压应力。包括形成为具有垂直结构的单元串的NAND闪存可能会遇到上述问题，在一些情况下，该问题会很严重。当字线堆叠时，处于同一层的存储单元可以共享一条字线。虽然存储单元与未选择的串选择线连接，但是经由字线供应的高编程电压会施加在存储单元上。这可能会降低存储单元的可靠性。在存储块的这些存储单元之中，上述问题会明显地出现在与稍后将被选择的串选择线连接的存储单元。通过基于损耗平均信息来改变串选择线的选择顺序，可以分散施加在存储块的存储单元上的应力。将结合图15更充分地描述这一方面。
如本文所述，可以根据损耗平均信息来改变串选择线的选择顺序。然而，本发明构思不限于此。例如，串选择线的选择顺序可以根据各种数据以及损耗平均信息（例如，擦除计数）而改变。
图2是示意性示出根据本发明构思的一个实施例的非易失性存储装置的框图。参考图2，非易失性存储装置120可以包括存储单元阵列121、解码器122、页面缓冲器123和控制逻辑124。
存储单元阵列121可以通过线125（可以包括字线或选择线SSL和GSL）与解码器122连接。存储单元阵列121可以通过位线BLs与页面缓冲器123连接。存储单元阵列121可以包括多个存储块BLK1至BLKz，每个存储块可以包括多个NAND单元串。可以通过多条串选择线来选择多个NAND单元串。
在存储单元阵列121中，每个NAND单元串可以具有在竖直方向上形成的沟道，多条字线可以在竖直方向上堆叠。其中将存储单元阵列110形成为上述串结构的存储装置可以被称为垂直非易失性存储装置或三维非易失性存储装置。其中在水平方向上或竖直方向上形成单元串的存储装置的存储单元可以被用作多层单元。
解码器122可以响应于通过存储器控制器110调整后的地址ADD'而在存储单元阵列121的存储块BLK1至BLKz中选择任何一个存储块。解码器120可以根据调整后的地址ADD'来激活被选择存储块的串选择线。利用调整后的地址ADD'，可以按照由存储器控制器110根据存储块的损耗平均信息（例如，擦除计数）调整后的顺序来选择串选择线。
解码器122可以在被选择存储块的字线中选择一条字线。解码器122可以向被选择存储块的字线提供字线电压。在编程操作时，解码器122可以分别将编程电压Vpgm和校验电压Vvfy传递至被选择的字线，并且将通过电压Vpass传递至未选择的字线。解码器122可以向选择线SSL和GSL提供选择信号以选择存储块、子块等。
页面缓冲器123可以根据操作模式而用作写入驱动器或读出放大器。在编程操作时，页面缓冲器123可以向存储单元阵列121的位线提供与将被编程的数据相对应的位线电压。在读取操作时，页面缓冲器123可以经由位线读出储存在被选择存储单元中的数据。页面缓冲器123可以锁存所读出的数据以将其输出至外部设备。
控制逻辑124可以响应于来自外部设备的指令CMD而控制解码器122和页面缓冲器123。控制逻辑124可以控制解码器122和页面缓冲器123以对位于通过调整后的地址ADD'而选择的存储单元中的输入数据进行编程。
本发明构思的非易失性存储装置120可以响应于来自存储器控制器110的调整后的地址ADD'而在被选择的存储块中选择存储单元。利用调整后的地址ADD'，可以在擦除计数超过参考值时切换串选择线的选择顺序。通过切换串选择线的选择顺序，可以均衡或降低施加在存储块的存储单元上的应力。
图3是示出图2中的一个存储块的透视图。图4是沿着线示出图3中的垂直NAND单元串的I-I'线截取的截面图。参考图3，存储块BLKi可以包括具有三维（3D）或垂直结构的单元串。存储块BLKi可以包括沿着多个方向x、y和z延伸的结构。现在参考图3和图4。
可以提供衬底111来形成存储块BLKi。例如，衬底111可以由p阱形成，在p阱中注入第V族元素（例如，硼）。可替换地，衬底111可以是设置在n阱内的口袋形（pocket）p阱。在下文中，假设衬底111是p阱。然而，衬底111不限于p阱。
在衬底111上可以设置多个沿着x方向延伸的掺杂区311至314。例如，多个掺杂区311至314可以由与衬底111不同的n型导体形成。在下文中，假设第一至第四掺杂区311至314是n型的。然而，第一至第四掺杂区311至314不限于n型。
在衬底111的位于第一掺杂区311与第二掺杂区312之间的部分上可以沿着z方向顺序地设置沿着y方向延伸的多个绝缘材料112。可以将绝缘材料112形成为沿着z方向间隔分开。在示例性实施例中，绝缘材料112可以包括例如氧化硅之类的绝缘材料。
在衬底111的位于第一掺杂区311与第二掺杂区312之间的部分上可以沿着y方向顺序地设置多根柱113，以便沿着z方向穿透所述多个绝缘材料112。例如，柱113可以穿过绝缘材料112与衬底111接触。柱113可以同时形成在衬底111的位于第二掺杂区312与第三掺杂区313之间的部分上和衬底111的位于第三掺杂区313与第四掺杂区314之间的部分上。
在示例性实施例中，每一根柱113可以由多种材料形成。例如，每一根柱113的表面层114可以包括第一类型硅材料。例如，每一根柱113的表面层114可以包括与衬底111相同类型的硅材料。在下文中，假设每一根柱113的表面层114包括p型硅。然而，每一根柱113的表面层114不限于p型硅。
每一根柱113的内层115可以由绝缘材料形成。例如，每一根柱113的内层115可以包括例如氧化硅之类的绝缘材料。例如，每一根柱113的内层115可以包括气隙。
在第一掺杂区311与第二掺杂区312之间可以沿着绝缘材料112、柱113和衬底111的暴露表面设置绝缘膜116。在示例性实施例中，在沿着z方向的最后一个绝缘材料112的暴露表面（朝着z方向）上设置的绝缘膜116可以被去掉。
在第一掺杂区311与第二掺杂区312之间的区域中，在绝缘膜116的暴露表面上可以设置第一导电材料211至291。例如，沿着y方向延伸的第一导电材料211可以设置在衬底111与该衬底111的相邻绝缘材料112之间。更具体地说，在y方向上延伸的第一导电材料211可以设置在衬底111与该衬底111的相邻绝缘材料112的下表面的绝缘膜116之间。
沿着y方向延伸的第一导电材料可以设置在绝缘材料112的特定绝缘材料的上表面的绝缘膜116与布置在该特定绝缘材料上部的绝缘材料的下表面的绝缘膜116之间。在示例性实施例中，第一导电材料211至291可以包括金属材料。在示例性实施例中，第一导电材料211至291可以包括例如多晶硅之类的导电材料。
在第二掺杂区312与第三掺杂区313之间的区域可以设置与第一掺杂区311和第二掺杂区312上相同的结构。例如，在第二掺杂区312与第三掺杂区313之间的区域可以设置有在y方向上延伸的多个绝缘材料112、沿着y方向顺序布置以便沿着z方向穿透绝缘材料112的多根柱113、设置在多根柱113和多个绝缘材料112的暴露表面上的绝缘膜116以及沿着y方向延伸的多个第一导电材料212至292。
在第三掺杂区313与第四掺杂区314之间的区域可以设置与第一掺杂区311和第二掺杂区312上相同的结构。例如，在第三掺杂区313与第四掺杂区314之间的区域可以设置有在y方向上延伸的多个绝缘材料112、沿着y方向顺序布置以便沿着z方向穿透绝缘材料112的多根柱113、设置在多根柱113和多个绝缘材料112的暴露表面上的绝缘膜116以及沿着y方向延伸的多个第一导电材料213至293。
在柱113上可以分别设置漏极320。这些漏极320可以是第二类型硅材料。这些漏极320可以是n型硅材料。在下文中，假设这些漏极320包括n型硅材料。然而，漏极320不限于包括n型硅材料。每一个漏极320的宽度都比相应的柱113的宽度更宽。每一个漏极320都以垫片的方式设置在相应的柱113的上表面上。
参考图4，单元串可以包括多个存储单元，这些存储单元形成在与位线连接的柱周围。为了便于描述，假设单元串包括7个存储单元。
柱113可以形成在第一掺杂区311与第二掺杂区312之间以沿着z方向穿透多个绝缘材料112。柱113可以经由绝缘材料112与衬底111接触。柱113可以包括沟道膜114和内部材料115。
沟道膜114可以包括具有第一传导类型的半导体材料（例如，硅）。例如，沟道膜114可以包括传导类型与衬底111相同的半导体材料（例如，硅）。在下文中，假设沟道膜114包括p型硅。然而，本发明构思不限于此。例如，沟道膜114可以包括具有不导电特性的本征半导体。
内部材料115可以包括绝缘材料。例如，内部材料115可以包括例如氧化硅之类的绝缘材料。例如，内部材料115可以包括气隙。
绝缘膜116可以设置在第一掺杂区311与第二掺杂区312之间的绝缘材料112和柱113的暴露表面上。导电材料（例如，211至291、212至292以及213至293）可以设置在相邻掺杂区311与掺杂区312之间的绝缘膜116的暴露表面上。
导电材料（例如，211至291、212至292以及213至293）与绝缘材料112可以由位于掺杂区311和312上的字线切口（word linecut）分开。在示例性实施例中，导电材料（例如，211至291、212至292以及213至293）可以包括金属导电材料。导电材料可以包括例如多晶硅之类的非金属导电材料。
漏极320可以形成在柱113上。在示例性实施例中，漏极320可以包括具有第二传导类型的半导体材料（例如，硅）。例如，漏极320可以包括n型半导体材料（例如，硅）。在下文中，假设漏极320包括n型硅。然而，本发明构思不限于此。在示例性实施例中，漏极320可以向柱113的沟道膜114的顶部延伸。
可以在漏极320上设置在x方向上延伸的位线BL（例如331、332和333）。位线BL可以与漏极320连接。在示例性实施例中，可以通过接触插头（未示出）使漏极320与位线BL相互连接。在示例性实施例中，位线BL可以包括金属导电材料。在示例性实施例中，位线BL可以包括例如多晶硅之类的非金属导电材料。
图5是根据本发明构思的另一个实施例的垂直非易失性存储器的透视图。图6是沿着图5中的线II-II'截取的横截面图。
参考图5和图6，沿着y方向延伸的字线WL<4>、WL<5>、WL<6>和WL<7>可以沿着z方向顺序地设置在衬底111上。可以沿着z方向将字线WL<4>、WL<5>、WL<6>和WL<7>间隔开。可以沿着y方向顺序地布置第一上柱UP1以穿透字线WL<4>、WL<5>、WL<6>和WL<7>。在本文中，字线WL<4>、WL<5>、WL<6>和WL<7>可以被称为上字线。
沿着y方向延伸的字线WL<0>、WL<1>、WL<2>和WL<3>可以沿着z方向顺序地设置在衬底111上。可以沿着z方向将字线WL<0>、WL<1>、WL<2>和WL<3>间隔开。可以沿着y方向顺序地布置第一下柱DP1以沿着z方向穿透字线WL<0>、WL<1>、WL<2>和WL<3>。可以沿着y方向顺序地布置第二下柱DP2以沿着z方向穿透字线WL<0>、WL<1>、WL<2>和WL<3>。在示例性实施例中，可以沿着z方向平行地布置第一下柱DP1与第二下柱DP2。在本文中，字线WL<0>、WL<1>、WL<2>和WL<3>可以被称为下字线。
沿着y方向延伸的字线WL<4>、WL<5>、WL<6>和WL<7>可以沿着z方向顺序地设置在衬底111上。可以沿着z方向将字线WL<4>、WL<5>、WL<6>和WL<7>间隔开。可以沿着y方向顺序地布置第二上柱UP2以沿着z方向穿透字线WL<4>、WL<5>、WL<6>和WL<7>。
在第一下柱DP1和第二下柱DP2上可以设置在y方向上延伸的公共源极线CSL。在示例性实施例中，公共源极线CSL可以是n型硅。在示例性实施例中，在公共源极线CSL由金属或者例如多晶硅之类的无极性导电材料形成的情况下，在公共源极线CSL与第一下柱DP1和第二下柱DP2之间可以附加地设置n型源极。在示例性实施例中，公共源极线CSL可以通过接触插头分别与第一下柱DP1和第二下柱DP2连接。
可以在第一上柱UP1和第二上柱UP2上分别设置漏极320。在示例性实施例中，漏极320可以是n型硅。沿着x方向延伸的多条位线BL<1>至BL<3>可以在y方向上顺序地设置在漏极320上。在示例性实施例中，位线BL<1>至BL<3>可以通过接触插头与漏极320连接。
第一上柱UP1和第二上柱UP2中的每一根柱可以包括表面层116”和内层114”。第一下柱DP1和第二下柱DP2中的每一根柱可以包括表面层116”和内层114”。第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的表面层116”可以分别包括阻挡绝缘膜、电荷储存膜和隧道绝缘膜。
第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的各个内层114”可以是p型硅。第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的内层114”可以作为主体。
第一上柱UP1可以通过第一管线接头PC1与第一下柱DP1连接。在示例性实施例中，第一上柱UP1的表面层116”可以通过第一管线接头PC1与第一下柱DP1的表面层连接。第一管线接头PC1的表面层可以由与柱UP1和DP1的表面层116”相同的材料形成。
在示例性实施例中，第一上柱UP1的内层114”可以通过第一管线接头PC1的内层与第一下柱DP1的内层连接。第一管线接头PC1的内层可以由与柱UP1和DP1的内层114”相同的材料形成。
也就是说，第一上柱UP1以及字线WL<4>、WL<5>、WL<6>和WL<7>可以形成第一上部串，而第一下柱DP1以及字线WL<0>、WL<1>、WL<2>和WL<3>可以形成第一下部串。第一上部串可以通过第一管线接头PC1与第一下部串连接。漏极320和位线BL<1>至BL<3>可以与第一上部串的一个或多个端部连接。公共源极线CSL可以与第一下部串的一个或多个端部连接。也就是说，第一上部串和第一下部串可以形成在位线BL<1>至BL<3>与公共源极线CSL之间连接的多个串。
同样，第二上柱UP2以及字线WL<4>、WL<5>、WL<6>和WL<7>可以形成第二上部串，而第二下柱DP2以及字线WL<0>、WL<1>、WL<2>和WL<3>可以形成第二下部串。第二上部串可以通过第二管线接头PC2与第二下部串连接。漏极320和位线BL<1>至BL<3>可以与第二上部串的一个或多个端部连接。公共源极线CSL可以与第二下部串的一个或多个端部连接。也就是说，第二上部串和第二下部串可以形成在位线BL<1>至BL<3>与公共源极线CSL之间连接的多个串。
在示例性实施例中，第一和第二管线接触栅极（未示出）可以分别用来在第一管线接头PC1和第二管线接头PC2的主体（即，内层114”）上形成沟道。例如，第一和第二管线接触栅极可以分别设置在第一管线接头PC1和第二管线接头PC2的表面上。
相邻的下柱DP1和DP2可以共享字线WL<0>、WL<1>、WL<2>和WL<3>。然而，当增加与上柱UP1和UP2相邻的上柱时，可以将相邻的上柱构造为共享字线WL<4>、WL<5>、WL<6>和WL<7>。
利用参考图3至图6描述的垂直非易失性存储装置，存储块可以包括多个单元串，每一个单元串被至少两个串选择线选择。然而，形成在同一层的存储单元虽然与未被选择的串选择线连接，但是这些存储单元会暴露于编程电压。
图7是示意性示出根据本发明构思的一个实施例的非易失性存储装置的选择结构的电路图。参考图7，存储块可以包括多个单元串。存储块可以与用于选择多个单元串的多条串选择线SSL<0>至SSL<2>连接。
可以通过激活待选择存储块的块选择信号BLKWL来选择一个或多个存储块。块选择信号BLKWL可以接通或断开解码器122中的路径晶体管122a和122b。选择信号SS<0>至SS<2>可以通过路径晶体管122a发送至串选择线SSL<0>至SSL<2>。驱动信号S<0>至S<7>可以通过路径晶体管122b发送至线路WL<0>至WL<7>和GSL。
当选择信号SS<0>被激活时，与串选择线SSL<0>连接的单元串可以与位线BL<0>至BL<2>分别电连接。当提供驱动信号S<0>至S<7>时可以对子块SB<0>中的存储单元编程。当选择信号SS<1>被激活时，与串选择线SSL<1>连接的单元串可以与位线BL<0>至BL<2>分别电连接。当提供驱动信号S<0>至S<7>时可以对子块SB<1>中的存储单元编程。当选择信号SS<2>被激活时，与串选择线SSL<2>连接的单元串可以与位线BL<0>至BL<2>分别电连接。当提供驱动信号S<0>至S<7>时可以对子块SB<2>中的存储单元编程。
利用本发明构思，可以根据被选择的存储块的损耗平均信息来改变选择信号SS<0>至SS<2>的激活顺序。在这种情况下，可以显著地降低由于串选择线的固定选择顺序而在存储块中的特定存储单元所引起的电压应力。这将在下面更完整地描述。
图8A至图8D是示出根据本发明构思的一个实施例的串选择线的选择顺序的图示。
图8A示出根据串选择线的排列顺序SSL<0>至SSL<7>来顺序地选择存储单元的情况。在被选择的存储块中可以选择与串选择线SSL<0>连接的存储单元。例如，当电源电压Vcc施加至串选择线SSL<0>并且接地电压（例如，0V）施加至串选择线SSL<1>至SSL<7>时，可以选择与串选择线SSL<0>连接的存储单元。可以通过顺序地施加至字线WL<0>至WL<7>的编程电压来对被选择单元串的存储单元编程。
当电源电压Vcc施加至串选择线SSL<1>并且接地电压（例如，0V）施加至串选择线SSL<0>和SSL<2>至SSL<7>时，可以选择与串选择线SSL<1>连接的存储单元。可以通过顺序地施加至字线WL<0>至WL<7>的编程电压来对被选择单元串的存储单元编程。可以按照与上文所述方式相同或相似的方式顺序地选择其余的串选择线SSL<2>至SSL<7>。
图8A中的串选择线的选择顺序可以作为一般非易失性存储装置的默认值。也就是说，当擦除计数低于参考值时，存储器控制器110可以生成地址ADD以便如图8A所示地选择串选择线。
图8B示出按照图8A所示顺序的反向顺序来选择串选择线的情况。也就是说，在被选择的存储块中，可以首先选择与串选择线SSL<7>连接的存储单元。当电源电压Vcc施加至串选择线SSL<7>并且接地电压（例如，0V）施加至串选择线SSL<0>至SSL<6>时，可以选择与串选择线SSL<7>连接的存储单元。可以通过顺序地施加至字线WL<0>至WL<7>的编程电压来对被选择单元串的存储单元编程。
当电源电压Vcc施加至串选择线SSL<6>并且接地电压（例如，0V）施加至串选择线SSL<0>至SSL<5>和SSL<7>时，可以选择与串选择线SSL<6>连接的存储单元。可以通过顺序地施加至字线WL<0>至WL<7>的编程电压来对被选择单元串的存储单元编程。可以按照与上文所述方式相同或相似的方式顺序地选择其余的串选择线SSL<0>至SSL<5>。
图8C示出从中心向外侧来选择串选择线的情况。如图8C所示，可以根据第一选择方式ME1或第二选择方式ME2来选择串选择线SSL<0>至SSL<7>。
利用第一选择方式ME1，可以首先选择与串选择线SSL<3>连接的被选择存储块的存储单元。接着，可以顺序地选择串选择线SSL<2>、串选择线SSL<1>和串选择线SSL<0>。用①表示的箭头显示了该选择顺序。然后，可以首先选择与串选择线SSL<4>连接的被选择存储块的存储单元。接着，可以顺序地选择串选择线SSL<5>、串选择线SSL<6>和串选择线SSL<7>。用②表示的箭头显示了该选择顺序。
利用第二选择方式ME2，可以首先选择与串选择线SSL<4>连接的被选择存储块的存储单元。接着，可以顺序地选择串选择线SSL<5>、串选择线SSL<6>和串选择线SSL<7>。用①表示的箭头显示了该选择顺序。然后，可以首先选择与串选择线SSL<3>连接的被选择存储块的存储单元。接着，可以顺序地选择串选择线SSL<2>、串选择线SSL<1>和串选择线SSL<0>。用②表示的箭头显示了该选择顺序。
图8D示出从中心向外侧选择串选择线的另一种情况。如图8D所示，可以根据第一z字形方式Zig1或第二z字形方式Zig2来选择串选择线SSL<0>至SSL<7>。
利用第一z字形方式Zig1，可以首先选择与串选择线SSL<3>连接的被选择存储块的存储单元。接着，可以顺序地选择串选择线SSL<4>、串选择线SSL<2>、串选择线SSL<5>和串选择线SSL<1>。然后，可以顺序地选择串选择线SSL<6>、串选择线SSL<0>和串选择线SSL<7>。
利用第二z字形方式Zig2，可以首先选择与串选择线SSL<4>连接的被选择存储块的存储单元。接着，可以顺序地选择串选择线SSL<3>、串选择线SSL<5>、串选择线SSL<2>和串选择线SSL<6>。然后，可以顺序地选择串选择线SSL<1>、串选择线SSL<7>和串选择线SSL<0>。
在存储块中的串选择线的上述选择顺序是示例性的。可以基于被选择存储块的损耗平均信息来调整地址，以便按照不同的选择顺序来选择串选择线。
图9是示意性示出在图1所示的存储系统中执行的编程方法的流程图。参考图9，在编程操作时，存储器控制器110可以基于被选择存储块的损耗平均信息WLCNT重新配置串选择线的地址。下面，将根据擦除计数来描述损耗平均信息WLCNT。
在操作S110中，如果主机请求写入操作，则可以向存储器控制器110提供与写入请求相对应的逻辑地址。通常，可以通过闪存转换层（FTL）将从主机提供的逻辑地址映射到物理地址。利用映射地址ADD，可以根据排列顺序来顺序地选择存储块的串选择线。
在操作S120中，存储器控制器110可以检测被选择存储块的损耗平均信息（例如，擦除计数）。在示例性实施例中，可以从存储器控制器110的损耗平均管理器10提供被选择存储块的损耗平均信息（例如，擦除计数）。
在操作S130中，存储器控制器110可以将损耗平均信息WLCNT的值与参考值比较，并且可以根据比较结果得出方法。当损耗平均信息WLCNT的值小于参考值1K（1024）时，该方法进行操作S140。当损耗平均信息WLCNT的值大于或等于参考值1K（1024）并且小于参考值2K（2048）时，该方法进行操作S150。当损耗平均信息WLCNT的值大于或等于参考值2K（2048）时，该方法进行操作S160。如本文所述，可以根据损耗平均信息WLCNT将存储块分成三组。然而，本发明构思不限于此。例如，可以根据损耗平均信息WLCNT将存储块分成两组或者四组或更多组。
在操作S140中，存储器控制器110可以保持与损耗平均信息WLCNT的值大于或等于0并且小于1K（1024）的存储块关联的串选择线地址，以具有默认值。存储器控制器110的地址重新映射器20可以建立串选择线地址，使得根据SSL<0>至SSL<7>的排列顺序（例如，升序）来选择被选择存储块的串选择线。如果默认值被设置成使得串选择线的选择顺序遵循排列顺序，则地址重新映射器20可以旁路与默认值相对应的串选择线地址。
在操作S150中，存储器控制器110可以重新配置与损耗平均信息WLCNT的值大于或等于1K并且小于2K的存储块关联的串选择线地址。存储器控制器110的地址重新映射器20可以建立串选择线地址，使得按照不同于SSL<0>至SSL<7>的排列顺序来选择被选择存储块的串选择线。例如，地址重新映射器20可以调整串选择线地址，使得根据图8C和图8D所示的顺序之一来选择串选择线。
在操作S160中，存储器控制器110可以调整与损耗平均信息WLCNT的值大于或等于2K的存储块关联的串选择线地址，使得按照排列顺序的反向顺序（例如，降序）来选择串选择线。例如，存储器控制器110的地址重新映射器20可以调整串选择线地址，使得按照与SSL<0>至SSL<7>的排列顺序相反的反向顺序SSL<7>至SSL<0>来选择被选择存储块的串选择线。
在操作S140、S150和S160中，调整后的地址（包括调整后的串选择线地址）可以称为次级物理地址。与次级物理地址相比，由FTL产生的物理地址可以称为初级物理地址。图1中的ADD重新映射器20可以通过其自身的映射表或根据步骤S140、S150和S160所示的映射规则来将初级物理地址转换为次级物理地址。如果重新映射器旁路了初级物理地址，那么次级物理地址与初级地址相同。
在本发明构思的另一个实施例中，FTL可以包括重新映射器。FTL可以接收来自主机的逻辑地址并且产生物理地址，该物理地址可以反映用于选择串选择线地址的调整后的顺序。
在操作S170中，存储器控制器110可以根据旁路的或调整后的串选择线地址在被选择的存储块对数据编程。
根据以上描述，存储器控制器110可以根据损耗平均信息WLCNT来选择性地调整串选择线地址。因此，非易失性存储装置120不需要调整串选择线地址或者包括支持串选择线地址调整的功能。
图10A至图10H是示出从存储器控制器提供写入指令和与所选存储块有关的地址的方法的时序图。存储器控制器110（如图1所示）可以根据被选择存储块的损耗平均信息WLCTN来确定串选择线地址的输出顺序。存储器控制器110可以基于所确定的顺序来向非易失性存储装置120提供用于选择存储单元的地址。在本文中，行和列地址的变化可以被忽略以描述串选择线地址的转换顺序。在写入指令序列中可以不示出被多次提供的与串选择线地址有关的行和列地址。然而，串选择线地址的位置不限于本实施例或者本文公开的其他实施例。串选择线地址可以被指定为列地址、行地址或块地址的一部分。地址序列的排列以及地址序列自身的定义可以根据非易失性存储装置120的单元阵列结构而不同。编程之前的数据传送尺寸可以根据体系结构（例如，非易失性存储装置120的页面缓冲器、地址缓冲器和指令锁存器的尺寸）而不同。数据传送的尺寸可以以一个或多个页面为单位。
参考图10A，存储器控制器110可以根据排列顺序向非易失性存储装置120提供被选择存储块的串选择线地址。存储器控制器110可以向非易失性存储装置120提供写入指令序列。当非易失性存储装置120的状态信号R/B处于就绪状态（例如，高状态）时，存储器控制器110可以向写入指令序列80h-ADD0-Din-10h提供非易失性存储装置120的输入/输出端I/Oi。非易失性存储装置120可以响应于表示编程确认的输入‘10h’而将状态信号R/B的状态切换为忙碌状态（例如，低状态）。非易失性存储装置120可以在与地址ADD0相对应的存储区域对输入数据Din编程。
如图10A所示，地址ADD0可以包括列地址CA、行地址RA、块地址BA和串选择线地址SSL<0>。示出了被选择串选择线SSL<0>上的一个指令序列。然而，应当理解，连续提供与相应的列和相应的字线（例如，WL<0>至WL<7>）有关的写入指令序列。为了便于描述，在指令序列中仅代表性地示出串选择线SSL<0>、SSL<1>和SSL<2>的情况。地址ADD1可以包括列地址CA、行地址RA、块地址BA和串选择线地址SSL<1>。地址ADD2可以包括列地址CA、行地址RA、块地址BA和串选择线地址SSL<2>。
根据以上描述，可以按照排列顺序（SSL<0>至SSL<7>）顺序地选择被选择存储块的串选择线。
参考图10B，在所选串的单元对前一数据编程的过程中，在非易失性存储装置120的状态信号R/B处于忙碌状态（例如，低状态）时，存储器控制器110可以向非易失性存储装置120提供程序指令、列和行地址、块地址、串选择线地址和/或串行数据。数据传送量取决于非易失性存储装置120的页面缓冲器的容量。通过存储下一指令、下一地址和/或下一数据，如果在对当前选择的单元串编程的过程中非易失性存储装置可以准备下一编程操作，那么非易失性存储装置120可以节省编程时间。
参考图10C，存储器控制器110可以按照排列顺序的反向顺序来向非易失性存储装置120提供被选择存储块的串选择线地址。
地址ADD0可以包括列地址CA、行地址RA、块地址BA和串选择线地址SSL<7>。地址ADD1可以包括列地址CA、行地址RA、块地址BA和串选择线地址SSL<6>。地址ADD2可以包括列地址CA、行地址RA、块地址BA和串选择线地址SSL<5>。根据以上描述，可以按照排列顺序的反向顺序（SSL<7>至SSL<0>）来顺序地选择被选择存储块的串选择线。
参考图10D，示出了与图8C中的第一选择方式ME1相对应的写入指令序列。存储器控制器110可以从中心向边缘提供被选择存储块的串选择线地址。与相应的列或相应的字线（例如，WL<0>至WL<7>）有关的写入指令序列遵循与串选择线相对应的写入指令序列。
地址ADD0可以包括串选择线地址SSL<3>，地址ADD1可以包括串选择线地址SSL<2>，地址ADD2可以包括串选择线地址SSL<1>，地址ADD3可以包括串选择线地址SSL<0>。然后，地址ADD4可以包括串选择线地址SSL<4>，地址ADD5可以包括串选择线地址SSL<5>，地址ADD6可以包括串选择线地址SSL<6>，地址ADD7可以包括串选择线地址SSL<7>。
部分地改变该顺序以应用图8C中的第二选择方式ME2。
参考图10E，示出了与图8D中的第一z字形方式Zig1相对应的写入指令序列。存储器控制器110可以根据关于串选择线的排列顺序的第一z字形方式Zig1或第二z字形方式Zig2来提供被选择存储块的串选择线地址。与相应的列或相应的字线（例如，WL<0>至WL<7>）有关的写入指令序列遵循与串选择线相对应的写入指令序列。
地址ADD0可以包括串选择线地址SSL<3>，地址ADD1可以包括串选择线地址SSL<4>，地址ADD2可以包括串选择线地址SSL<2>，地址ADD3可以包括串选择线地址SSL<5>。然后，虽然在附图中没有示出，但是地址ADD4可以包括串选择线地址SSL<1>，地址ADD5可以包括串选择线地址SSL<6>，地址ADD6可以包括串选择线地址SSL<0>，地址ADD7可以包括串选择线地址SSL<7>。
参考图10F，存储器控制器110可以按照根据本发明构思的其他实施例的其他顺序来向非易失性存储装置120提供被选择存储块的串选择线地址。
地址ADD可以包括列地址CA、行地址RA、块地址BA。串选择线地址SSL可以被指定为列地址CA、行地址RA或块地址BA。在地址传送之后可以传送与串选择线地址SSL相对应的数据传送Din。存储器控制器110可以向非易失性存储装置120提供写入指令序列。当非易失性存储装置120的状态信号R/B处于就绪状态（例如，高状态）时，存储器控制器110可以向写入指令序列80h-ADD0-Din0-10h提供非易失性存储装置120的输入/输出端I/Oi。非易失性存储装置120可以响应于表示编程确认的输入‘10h’而将状态信号R/B的状态切换为忙碌状态（例如，低状态）。非易失性存储装置120可以在与地址ADD0相对应的存储区域对输入数据Din编程。
参考图10G，存储器控制器110可以按照根据本发明构思的其他实施例的其他顺序来向非易失性存储装置120提供被选择存储块的串选择线地址。
地址ADD可以包括列地址CA、行地址RA。串选择线地址SSL可以被指定为列地址CA或行地址RA。在地址传送之后可以传送与串选择线地址SSL相对应的数据传送Din。存储器控制器110可以向非易失性存储装置120提供写入指令80h（页面写入指令）或85h（随机写入指令）。随机写入指令可以只传送根据页面写入指令传送的地址的一部分。随机写入（相对于页面写入）没有传送的其余地址可以假设为与页面写入的那些地址相同。换句话说，随机写入指令可以发送用于决定下一串选择线地址的唯一地址。当非易失性存储装置120的状态信号R/B处于就绪状态（例如，高状态）时，存储器控制器110可以向写入指令序列80h-ADD0-Din0-10h提供非易失性存储装置120的输入/输出端I/Oi。非易失性存储装置120可以响应于表示编程确认的输入‘10h’而将状态信号R/B的状态切换为忙碌状态（例如，低状态）。非易失性存储装置120可以在与地址ADD0相对应的存储区域对输入数据Din0编程。在地址ADD0对Din0编程之后，非易失性存储装置120可以保持行地址RA0、RA1和RA2相同，并且下一指令85h（随机写入）可以仅改变与选择的串选择线地址有关的列地址。
然而，随机写入（85h）的地址形式可以根据非易失性存储装置120的体系结构而变化。具有地址ADD1的随机写入指令（85h）可以改变存储在非易失性存储装置120的页面缓冲器中的页面数据。通过发送随机写入指令，存储器控制器110可以改变串选择线地址以及存储在非易失性存储装置120的页面缓冲器中的全部或部分页面数据。
参考图10H，存储器控制器110可以在发送85h（随机写入指令）和10h（确认指令）之前向非易失性存储装置120提供80h（页面写入指令）和10h（确认指令）。在地址ADD0对Din0编程之后，非易失性存储装置120可以保持行地址RA0、RA1、RA2相同，并且下一指令85h（随机写入）可以仅改变与确定串选择线地址有关的列地址。但是，随机写入（85h）的地址形式可以根据非易失性存储装置120的体系结构而变化。
从非易失性存储器控制装110传送的地址和数据在传送前可以根据非易失性存储装置120的存储块的损耗平均信息WLCNT进行排列。例如，参考图10H，根据确定串选择线地址顺序的损耗平均信息，可以首先传送地址ADD7及其相应数据Din7，而地址ADD6及其相应数据Din6可以随后传送。
参考图1，本文描述了通过存储器控制器110的地址重新映射来改变串选择线的选择顺序的技术。在这种情况下，可以将本发明构思的编程方法应用于其他类似的非易失性存储装置。
图11是示意性示出根据本发明构思的另一个实施例的存储系统的框图。参考图11，存储系统400可以包括存储器控制器410和非易失性存储装置420。在本文中，存储器控制器410可以基于损耗平均信息向非易失性存储装置420提供特定写入指令CMD。例如，存储器控制器410可以向非易失性存储装置420提供包含损耗平均信息的写入指令CMD。例如，写入指令CMD可以是SET_FEATURE指令以配置非易失性存储装置420。可以在SET_FEATURE指令之后立即或此后不久传送配置信息（例如，损耗平均或选择线地址序列的变化）。非易失性存储装置420可以响应于写入指令CMD和损耗平均信息而重新配置串选择线地址。
存储器控制器410可以包括损耗平均管理器415，其构造为管理非易失性存储装置420的所有存储块的损耗平均信息。当从外部设备请求写入操作时，存储器控制器410可以向非易失性存储装置420提供包含损耗平均信息WLCNT的写入指令CMD。
非易失性存储装置420可以响应于包含损耗平均信息WLCNT的写入指令CMD而重新映射串选择线地址。非易失性存储装置420可以包括地址重新映射器425，其构造为调整串选择线地址。地址重新映射器425可以基于包含在指令中的损耗平均信息WLCNT来重新建立被选择存储块的串选择线的选择顺序。通过地址重新映射器425，非易失性存储装置420可以按照排列顺序、排列顺序的反向顺序或z字形顺序来选择串选择线。
根据以上描述，本发明构思的存储系统400可以包括存储器控制器410，其构造为向损耗平均信息WLCNT提供写入指令。非易失性存储装置420可以基于提供有写入指令的损耗平均信息WLCNT来调整被选择存储块中的串选择线的选择顺序。
图12A和图12B是示意性示出根据本发明构思的另一个实施例的非易失性存储装置420的框图。参考图12A和图12B，非易失性存储装置420可以包括存储单元阵列421A或421B、解码器422、页面缓冲器423、控制逻辑424以及地址重新映射器425。组成元件421A或421B至423的构造可以与图1所示元件的构造相同，因而省略它们的描述。
控制逻辑424可以响应于来自外部设备的指令CMD而控制页面缓冲器423和地址重新映射器425。控制逻辑424可以向地址重新映射器425提供包含在指令CMD中的损耗平均信息WLCNT。地址重新映射器425可以基于损耗平均信息WLCNT来重新配置输入地址ADD的串选择线地址。可以将被重新配置以调整串选择线的顺序的地址ADD'提供至解码器422。通过地址重新映射器425，可以按照排列顺序、排列顺序的反向顺序或z字形顺序来选择被选择存储块的串选择线。
非易失性存储装置420可以基于从存储器控制器410提供的损耗平均信息WLCNT来调整串选择线地址。当损耗平均计数（例如，擦除计数）超过参考值时可以切换串选择线的选择顺序。通过切换串选择线的选择顺序，可以降低施加在存储块的存储单元上的应力。
非易失性存储装置420中的存储块的损耗平均信息WLCNT可以被储存在非易失性存储器地址页面的虚拟区域中，该虚拟区域不会用来存储用户数据。在对用户数据编程时，存储器控制器可以将损耗平均信息储存在虚拟区域中。虚拟区域可以包含在非易失性存储装置421A的所有页面中或者非易失性存储装置421B的存储块中。损耗平均信息可以在非易失性存储系统400的电源断开之前储存在非易失性存储装置420中，并且在非易失性存储系统400接通电源时从非易失性存储装置420中读取。当损耗平均信息储存在非易失性存储装置420中时，为了使损耗平均计数具有更好的可靠性，可以对损耗平均计数的重要位复制和加密。
图13是示意性示出图12A和图12B所示的非易失性存储装置的编程方法的流程图。参考图13，非易失性存储装置420可以基于包含在指令中的损耗平均信息来重新映射串选择线地址。
在操作S210中，非易失性存储装置420可以接收来自存储器控制器410的包含损耗平均信息WLCNT的写入指令CMD。存储器控制器410可以检测与被选择的存储块相对应的损耗平均信息并对其编码以包含在写入指令中。控制逻辑424可以对写入指令解码以提取损耗平均信息WLCNT。控制逻辑424可以将损耗平均信息WLCNT提供至地址重新映射器425。
在操作S220中，地址重新映射器425可以从损耗平均信息WLCNT中获取被选择存储块的群组信息。地址重新映射器425可以根据该群组信息而将输入地址ADD重新配置为调整后的地址ADD'。
在操作S230中，地址重新映射器425可以进行操作步骤的分支，以根据损耗平均信息WLCNT确定被选择存储块的串选择线的选择顺序。当损耗平均信息WLCNT的值大于或等于参考值0并且小于参考值1K（1024）时，该方法进行操作S240。当损耗平均信息WLCNT的值大于或等于参考值1K（1024）并且小于参考值2K（2048）时，该方法进行操作S250。当损耗平均信息WLCNT的值大于或等于参考值2K（2048）时，该方法进行操作S260。在本文中，可以根据损耗平均信息WLCNT将存储块分成三组。然而，本发明构思不限于此。例如，可以根据损耗平均信息WLCNT将存储块分成两组或者四组或更多组。
在操作S240中，地址重新映射器425可以保持与损耗平均信息WLCNT的值大于或等于0并且小于1K（1024）的存储块关联的串选择线地址，以具有默认值。地址重新映射器425可以建立串选择线地址，使得根据SSL<0>至SSL<7>的排列顺序（例如，升序）来选择被选择存储块的串选择线。如果默认值被设置成使得串选择线的选择顺序遵循排列顺序，则地址重新映射器425可以旁路与默认值相对应的串选择线地址。
在操作S250中，地址重新映射器425可以重新配置与损耗平均信息WLCNT的值大于或等于1K并且小于2K的存储块关联的串选择线地址。地址重新映射器425可以建立串选择线地址，使得按照不同于SSL<0>至SSL<7>的排列顺序来选择被选择存储块的串选择线。例如，地址重新映射器425可以调整串选择线地址，使得根据图8C和图8D所示的顺序之一来选择串选择线。
在操作S260中，地址重新映射器425可以调整与损耗平均信息WLCNT的值大于或等于2K的存储块关联的串选择线地址，使得按照排列顺序的反向顺序（例如，降序）来选择串选择线。例如，地址重新映射器425可以调整串选择线地址，使得按照与SSL<0>至SSL<7>的排列顺序相反的反向顺序SSL<7>至SSL<0>来选择被选择存储块的串选择线。
在操作S270中，控制逻辑424可以在与调整后的地址ADD'相对应的存储块对数据编程。也就是说，通过地址重新映射器425，可以考虑损耗平均信息WLCNT对根据串选择线地址选择的存储块的存储单元编程。
根据以上描述，存储器控制器410可以向非易失性存储装置420提供具有写入指令的损耗平均信息WLCNT。非易失性存储装置420可以基于损耗平均信息WLCNT来重新配置被选择存储块的串选择线地址。
图14是描述图12A和图12B所示的非易失性存储装置的地址重新映射器的地址调整操作的表格。参考图14，输入串选择线地址可以根据损耗平均信息WLCNT按照相同的顺序或改变后的顺序被重新映射。
如果被选择存储块的损耗平均信息WLCNT的值大于或等于0并且小于1K（1024），则地址重新映射器425可以输出与输入值相同的调整后地址ADD'。也就是说，当输入地址ADD的串选择线的地址对应于SSL<3>时，地址重新映射器425可以输出相同的串选择线地址SSL<3>。
如果被选择存储块的损耗平均信息WLCNT的值大于或等于1K并且小于2K，则地址重新映射器425可以调整输入地址，使得按照z字形方式选择串选择线。例如，串选择线地址SSL<0>、SSL<1>、SSL<2>和SSL<3>可以分别映射到串选择线地址SSL<3>、SSL<4>、SSL<2>和SSL<5>。此外，串选择线地址SSL<4>、SSL<5>、SSL<6>和SSL<7>可以分别映射到串选择线地址SSL<1>、SSL<6>、SSL<0>和SSL<7>。
地址重新映射器425可以调整串选择线地址，以便在被选择存储块的损耗平均信息WLCNT的值大于或等于2K时按照排列顺序的反向顺序进行选择。例如，串选择线地址SSL<0>、SSL<1>、SSL<2>和SSL<3>可以分别映射到串选择线地址SSL<7>、SSL<6>、SSL<5>和SSL<4>。此外，串选择线地址SSL<4>、SSL<5>、SSL<6>和SSL<7>可以分别映射到串选择线地址SSL<3>、SSL<2>、SSL<1>和SSL<0>。
图15是示出本发明构思的效果的示图。参考图15，在存储块的串选择线的选择顺序固定的情况下，示出了根据编程进度形成的存储单元的阈值电压分布。根据编程进度，示出了共享各个串选择线SSL<0>至SSL<7>的存储单元的阈值电压分布。
在编程之前，与串选择线SSL<0>连接的所有存储单元都包括在阈值电压分布500中。当在被选择的存储单元对2位数据编程时，可以形成用实线表示的阈值电压分布510、520、530和540。由于字线堆叠结构，与串选择线SSL<0>连接的存储单元被施加应力，直到与串选择线SSL<1>至SSL<7>连接的存储单元被编程为止。在完成对与串选择线SSL<7>连接的存储单元的编程之后，可以形成如虚线所示的阈值电压分布510'、520'、530'和540'。
在编程之前，与串选择线SSL<1>连接的所有存储单元都包括在阈值电压分布500中。当完成编程操作时，可以形成用实线表示的阈值电压分布511、521、531和541。由于字线堆叠结构，与串选择线SSL<1>连接的存储单元被施加应力，直到与串选择线SSL<2>至SSL<7>连接的存储单元被编程为止。在完成对与串选择线SSL<7>连接的存储单元的编程之后，可以形成如虚线所示的阈值电压分布511'、521'、531'和541'。
在编程之前，与串选择线SSL<6>连接的所有存储单元都包括在阈值电压分布500中。当完成编程操作时，可以形成用实线表示的阈值电压分布516、526、536和546。由于字线堆叠结构，与串选择线SSL<6>连接的存储单元被施加应力，直到与串选择线SSL<7>连接的存储单元被编程为止。在完成对与串选择线SSL<7>连接的存储单元的编程之后，可以形成如虚线所示的阈值电压分布516'、526'、536'和546'。这里，在与串选择线SSL<6>连接的存储单元之中，具有擦除状态的存储单元会在与串选择线SSL<0>连接的存储单元被编程时的时间点被施加应力。为此，与擦除状态E0相对应的分布516'会被额外加宽。在这种情况下，应力会额外地施加在存储单元上，因而加速了氧化膜的劣化。
具体地说，在编程之前，与串选择线SSL<7>连接的所有存储单元都包括在阈值电压分布500中。在与串选择线SSL<7>连接的存储单元被编程之前，可以形成如虚线517'所示的阈值电压分布。根据阈值电压分布517，在与擦除状态E0相对应的存储单元之中由于叠加的应力而会存在阈值电压分布高于0V的存储单元。在完成对与串选择线SSL<7>连接的存储单元的编程之后，可以形成如虚线所示的阈值电压分布517'、527'、537'和547'。
这里，存储单元的与擦除状态E0相对应的阈值电压分布517'可能在数据读取操作时产生错误。因为与串选择线SSL<7>连接的存储单元被叠加地施加应力，所以存储单元的氧化膜会相对迅速地劣化。
可以通过利用损耗平均信息改变串选择线的选择顺序来解决上述问题。利用本发明构思可以均衡存储块中的存储单元的劣化。虽然擦除计数增加，但是因电压应力而产生的存储块中的存储单元的劣化变得更均匀。因此，与电压应力集中的情况相比，可以提高存储单元的可靠性。
图16是示出包括根据本发明构思的一个实施例的固态驱动器的用户设备的框图。参考图16，用户设备1000可以包括主机1100和固态驱动器（以下称为SSD）1200。SSD1200可以包括SSD控制器1210、缓冲存储器1220和非易失性存储装置1230。
SSD控制器1210可以在主机1100与SSD1200之间提供物理连接。SSD控制器1210可以使接口具有与主机1100的总线形式相对应的SSD1200。具体地说，SSD控制器1210可以对来自主机1100的指令进行解码。SSD控制器1210可以根据解码结果访问非易失性存储装置1230。主机1100的总线形式可以包括USB（Universal SerialBus）、SCSI（Small Computer System Interface）、PCI express、ATA、PATA（Parallel ATA）、SATA（Serial ATA）、SAS（Serial AttachedSCSI）等。
缓冲存储器1220可以临时性地储存来自主机1100的写入数据或从非易失性存储装置1230读取的数据。如果存在于非易失性存储装置1230中的数据在主机1100的读取请求中被缓存，则缓冲存储器1220可以支持直接向主机1100提供被缓存数据的高速缓存功能。通常，主机1100的总线形式（例如，SATA或SAS）的数据传送速度会高于SSD1200的存储通道的速度。也就是说，如果主机1100的接口速度非常快，则可以通过提供大储存容量的缓冲存储器1220来尽可能地减小因速度差引起性能降低。
缓冲存储器1220可以由同步DRAM形成，以向用作辅助大容量储存装置的SSD1200提供足够的缓冲。然而，缓冲存储器1220不限于本文所公开的内容。
非易失性存储装置1230可以用作SSD1200的储存介质。例如，非易失性存储装置1230可以由具有大储存容量的垂直NAND闪存装置形成。非易失性存储装置1230可以由多个存储装置形成。在这种情况下，存储装置可以通过通道单元与SSD控制器1210连接。作为储存介质，非易失性存储装置1230可以由NAND闪存形成。然而，非易失性存储装置1230不限于NAND闪存装置。例如，SSD1200的储存介质可以由PRAM、MRAM、ReRAM、FRAM、NOR闪存等形成。此外，本发明构思可以应用于不同类型存储装置在一起使用的存储系统。非易失性存储装置1230的构造可以与图1所述的构造基本相同。
SSD控制器1210可以基于损耗平均信息来调整非易失性存储装置1230的串选择线的选择顺序。利用这种方式，可以延长SSD1200的寿命并且提高数据的可靠性。
图17是示出根据本发明构思的另一个实施例的存储系统的框图。参考图17，存储系统2000可以包括非易失性存储器2100和存储器控制器2200。
非易失性存储器2100的构造可以与图1或图11所示的构造基本相同，所以省略它的描述。
存储器控制器2200可以构造为控制非易失性存储器2100。SRAM2230可以用作CPU2210的工作存储器。主机接口2220可以包括与存储系统2000连接的主机的数据交换协议。ECC块2240可以构造为检测和校正包含在从非易失性存储器2100读取的数据中的错误。存储器接口2260可以与根据本发明构思的一个实施例的非易失性存储器2100相接口。CPU2210可以执行针对存储器控制器2200的数据交换的整体控制操作。虽然在图17中没有示出，但是存储系统2000还可以包括储存用于与主机相接口的编码数据的ROM。
存储器控制器2200可以通过诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、IDE等接口协议之一与外部设备（例如，主机）通讯。
存储器控制器2200可以基于损耗平均信息来调整非易失性存储装置2100的串选择线的选择顺序。利用这种方式，可以延长存储系统2000的寿命并且提高数据的可靠性。
在示例性实施例中，存储系统2000可以用作计算机、便携式计算机、超级移动PC（UMPC）、工作站、上网本、PDA、上网平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、数码相机、数码音频记录器/播放器、数码照片/视频记录器/播放器、便携式游戏机、导航系统、黑匣子、3维电视、在无线环境下能够发送和接收信息的装置、组成家庭网络的各种电子装置之一、组成计算机网络的各种电子装置之一、组成远程通讯网络的各种电子装置之一、RFID或组成计算机系统的各种电子装置之一。
图18是示出根据本发明构思的另一个实施例的数据存储装置的框图。参考图18，数据存储装置3000可以包括闪存3100和闪存控制器3200。闪存控制器3200可以响应于从数据存储装置3000外部输入的控制信号来控制闪存3100。
闪存3100的构造可以与参考图1或图11所述的构造基本相同。闪存控制器3200可以基于损耗平均信息来调整闪存3100的串选择线的选择顺序。利用这种方式，可以延长存储系统3000的寿命并且提高数据的可靠性。
数据存储装置3000可以是存储卡装置、SSD装置、多媒体记忆卡装置、SD装置，记忆棒装置、HDD装置、混合驱动器装置或USB闪存装置。例如，数据存储装置3000可以是满足用户设备（例如，数码相机、个人计算机等）的使用标准的卡。
图19是示出包括根据本发明构思的一个实施例的闪存装置的计算机系统的框图。参考图19，计算机系统4000可以包括闪存装置4100、存储器控制器4200、调制解调器4300（例如，基带通信芯片组）、微处理器4500和用户接口4600。元件4200、4300、4500和4600可以电连接至总线4400。
闪存装置4100和存储器控制器4200的构造可以与参考图1或图11所述的构造基本相同。存储器控制器4200可以基于损耗平均信息来调整闪存装置4100的串选择线的选择顺序。利用这种方式，可以延长计算机系统4000的寿命并且提高数据的可靠性。
如果计算机系统4000是移动设备，则计算机系统4000还可以包括为其供电的电池4700。虽然在图19中没有示出，但是计算机系统4000还可以包括应用程序芯片组、照相机图像处理器（CIS）、移动DRAM等。存储器控制器4200和闪存装置4100可以组成使用非易失性存储器储存数据的固态驱动器/固态盘（SSD）。
非易失性存储装置或存储器控制器的封装可以选自以下不同类型的封装方式例如：层叠封装（PoP）、球栅阵列（BGA）、芯片尺寸封装（CSP），塑料式引线芯片载体（PLCC）、塑料双列直插式封装（PDI2P）、晶片组件芯片（Die in Waffle Pack）、晶片形式芯片（Die in Wafer Form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外型集成电路封装（SOIC）、缩小外型封装（SSOP）、薄型小尺寸封装（TSOP）、系统级封装（SIP）、多芯片封装（MCP）、晶元级制造封装（WFP），晶元级处理层叠封装（WSP）等。
虽然已经参考示例性实施例描述了本发明构思，但是在不脱离本发明的精神和范围的情况下，本领域技术人员显然可以进行各种变化和修改。因此，应当理解，上述实施例不是限制性的，而是说明性的。

Claims (36)

1.一种对非易失性存储装置编程的方法，所述非易失性存储装置包括在垂直于衬底的方向上形成的单元串，所述方法包括：
检测被选择存储块的损耗平均信息；
根据所述损耗平均信息来确定对所述被选择存储块的多个串选择线的选择顺序；以及
根据所确定的选择顺序来将数据写入所述被选择存储块。
2.根据权利要求1所述的方法，还包括在所述损耗平均信息的值超过参考值时改变对所述多个串选择线的选择顺序。
3.根据权利要求2所述的方法，其中，所述选择顺序包括：
第一顺序，其中按照所述多个串选择线的排列顺序来选择所述多个串选择线；
第二顺序，其中按照所述多个串选择线的排列顺序的反向顺序来选择所述多个串选择线；以及
第三顺序，其中从中心向边缘来选择所述多个串选择线。
4.根据权利要求1所述的方法，其中，所述损耗平均信息包括所述被选择存储块的擦除计数。
5.一种存储系统，包括：
非易失性存储装置，其包括与多条串选择线连接的存储块；以及
存储器控制器，其构造为控制所述非易失性存储装置以选择所述多条串选择线中的至少一条，
其中，所述存储器控制器构造为根据所述存储块的损耗平均信息来改变对所述多条串选择线的选择顺序。
6.根据权利要求5所述的存储系统，其中，所述存储器控制器构造为向所述非易失性存储装置提供与所述选择顺序相对应的串选择线地址。
7.根据权利要求6所述的存储系统，其中，当所述损耗平均信息的值超过参考值时，所述存储器控制器构造为提供不按照所述多条串选择线的排列顺序进行选择的串选择线地址。
8.根据权利要求6所述的存储系统，其中，当所述损耗平均信息的值超过参考值时，所述存储器控制器构造为提供按照所述多条串选择线的排列顺序的反向顺序进行选择串选择线地址。
9.根据权利要求6所述的存储系统，其中，当所述损耗平均信息的值低于参考值时，所述存储器控制器构造为提供按照所述多条串选择线的排列顺序而顺序地进行选择的串选择线地址。
10.根据权利要求6所述的存储系统，其中，所述存储器控制器包括：
损耗平均管理器，其构造为提供所述存储块的损耗平均信息；以及
地址重新映射器，其构造为根据所述损耗平均信息来调整所述串选择线地址。
11.根据权利要求5所述的存储系统，其中，所述存储器控制器构造为向所述非易失性存储装置提供包含所述损耗平均信息的写入指令。
12.根据权利要求11所述的存储系统，其中，所述非易失性存储装置构造为基于所述写入指令来重新映射所述串选择线地址。
13.根据权利要求11所述的存储系统，其中，所述写入指令构造为根据所述损耗平均信息而改变。
14.根据权利要求11所述的存储系统，其中，所述存储块包括在竖直方向上形成的多个单元串。
15.一种非易失性存储装置，包括：
单元阵列，其包括多个存储块，每个存储块均与多条串选择线连接；
页面缓冲器，其与所述单元阵列的位线连接；
解码器，其通过所述多条串选择线与所述单元阵列连接；以及
地址重新映射器，其构造为根据损耗平均信息来重新映射输入地址并且向所述解码器提供重新映射后的地址，
其中，所述地址重新映射器构造为按照以下方式重新映射所述输入地址：根据所述损耗平均信息来调整对被选择存储块的多条串选择线的选择顺序。
16.一种对具有多串存储单元的非易失性存储装置进行编程的方法，所述方法包括：
生成第一地址，所述第一地址用以将数据写入所述非易失性存储装置的一个存储块；
对应于所述第一地址检测所述存储块的损耗平均信息；
生成第二地址，以根据所述损耗平均信息来调整对所述存储块的串选择线的选择顺序；以及
以所述存储块的第二地址来写入数据。
17.根据权利要求16所述的方法，还包括接收来自主机的逻辑地址以写入数据。
18.根据权利要求17所述的方法，还包括通过闪存转换层将所述逻辑地址映射到所述第一地址。
19.根据权利要求16所述的方法，还包括通过重新映射器将所述第一地址映射到所述第二地址。
20.根据权利要求16所述的方法，还包括在擦除被选择存储块时增加所述损耗平均信息中的计数值。
21.根据权利要求16所述的方法，还包括在所述损耗平均信息的值超过参考值时改变对所述串选择线的选择顺序。
22.根据权利要求16所述的方法，其中，所述选择顺序包括按照所述串选择线的排列顺序的反向顺序来选择所述串选择线的顺序。
23.根据权利要求16所述的方法，其中，所述选择顺序包括从中心向边缘来选择所述串选择线的顺序。
24.根据权利要求16所述的方法，其中，所述选择顺序包括按照关于所述串选择线的排列顺序呈z字形方式来选择所述串选择线的顺序。
25.根据权利要求16所述的方法，还包括利用页面写入指令将所述第二地址传送到所述非易失性存储装置。
26.根据权利要求16所述的方法，还包括利用随机写入指令将所述第二地址传送到所述非易失性存储装置。
27.根据权利要求16所述的方法，其中，生成所述第二地址的步骤包括：
将所述损耗平均信息的计数值与参考值比较；
至少部分地基于比较结果来确定对所述存储块的串选择线的选择顺序；以及
至少部分地基于确定的选择顺序来生成所述第二地址。
28.根据权利要求27所述的方法，其中，生成所述第二地址的步骤还包括：
计算所述第二地址中的列地址部分以调整所述串选择线的顺序；以及
生成包含所述列地址部分的所述第二地址。
29.根据权利要求27所述的方法，其中，生成所述第二地址的步骤还包括：
计算所述第二地址中的行地址部分以调整所述串选择线的顺序；以及
生成包含所述行地址部分的所述第二地址。
30.一种存储系统，包括：
非易失性存储装置，其包括与多条串选择线连接的存储块；
存储器控制器，其构造为控制所述非易失性存储装置以选择所述多条串选择线中的至少一条；以及
地址映射器，其构造为根据所述存储块的损耗平均信息来确定对所述多条串选择线的选择顺序。
31.根据权利要求30所述的存储系统，其中，所述存储器控制器构造为在所述存储器控制器中储存所述存储块的损耗平均信息。
32.根据权利要求30所述的存储系统，其中，所述存储器控制器构造为在所述非易失性存储装置中储存所述存储块的损耗平均信息。
33.根据权利要求32所述的存储系统，其中，所述存储器控制器构造为在所述存储块的虚拟区域中储存所述存储块的损耗平均信息。
34.根据权利要求32所述的存储系统，其中，所述存储器控制器构造为在所述非易失性存储装置的其他存储块中储存所述存储块的损耗平均信息。
35.根据权利要求30所述的存储系统，还包括闪存转换层，其构造为使逻辑地址映射到第一物理地址以选择所述存储块。
36.根据权利要求35所述的存储系统，其中，所述地址映射器构造为根据所述选择顺序生成第二物理地址。
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