CN105321569A - 半导体存储器件及其操作方法 - Google Patents
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Abstract
一种操作方法包括在施加第一通过电压至多个字线时，使单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；使未选中单元存储串的沟道区浮置；在沟道区的浮置期间将第一通过电压增加至第二通过电压；以及从单元存储串之中的选中单元存储串的选中存储器单元读取数据。
Description
相关申请的交叉引用
本申请要求2014年7月25日提交的申请号为10-2014-0094817的韩国专利申请的优先权，其整个公开内容通过引用全部结合于此。
技术领域
本发明的各种示例型实施例总体涉及一种电子器件，并且更具体而言涉及一种包括三维存储器单元阵列结构的半导体存储器件以及其操作方法。
背景技术
半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(Inp)之类的半导体来体现。半导体存储器件被分类为易失性存储器件和非易失性存储器件。
易失性存储器件在功率关闭时失去所储存的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)以及同步DRAM(SDRAM)。非易失性存储器件可以保存所储存的数据而与功率打开/关闭无关。非易失性存储器的示例包括只读存储器(ROM)、掩模式ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电性可擦除且可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)以及铁电RAM(FRAM)。快闪存储器可以被分类为NOR型存储器和NAND型存储器。
发明内容
本发明针对一种具有改善的可靠性的半导体存储器件及其操作方法。
根据本发明的一实施例，一种三维半导体存储器件的操作方法可以包括，其中，三维半导体存储器件包括单元存储串，每个单元存储串具有层叠在衬底之上并且耦接至多个字线的存储器单元，在施加第一通过电压至多个字线时使单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；使未选中单元存储串的沟道区浮置；在沟道区的浮置期间将第一通过电压增加至第二通过电压；以及从单元存储串之中的选中单元存储串的选中存储器单元读取数据。
该增加可以将第一通过电压增加至第二通过电压，使得未选中单元存储串的沟道区的电位可以与从第一通过电压至第二通过电压的增量成比例地升高。
单元存储串可以耦接在位线与公共源极线之间，并且浮置可以使未选中单元存储串的沟道区与位线和公共源极线电分隔开。
单元存储串可以耦接在位线与公共源极线之间，以及偏置可以包括施加初始电压至位线以及将未选中单元存储串的沟道区电连接至位线，从而将初始电压传输至未选中单元存储串的沟道区。
偏置还可以包括在电连接之后施加第一通过电压至多个字线。
单元存储串可以耦接在位线与公共源极线之间，并且偏置可以包括施加初始电压至公共源极线以及将未选中单元存储串的沟道区电连接至公共源极线，从而将初始电压传输至未选中单元存储串的沟道区。
偏置还可以包括在电连接之后施加第一通过电压至多个字线。
单元存储串可以耦接在位线与公共源极线之间，并且偏置可以包括施加初始电压至位线和公共源极线这二者以及将未选中单元存储串的沟道区电连接至位线和公共源极线这二者，从而将初始电压传输至未选中单元存储串的沟道区。
读取可以保持未选中单元存储串的沟道区浮置。
读取可以保持第二电压施加至多个字线之中的未选中的字线，以及施加读取电压至多个字线之中的选中的字线，并且第一通过电压和第二通过电压可以大于读取电压。
偏置可以提供初始电压至选中单元存储串的沟道区，并且浮置可以保持提供初始电压至选中单元存储串的沟道区。
单元存储串可以耦接在位线与公共源极线之间，以及偏置可以包括施加初始电压至位线以及将单元存储串的沟道区电连接至位线。
浮置可以使未选中单元存储串与位线和公共源极线这二者电分隔开，并且将选中单元存储串电耦接至位线。
单元存储串可以耦接在位线与公共源极线之间，并且偏置可以包括施加初始电压至公共源极线以及将单元存储串的沟道区电连接至公共源极线。
浮置可以使未选中单元存储串与位线和公共源极线这二者电分隔开，以及使选中单元存储串电耦接至公共源极线。
本发明的一方面涉及一种半导体存储器件。根据本发明的实施例的半导体存储器件可以包括单元存储串，单元存储串包括层叠在衬底之上并且耦接至多个字线的存储器单元；以及外围电路，其经由多个字线耦接至单元存储串，并且适于在读取操作之前设定单元存储串之中的未选中单元存储串的沟道区，其中在施加第一通过电压至多个字线时，外围电路使未选中单元存储串的沟道区偏置至初始电压；使未选中单元存储串的沟道区浮置；并且将第一通过电压增加至第二通过电压。
单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过使未选中单元存储串的沟道区与位线和公共源极线电分隔开，使未选中单元存储串的沟道区浮置。
单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过施加初始电压至位线以及通过将未选中单元存储串的沟道区电连接至位线，使未选中单元存储串的沟道区偏置至初始电压。
单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过施加初始电压至公共源极线以及通过将未选中单元存储串的沟道区电连接至公共源极线，使未选中单元存储串的沟道区偏置至初始电压。
单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过施加初始电压至位线和公共源极线这二者以及通过将未选中单元存储串的沟道区电连接至位线和公共源极线，使未选中单元存储串的沟道区偏置至初始电压。
附图说明
图1是图示根据本发明的示例性实施例的一种半导体存储器件的框图；
图2是图示在图1中所示的存储器单元阵列的一个示例的示意图；
图3是图示在图2中所示的存储块的一个示例的电路图；
图4是图示在图2中所示的存储块的另一个示例的电路图；
图5是图示根据本发明的示例性实施例的半导体存储器件的操作方法的流程图；
图6是图示在图5中所示的步骤S110的流程图；
图7是图示根据本发明的示例性实施例的半导体存储器件的操作方法的一个示例的时序图；
图8是参考图7的示例图示未选中的单元存储串的沟道区的一个示例的示意图；
图9是图示根据本发明的示例性实施例的半导体存储器件的操作方法的另一个示例的时序图；
图10是参考图9的示例图示未选中的单元存储串的沟道区的另一个示例的示意图；
图11是图示根据本发明的示例性实施例的半导体存储器件的操作方法的另一个示例的时序图；
图12是图示包括图1中所示的半导体存储器件的存储系统的框图；
图13是图示图12中所示的存储系统的应用示例的框图；以及
图14是图示包括图13中所示的存储系统的计算系统的框图。
具体实施方式
在下文中，将参考附图详细描述各种实施例。提供了附图以容许本领域普通技术人员理解本发明的实施例的范围。然而，本发明可以用不同的形式来体现，因而本发明不应当被解释为受限于所阐述的实施例。确切地，提供了这些实施例以使得此公开将透彻且完整。另外，提供了实施例以向本领域技术人员全面传达本发明的范围。
在整个公开中，附图标记直接对应于本发明的各种附图及实施例中的同样编号的部分。还应当注意，在此说明书中，“连接/耦接”不仅是指一个构件直接耦接另一构件，而且还指经由中间构件间接耦接另一构件。另外，只要未规定，单数形式可以包括复数形式，并且反之亦然。
图1是图示根据本发明的示例性实施例的半导体存储器件100的框图。
参照图1，半导体存储器件100可以包括存储器单元阵列110和外围电路120。外围电路120可以包括地址译码器121、电压发生器122、读写电路123、输入/输出缓冲器124以及控制逻辑125。
存储器单元阵列110可以经由行线RL耦接至地址译码器121。存储器单元阵列110可以经由位线BL耦接至读写电路123。
存储器单元阵列110可以包括多个存储块。多个存储块中的每一个可以包括多个单元存储串。单元存储串中的每一个可以包括层叠在衬底之上的多个存储器单元。根据一实施例，多个存储器单元可以是非易失性存储器单元。根据一实施例，多个存储器单元中的每一个可以被限定为单电平单元或多电平单元。存储器单元阵列110将参考图2至4详细描述。
地址译码器121可以经由行线RL耦接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线以及公共源极线。字线可以包括虚设字线和正常字线。虚设字线可以包括一个或更多个源极侧虚设字线和一个或更多个漏极侧虚设字线。根据一实施例，行线RL可以包括管道线。
地址译码器121可以响应于控制逻辑125的控制来控制行线RL。地址译码器121可以响应于控制逻辑125把来自电压发生器122的各种电压施加至行线RL。
地址译码器121可以从控制逻辑125接收地址ADDR。
根据一实施例，半导体存储器件100的编程操作和读取操作可以以页为单位来执行。在编程操作和读取操作期间，地址ADDR可以包括块地址和行地址。地址译码器121可以对所接收的地址ADDR中的块地址进行译码。地址译码器121可以响应于经译码的块地址来选择存储块中的一个。地址译码器121可以对所接收的地址ADDR中的行地址进行译码。地址译码器121可以响应于经译码的行地址来选择选中存储块的漏极选择线中的一个，以及选择选中存储块的源极选择线中的一个以及选中存储块的字线中的一个。因此，可以选择对应于单个页的存储器单元。
根据一实施例，地址译码器121可以包括块译码器，行译码器和地址缓冲器。
控制逻辑125可以控制电压发生器122。电压发生器122可以通过利用被提供至半导体存储器件100的外部功率电压来产生内部功率电压。例如，电压发生器122可以调节外部功率电压以产生内部功率电压。所产生的内部功率电压可以被提供至地址译码器121、读写电路123、输入/输出缓冲器124以及控制逻辑125，并且被用作半导体存储器件100的操作电压。
电压发生器122可以通过利用外部功率电压和内部功率电压中的一个或更多个来产生多个电压。根据一实施例，电压发生器122可以包括多个接收内部功率电压的泵激电容器，并且通过响应于控制逻辑125的控制来选择性地激活多个泵激电容器而产生多个电压。例如，电压发生器122可以产生要施加至行线RL的多个电压，并且把所产生的电压提供至地址译码器121。
读写电路123可以经由位线BL耦接至存储器单元阵列110。读写电路123可以由控制逻辑125来控制。读写电路123可以响应于控制逻辑125来使从电压发生器122提供至位线BL1至BLm的电压偏置。
在读取操作期间，读写电路123可以经由位线BL从选中存储器单元读取数据DATA，并且将读取的数据DATA输出至输入/输出缓冲器124。在编程操作期间，读写电路123可以把数据DATA从输入/输出缓冲器124传输至位线BL。可以响应于所传输的数据DATA对选中存储器单元进行编程。
根据一实施例，读写电路123可以包括页缓冲器或页寄存器、以及行选择电路。
控制逻辑125可以耦接至地址译码器121、电压发生器122、读写电路123以及输入/输出缓冲器124。控制逻辑125可以从输入/输出缓冲器124接收控制信号CTRL和地址ADDR。控制逻辑125可以响应于控制信号CTRL来控制半导体存储器件100的一般性操作。控制逻辑125可以传输地址ADDR至地址译码器121。
根据一实施例，控制逻辑125可以控制地址译码器121和读写电路123，以在读取操作之前设定选中存储块中的未选中单元存储串的沟道区。这将参考图5至图11详细描述。
输入/输出缓冲器124可以从外部装置接收控制信号CTRL和地址ADDR，并且传输所接收的控制信号CTRL和地址ADDR至控制逻辑125。另外，输入/输出缓冲器124可以将外部接收的数据DATA传输至读写电路123，或者将从读写电路123接收的数据DATA输出至外部装置。
根据一实施例，半导体存储器件100可以是快闪存储器件。
图2是图示图1中所示的存储器单元阵列110的一个示例的示意图。
参照图2，存储器单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以彼此相同。存储块中的每一个都可以具有三维结构。每个存储块可以包括层叠在衬底之上的多个存储器单元。多个存储器单元可以被布置在+X方向、+Y方向以及+Z方向上。参考图3和图4详细描述每个存储块的结构。
图3是图示图2中所示的第一存储块BLK1的一个示例的电路图。
参照图3，第一存储块BLK1可以包括多个单元存储串CS11至CS1m以及CS21至CS2m。单元存储串CS11至CS1m以及CS21至CS2m中的每一个可以形成为“U”形。在第一存储块BLK1中，以m编号的单元存储串可以布置在行方向(即，+X方向)上。图3示例性地示出了第一存储块BLK1包括两个布置在列方向(亦即，+Y方向)上的单元存储串。然而，布置在列方向上的单元存储串数目可以根据设计而变化。
多个单元存储串CS11至CS1m以及CS21至CS2m中的每一个可以包括一个或更多个源极选择晶体管SST、多个存储器单元SDC、NMC1至NMCn及DDC、管道晶体管PT、以及一个或更多个漏极选择晶体管DST。存储器单元SDC、NMC1至NMCn及DDC可以包括一个或更多个源极侧虚设存储器单元SDC、第一正常存储器单元NMC1至第n正常存储器单元NMCn、以及一个或更多个漏极侧虚设存储器单元DDC。
选择晶体管SST和DST、虚设存储器单元SDC和DDC以及正常存储器单元NMC1至NMCn可以具有类似的结构。根据一实施例，选择晶体管SST和DST、虚设存储器单元SDC和DDC以及正常存储器单元NMC1至NMCn中的每一个可以包括沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层。
每个单元存储串的第一正常存储器单元NMC1至第n正常存储器单元NMCn可以耦接在源极侧虚设存储器单元SDC与漏极侧虚设存储器单元DDC之间。
在单元存储串的每一个中，第一正常存储器单元NMC1至第n正常存储器单元NMCn可以被分成第一正常存储器单元NMC1至第p正常存储器单元NMCp以及第p+1正常存储器单元NMCp+1至第n正常存储器单元NMCn。第一正常存储器单元NMC1至第p正常存储器单元NMCp与第p+1正常存储器单元NMCp+1至第n正常存储器单元NMCn可以经由管道晶体管PT来耦接。
在单元存储串的每一个中，正常存储器单元NMC1至NMCp、源极侧虚设存储器单元SDC以及源极选择晶体管SST可以顺序地层叠在与存储块BLK1之下的衬底(未图示)交叉的方向上，即在+Z方向上。此外，在每个单元存储串中，正常存储器单元NMCp+1至NMCn、漏极侧虚设存储器单元DDC以及漏极选择晶体管DST可以顺序地层叠在+Z方向上。
第一正常存储器单元NMC1至第p正常存储器单元NMCp可以串联耦接在源极侧虚设存储器单元SDC与管道晶体管PT之间。第p+1正常存储器单元NMCp+1至第n正常存储器单元NMCn可以串联耦接在管道晶体管PT与漏极侧虚设存储器单元DDC之间。
第一正常存储器单元NMC1至第n正常存储器单元NMCn的栅极分别可以耦接至第一正常字线NWL1至第n正常字线NWLn。数据可以经由第一位线BL1至第m位线BLm分别储存在第一正常存储器单元NMC1至第n正常存储器单元NMCn中。储存在第一正常存储器单元NMC1至第n正常存储器单元NMCn中的数据可以分别经由第一位线BL1至第m位线BLm读取。
每个单元存储串的源极选择晶体管SST可以耦接在公共源极线CSL与源极侧虚设存储器单元SDC之间。根据一实施例，公共源极线CSL可以共同耦接至图2中所示的存储块BLK1至BLKz。
根据一实施例，布置在相同的行方向(+X方向)上的单元存储串(例如CS11至CS1m)的源极选择晶体管SST可以耦接至在行方向上延伸的源极选择线，例如SSL1。布置在不同的行中的单元存储串(例如CS11和CS21)的源极选择晶体管SST可以分别耦接至不同的源极选择线，例如SSL1和SSL2。布置在第一列中的单元存储串CS11至CS1m的源极选择晶体管SST可以耦接至第一源极选择线SSL1。布置在第二列中的单元存储串CS21至CS2m的源极选择晶体管SST可以耦接至第二源极选择线SSL2。
每个单元存储串的源极侧虚设存储器单元SDC可以耦接在源极选择晶体管SST与正常存储器单元NMC1至NMCp之间。在单元存储串CS11至CS1m以及CS21至CS2m中具有相同高度的源极侧虚设存储器单元SDC的栅极可以耦接至单个源极侧虚设字线SDWL。
每个单元存储串的管道晶体管PT的栅极可以耦接至管道线PL。
每个单元存储串的漏极侧虚设存储器单元DDC可以耦接在漏极选择晶体管DST与正常存储器单元NMCp+1至NMCn之间。在单元存储串CS11至CS1m以及CS21至CS2m中具有相同高度的漏极侧虚设存储器单元的栅极可以耦接至单个漏极侧虚设字线DDWL。
每个单元存储串的漏极选择晶体管DST可以耦接在对应的位线与漏极侧虚设存储器单元DDC之间。布置在相同行中的单元存储串(例如CS11至CS1m)的漏极选择晶体管DST可以耦接至在行方向上延伸的漏极选择线，例如DSL1。布置在不同行中的单元存储串(例如CS11和CS21)的漏极选择晶体管DST可以分别耦接至不同的漏极选择线，例如DSL1和DSL2。布置在第一列中的单元存储串CS11至CS1m的漏极选择晶体管DST可以耦接至第一漏极选择线DSL1。布置在第二列中的单元存储串CS21至CS2m的漏极选择晶体管可以耦接至第二漏极选择线DSL2。
布置在列方向(+Y方向)上的单元存储串可以耦接至在列方向上延伸的位线。第一行中的单元存储串CS11和CS21可以耦接至第一位线BL1。第m列中的单元存储串CS1m和CS2m可以耦接至第m位线BLm。换言之，第x列中的单元存储串CS1x和CS2x可以耦接至第x位线BLx(其中x等于或大于1并且小于或等于m)。
可以提供偶数位线和奇数位线来代替图3中所示的第一位线BL1至第m位线BLm。单元存储串CS11至CS1m或CS21至CS2m之中的布置在行方向上的偶数单元存储串可以分别耦接至偶数位线。单元存储串CS11至CS1m或CS21至CS2m之中的布置在行方向上的奇数单元存储串可以分别耦接至奇数位线。
图4是图示在图2中所示的第一存储块BLK1的另一个示例的电路图。
除了管道晶体管PT之外，在图4中所示的第一存储块BLK1的示例或等同电路可以与上面参考图3描述的存储块BLK1相同。
参照图4，第一存储块BLK1可以包括多个单元存储串CS11'至CS1m'以及CS21'至CS2m'。多个单元存储串CS11'至CS1m'以及CS21'至CS2m'中的每一个可以在+Z方向上延伸。在存储块BLK1之下的衬底(未图示)之上层叠的每个单元存储串可以包括一个或更多个源极选择晶体管SST、一个或更多个源极侧虚设存储器单元SDC、第一正常存储器单元NMC1至第n正常存储器单元NMCn、一个或更多个漏极侧虚设存储器单元DDC、以及一个或更多个漏极选择晶体管DST。
每个单元存储串的源极选择晶体管SST可以耦接在公共源极线CSL与源极侧虚设存储器单元SDC之间。源极选择晶体管SST的源极可以共同耦接至公共源极线CSL。
根据一实施例，布置在相同的行(+X方向)中的单元存储串(例如CS11'至CS1m')的源极选择晶体管可以耦接至相同的源极选择线(例如SSL1)。布置在不同行中的单元存储串(例如CS11'和CS21')的源极选择晶体管可以耦接至不同的源极选择线(例如SSL1'和SSL2')。布置在第一列中的单元存储串CS11'至CS1m'的源极选择晶体管可以耦接至第一源极选择线SSL1。布置在第二列中的单元存储串CS21'至CS2m'的源极选择晶体管可以耦接至第二源极选择线SSL2。
每个单元存储串的源极侧虚设存储器单元SDC可以耦接在源极选择晶体管SST与正常存储器单元NMC1至NMCn之间。在单元存储串CS11'至CS1m'以及CS21'至CS2m'中，具有相同高度的源极侧虚设存储器单元可以耦接至相同的源极侧虚设字线SDWL。
每个单元存储串中的第一存储器单元NMC1至第n正常存储器单元NMCn可以串联耦接在源极侧虚设存储器单元SDC与漏极侧虚设存储器单元DDC之间。在单元存储串CS11'至CS1m'以及CS21'至CS2m'中具有相同高度的正常存储器单元可以耦接至相同的正常字线。第一存储器单元NMC1至第n正常存储器单元NMCn可以分别耦接至第一正常字线NWL1至第n正常字线NWLn。
每个单元存储串的漏极侧虚设存储器单元DDC可以耦接在正常存储器单元NMC1至NMCn与漏极选择晶体管DST之间。
每个单元存储串的漏极选择晶体管DST可以耦接在对应的位线与漏极侧虚设存储器单元DDC之间。布置在第一行中的单元存储串CS11'至CS1m'的漏极选择晶体管可以耦接至第一漏极选择线DSL1。布置在第二行中的单元存储串CS21'至CS2m'的漏极选择晶体管可以耦接至第二漏极选择线DSL2。
在下文中，上面参考图3描述的存储块BLK1将被作为本发明的示例性实施例的一个示例，其也可适用于上面参考图4描述的存储块BLK1。
图5是图示根据本发明的示例性实施例的半导体存储器件100的操作方法的流程图。
参照图3和图5，在步骤S110，半导体存储器件100可以在读取操作之前设定未选中单元存储串的沟道区。
在单元存储串CS11至CS1m以及CS21至CS2m中，未选中单元存储串可以耦接至多个漏极选择线DSL之中的一个未选中的漏极选择线以及多个源极选择线SSL之中的一个未选中的源极选择线。在单元存储串CS11至CS1m以及CS21至CS2m之中，选中单元存储串可以耦接至多个漏极选择线DSL之中的一个选中的漏极选择线和多个源极选择线SSL之中的一个选中的源极选择线。在下文中，假定耦接至单元存储串CS11至CS1m的第一漏极选择线DSL1和第一源极选择线SSL1分别是选中的漏极选择线和选中的源极选择线。还假定耦接至单元存储串CS21至CS2m的漏极选择线DSL2和源极选择线SSL2分别是未选中的漏极选择线和未选中的源极选择线。换言之，假定单元存储串CS11至CS1m是选中单元存储串，以及单元存储串CS21至CS2m是未选中单元存储串。
在步骤S120，半导体存储器件100可以从选中单元存储串CS11至CS1m的选中存储器单元读取数据。
图6是图示在图5中所示的步骤S110的流程图。
参照图3和图6，在步骤S210，半导体存储器件100可以通过在未选中单元存储串CS21至CS2m与位线BL1至BLm之间的电耦接期间施加第一通过电压至字线DDWL、NWL1至NWLn和SDWL，使未选中单元存储串CS21至CS2m的沟道区偏置至初始电压。初始电压可以是低电压。例如，初始电压可以是接地电压。
第一通过电压可以使多个单元存储串CS11至CS1m以及CS21至CS2m的存储器单元SDC、NMC1至NMCn和DDC导通，而与存储器单元的阈限电压无关。第一通过电压可以由电压发生器122产生，并且通过地址译码器121传输至字线DDWL、NWL1至NWLn和SDWL。当第一通过电压被施加至字线DDWL、NWL1至NWLn和SDWL时，可以在单元存储串CS11至CS1m以及CS21至CS2m的沟道区中形成沟道。初始电压可以被传输至存储器单元SDC、NMC1至NMCn和DDC。
根据一实施例，未选中单元存储串CS21至CS2m的沟道区可以分别经由位线BL1至BLm被偏置至初始电压。在另一示例中，未选中单元存储串CS21至CS2m的沟道区可以经由公共源极线CSL被偏置至初始电压。
在步骤S220，半导体存储器件100可以在选中单元存储串CS11至CS1m的沟道区电耦接至位线BL1至BLm时，通过使未选中单元存储串CS21至CS2m与位线BL1至BLm以及公共源极线CSL分隔开，来使未选中单元存储串CS21至CS2m的沟道区浮置。
在步骤S230，半导体存储器件100可以通过把施加到字线DDWL、NWL1至NWLn和SDWL的第一通过电压增加至第二通过电压，来升高未选中单元存储串CS21至CS2m的浮置的沟道区的电位。电压发生器122可以响应于控制逻辑125的控制来增加第一通过电压并且产生第二通过电压。地址译码器121可以将第二通过电压从电压发生器122传输至字线DDWL、NWL1至NWLn和SDWL。在步骤S120的读取操作期间可以保持将第二通过电压施加到未选中的正常字线。
因此，未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以被增大至预定电压。例如，未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以与从第一通过电压至第二通过电压的增量成比例地升高。
接着，在未选中单元存储串CS21至CS2m的沟道区的电位与从第一通过电压至第二通过电压的增量成比例地被增加到预定电压时，可以对在选中单元存储串CS11至CS1m的选中存储器单元执行读取操作。
如上参考图5描述的，未选中单元存储串的沟道区可以在步骤S120的读取操作之前，在步骤S110设定。设定的沟道区的电位可以由从施加至字线的第一通过电压至第二通过电压的增量来控制。由于未选中单元存储串的沟道区是在读取操作之前，与从第一通过电压至第二通过电压的增量成比例地被升高到了适当的电位，因此可以降低在读取操作期间发生在未选中单元存储串CS21至CS2m的存储器单元中的干扰。
图7是图示根据本发明的示例性实施例的半导体存储器件100的操作方法的一个示例的时序图。
参照图3和图5至图7，在步骤S110或步骤S210至S230，可以在第一时间段PHS1期间设定未选中单元存储串CS21至CS2m的沟道区。
在第一时间点T1可以把初始电压Vint施加至位线BL1至BLm。根据一实施例，初始电压Vint可以是例如为接地电压的低电压。
漏极选择线DSL1和DSL2可以接收导通电压Vtrn。因此，包括在单元存储串CS11至CS1m以及CS21至CS2m中的漏极选择晶体管可以被导通。未选中单元存储串CS21至CS2m可以分别电耦接至位线BL1至BLm。选中单元存储串CS11至CS1m也可以分别电耦接至位线BL1至BLm。
源极选择线SSL1和SSL2可以接收接地电压。包括在单元存储串CS11至CS1m以及CS21至CS2m中的源极选择晶体管可以被关断。单元存储串CS11至CS1m以及CS21至CS2m可以与公共源极线CSL电分隔开。
在第二时间点T2，第一通过电压Vpass1可以被施加至正常字线NWL1至NWLn之中的未选中的正常字线NWLus。第一通过电压Vpass1可以被施加至虚设字线DWL，即，源极侧虚设字线SDWL和漏极侧虚设字线DDWL。第一通过电压Vpass1可以被施加至正常字线NWL1至NWLn之中的选中的正常字线NWLs。换言之，第一通过电压Vpass1可以被施加至耦接到单元存储串CS11至CS1m以及CS21至CS2m的字线DWL、NWLus及NWLs。
第一通过电压Vpass1可以使存储器单元导通，而与存储器单元的阈限电压无关。由于施加了第一通过电压Vpass1，因此可以在单元存储串CS11至CS1m以及CS21至CS2m的沟道区中形成沟道。
当第一通过电压Vpass1被施加至字线DWL、NWLus和NWLs时，应当理解，不只是相同的电压被施加至字线DWL、NWLus和NWLs，而且被视作等同于第一通过电压Vpass1的电压也被施加至字线DWL、NWLus和NWLs。
单元存储串CS11至CS1m以及CS21至CS2m电耦接至位线BL1至BLm。位线BL1至BLm的初始电压Vint可以经由在单元存储串CS11至CS1m以及CS21至CS2m的沟道区中形成的沟道来传输。例如，位线BL1至BLm的初始电压Vint可以被分别传输至未选中单元存储串CS21至CS2m以及选中单元存储串CS11至CS1m的沟道区，所述沟道区中的每一个对应于漏极侧虚设存储器单元DDC、正常存储器单元NMC1至NMCn以及源极侧虚设存储器单元SDC。
总之，如上参考步骤S210所述的，半导体存储器件100可以在未选中单元存储串CS21至CS2m与位线BL1至BLm之间的电耦接期间，通过施加第一通过电压Vpass1至字线DDWL、NWL1至NWLn和SDWL，使未选中单元存储串CS21至CS2m的沟道区偏置至初始电压Vint。初始电压可以是诸如接地电压之类的低电压。
在第三时间点T3，关断电压Vtrf可以被施加至未选中的漏极选择线DSL2。响应于关断电压Vtrf，耦接至未选中的漏极选择线DSL2的未选中单元存储串CS21至CS2m的漏极选择晶体管DST可以被关断。因此，未选中单元存储串CS21至CS2m的沟道区可以分别与位线BL1至BLm以及公共源极线CSL电分隔开。因此，未选中单元存储串CS21至CS2m的沟道区可以浮置。
选中的漏极选择线DSL1可以维持在导通电压Vtrn。选中单元存储串CS11至CS1m可以电连接至位线BL1至BLm。
总之，如上参考步骤S220所述的，半导体存储器件100可以在选中单元存储串CS11至CS1m的沟道区电耦接至位线BL1至BLm时，通过使未选中单元存储串CS21至CS2m与位线BL1至BLm以及公共源极线CSL电分隔开，来使未选中单元存储串CS21至CS2m的沟道区浮置。
在第四时间点T4，可以将字线DWL、NWLus和NWLs的第一通过电压Vpass1增加到第二通过电压Vpass2。
未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以通过与字线DWL、NWLus和NWLs的电压耦接，被升高至预定电压。未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以与从第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地升高。因此，未选中单元存储串CS21至CS2m的沟道区可以在读取操作之前被设定至经升高的电压。
选中单元存储串CS11至CS1m的沟道区可以分别电连接至位线BL1至BLm。选中单元存储串CS11至CS1m的沟道区可以分别经由位线BL1至BLm来保持接收初始电压Vint。结果，选中单元存储串CS11至CS1m的沟道区可以在读取操作之前被设定至初始电压Vint。由于选中单元存储串CS11至CS1m的沟道区被设定至初始电压Vint，因此选中单元存储串CS11至CS1m的沟道区可以在读取操作期间分别被位线BL1至BLm稳定地控制。
总之，如上参考步骤S230所述的，半导体存储器件100可以与从施加至字线DDWL、NWL1至NWLn和SDWL的第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地，来升高未选中单元存储串CS21至CS2m的浮置的沟道区的电位。
接着，在第二时间段PHS2，可以对选中单元存储串CS11至CS1m的选中存储器单元执行在步骤S120的读取操作。
在第五时间点T5，读取电压Vread可以被施加至选中的正常字线NWLs。根据一实施例，选中的正常字线NWLs的电压可以从第二通过电压Vpass2降低至读取电压Vread。作为与图7不同的另一示例，选中的正常字线NWLs的电压可以从第二通过电压Vpass2降低至接地电压，以及从接地电压增加至读取电压Vread。
未选中的正常字线NWLus的电压和虚设字线DWL的电压可以维持在第二通过电压Vpass2。因此，未选中单元存储串CS21至CS2m的沟道区可以在读取操作期间维持经升高的电压。
在这些状况之下，读取操作可以通过各种方法来执行。例如，读写电路123可以对位线预充电，并且在位线被预充电之后，根据选中存储器单元是否对预充电的电压进行了放电来确定选中存储器单元的数据。在另一示例中，读写电路123可以保持提供电流至位线，并且根据选中存储器单元是否经过持续提供的电流来确定选中存储器单元的数据。通过对位线预充电来完成的选中存储器单元的读取操作将会被视为一示例，用于清楚描述本发明的示例性实施例，本发明也可适用于其它读取操作工艺。
在第六时间点T6，位线BL1至BLm可以被充电至位线电压Vbl。读写电路123可以响应于控制逻辑125来对位线BL1至BLm充电。
在第七时间点T7，源极选择线电压Vssl可以被施加至选中的源极选择线SSL1。源极选择线电压Vssl可以等于导通电压Vtrn。源极选择线电压Vssl可以不同于导通电压Vtrn。耦接至选中的源极选择线SSL1的选中单元存储串CS11至CS1m的源极选择晶体管SST可以响应于源极选择线电压Vssl而被导通。选中单元存储串CS11至CS1m可以电连接至公共源极线CSL。
在选中单元存储串CS11至CS1m的每一个中，选中存储器单元可以在其阈限电压大于读取电压Vread时被关断，并且选中存储器单元可以在其阈限电压小于读取电压Vread时被导通。在选中单元存储串CS11至CS1m的每一个中，未选中存储器单元可以被第二通过电压Vpass2导通，而与其阈限电压无关。
对应的位线的位线电压Vbl可以根据选中存储器单元是否被导通，经由对应的单元存储串被放电至公共源极线CSL。当选中存储器单元的阈限电压小于读取电压Vread时，位线电压Vbl可以经由对应的单元存储串被放电至公共源极线CSL。当选中存储器单元的阈限电压大于读取电压Vread时，位线电压Vbl可以得到维持。
读写电路123可以通过感测位线BL1至BLm的电压的改变来确定选中存储器单元的数据。
在第八时间点T8，为了终止读取操作，选中的漏极选择线DSL1、字线DWL、NWLus及NWLs、以及选中的源极选择线SSL1的电压可以被放电至接地电压。
图8是参考图7的一个示例图示未选中单元存储串CS21至CS2m的沟道区CHA的一个示例的示意图。图8图示了根据在图7中的实施例设定在未选中单元存储串CS21至CS2m中的沟道区CHA的工艺。
参照图8，导通电压Vtrn可以被施加至未选中的漏极选择线DSL2，并且第一通过电压Vpass1可以被施加至字线DDWL、NWL1至NWLn及SDWL。初始电压Vint可以被施加至位线BL1。
漏极选择晶体管DST可以通过导通电压Vtrn而导通。存储器单元DDC、NMC1至NMCn及SDC可以通过第一通过电压Vpass1而导通。因此，初始电压Vint可以被施加至对应于漏极选择晶体管DST以及存储器单元DDC、NMC1至NMCn及SDC(a)的沟道区CHA。因此，对应于漏极选择晶体管DST和存储器单元DDC、NMC1至NMCn及SDC的沟道区CHA的电位可以被初始化至第一沟道电压Vch1。第一沟道电压Vch1可以等于初始电压Vint。
根据一实施例，接地电压可以被施加至未选中的源极选择线SSL2。沟道区CHA可以与公共源极线CSL电分隔开。接地电压可以被施加至公共源极线CSL。
接着，关断电压Vtrf可以被施加至未选中的漏极选择线DSL2。被初始化至第一沟道电压Vch1的沟道区CHA可以与位线BL1(b)电分隔开。沟道区CHA可以被浮置。
施加至字线DDWL、NWL1至NWLn及SDWL的第一通过电压Vpass1可以被增加至第二通过电压Vpass2。沟道区CHA可以通过与字线DDWL、NWL1至NWLn及SDWL耦接，从第一沟道电压Vch1升高至第二沟道电压Vch2。从第一沟道电压Vch1至第二沟道电压Vch2的经升高的电位dV可以与从第一通过电压Vpass1至第二通过电压Vpass2的增量成比例。
接着，在读取操作期间，读取电压Vread可以被施加至字线DDWL、NWL1至NWLn及SDWL之中的选中的正常字线，而其余的字线可以维持在第二通过电压Vpass2。
假设，当未选中单元存储串CS21至CS2m的沟道区CHA被浮置时，对于读取操作而言，字线的电压在没有步进到中间的第一通过电压Vpass1的情况下，直接从接地电压增加至第二通过电压Vpass2。在此假设情况下，未选中单元存储串CS21至CS2m的沟道区CHA的电位可以与从接地电压至第二通过电压Vpass2的增量成比例地升高。在该假设下的经升高的电压可以大于第一沟道电压Vch1与第二沟道电压Vch2之间的经升高的电压dV。当沟道区CHA的电压被升高至诸如该假设中所陈述的高电平时，可能会产生热载流子。例如，在读取操作期间，对应于未选中的正常字线的沟道区CHA可以通过第二通过电压Vpass2被升高至高电平。在另一方面，对应于选中的正常字线的沟道区CHA可以通过读取电压Vread被升高至低电平。因此，热载流子可能会由于沟道区CHA两端的电位差的原因而非故意地被俘获在存储器单元中。因此，可能不故意地使任意的存储器单元的阈限电压增加。
根据一实施例，沟道区CHA在读取操作期间可以与从中间的第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地被升高到适当电平。适当电平可以由从第一通过电压Vpass1至第二通过电压Vpass2的增量控制。因此，在读取操作期间，热载流子的产生可以被抑制以防止在存储器单元中发生干扰，并且半导体存储器件100的可靠性可以得到改善。
假定，当未选中单元存储串CS21至CS2m的沟道区CHA并未浮置时，对于读取操作而言，第二通过电压VPass2被施加至字线。根据该假设，例如，在图7中所示的时间点T3，导通电压可以被施加至未选中的源极选择线SSL2，因此源极选择晶体管SST可以被导通，因此未选中单元存储串CS21至CS2m的沟道区CHA的电压可以响应于来自公共源极线CSL的接地电压，而被维持在范围从第一沟道电压Vch1至接地电压的电平。第二通过电压VPass2可以是高电压。当第二通过电压VPass2被施加至未选中的正常字线时，未选中的正常字线的正常存储器单元的阈限电压可能由于接地电压与沟道区CHA的第二通过电压Vpass2之间的电压差的原因而被非故意地增加。
根据一实施例，在读取操作期间，沟道区CHA可以与从第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地被升高至适当电平。未选中单元存储串的存储器单元不会经受到与沟道区CHA的电压和第二通过电压Vpass2之间的电压差相对应的应力。因此，在读取操作期间，可以防止存储器单元中的干扰，并且可以改善半导体存储器件100的可靠性。
图9是图示根据本发明的示例性实施例的半导体存储器件100的操作方法的另一个示例的时序图。
参照图3、图5、图6和图9，在步骤S110或步骤S210至S230，可以在第一时间段PHS1期间设定未选中单元存储串CS21至CS2m的沟道区。
根据此实施例，图8中所示的沟道区CHA的电位可以经由公共源极线CSL而不是经由位线BL1至BLm来初始化。在第一时间点T1，初始电压Vint可以被施加至公共源极线CSL。另外，导通电压Vtrn可以被施加至源极选择线SSL1和SSL2。因此，包括在单元存储串CS11至CS1m以及CS21至CS2m中的源极选择晶体管可以被导通。公共源极线CSL的初始电压Vint可以被传输至单元存储串CS11至CS1m以及CS21至CS2m的沟道区。
漏极选择线DSL1和DSL2可以接收接地电压。包括在单元存储串CS11至CS1m以及CS21至CS2m中的漏极选择晶体管可以被关断，并且单元存储串CS11至CS1m以及CS21至CS2m可以与位线BL1至BLm电分隔开。
在第二时间点T2，第一通过电压Vpass1可以被施加至字线DWL、NWLus及NWLs。由于施加了第一通过电压Vpass1，因此可以在单元存储串CS11至CS1m以及CS21至CS2m的沟道区中形成沟道。
因此，如上参考步骤S210所述的，半导体存储器件100可以在未选中单元存储串CS21至CS2m与公共源极线CSL之间的电耦接期间，通过施加第一通过电压Vpass1至字线DDWL、NWL1至NWLn及SDWL，使未选中单元存储串CS21至CS2m的沟道区偏置至初始电压Vint。初始电压可以是诸如接地电压之类的低电压。
在第三时间点T3，关断电压Vtrf可以被施加至未选中的源极选择线SSL2。响应于关断电压Vtrf，与未选中的源极选择线SSL2耦接的未选中单元存储串CS21至CS2m的源极选择晶体管SST可以被关断。因此，未选中单元存储串CS21至CS2m的沟道区可以与公共源极线CSL以及位线BL1至BLm电分隔开。因此，未选中单元存储串CS21至CS2m的沟道区可以浮置。
选中的源极选择线SSL1可以被维持在导通电压Vtrn。因此，选中单元存储串CS11至CS1m可以电连接至公共源极线CSL。
因此，如上参考步骤S220所述的，半导体存储器件100可以在选中单元存储串CS11至CS1m的沟道区电耦接至公共源极线CSL时，通过使未选中单元存储串CS21至CS2m与公共源极线CSL以及位线BL1至BLm电分隔开，来使未选中单元存储串CS21至CS2m的沟道区浮置。
在第四时间点T4，字线DWL、NWLus及NWLs的电压可以从第一通过电压Vpass1增加至第二通过电压Vpass2。
未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以通过与字线DWL、NWLus及NWLs的电压耦接被升高至预定电压。未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以与从第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地升高。因此，未选中单元存储串CS21至CS2m的沟道区可以在读取操作之前，被设定至经升高的电压。
由于选中单元存储串CS11至CS1m的沟道区电连接至公共源极线CSL，因此沟道区可以保持接收初始电压Vint。因此，选中单元存储串CS11至CS1m的沟道区可以在读取操作之前，被设定为来自公共源极线CSL的初始电压Vint。
因此，如上参考步骤S230所述的，半导体存储器件100可以与从施加至字线DDWL、NWL1至NWLn及SDWL的第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地升高未选中单元存储串CS21至CS2m的浮置的沟道区的电位。
在第二时间段PHS2期间，可以对选中单元存储串CS11至CS1m的选中存储器单元执行在步骤S120的读取操作。在第二时间段PHS2期间，漏极选择线DSL1和DSL2以及源极选择线SSL1和SSL2可以被偏置成具有与参考图7描述的电压状况基本相同的电压状况。
在第五时间点T5，漏极选择线电压Vdsl可以被施加至选中的漏极选择线DSL1。漏极选择线电压Vdsl可以等于导通电压Vtrn。漏极选择线电压Vdsl可以不同于导通电压Vtrn。选中单元存储串CS11至CS1m的漏极选择晶体管可以通过漏极选择线电压Vdsl而被导通，并且选中单元存储串CS11至CS1m可以电连接至位线BL1至BLm。未选中的漏极选择线DSL2可以维持关断电压，例如接地电压。
读取电压Vread可以被施加至选中的正常字线NWLs，并且字线NWLus和DWL可以被维持在第二通过电压Vpass2。
选中的源极选择线SSL1可以从导通电压Vtrn减少至关断电压Vtrf。选中单元存储串CS11至CS1m的源极选择晶体管可以被关断。根据一实施例，选中的源极选择线SSL1的电压从导通电压Vtrn降低至关断电压Vtrf的时间点可以晚于使第二通过电压Vpass2放电的时间点。因此，选中单元存储串CS11至CS1m的沟道区可以不被第二通过电压Vpass2升高，并且维持来自公共源极线CSL的初始电压Vint。
读取电压Vread可以被施加至选中的正常字线NWLs，并且字线NWLus及DWL可以被维持在第二通过电压Vpass2。
未选中的源极选择线SSL2可以维持关断电压Vtrf。
半导体装置100在第六时间点T6至第八时间点T8的操作可以与上面参考图7描述的第六时间点T6至第八时间点T8相同。在第六时间点T6，位线BL1至BLm可以被预充电至位线电压Vbl。在第七时间点T7，源极选择线电压Vssl可以被施加至选中的源极选择线SSL1。位线BL1至BLm的位线电压Vbl可以被维持或者减少。读取操作可以在第八时间点T8终止。
图10是参考图9的一个示例图示未选中单元存储串CS21至CS2m的沟道区CHA的另一个示例的示意图。图10图示了根据图9的实施例设定未选中单元存储串CS21至CS2m中的沟道区CHA的工艺。
参照图10，导通电压Vtrn可以被施加至未选中的源极选择线SSL2，并且第一通过电压Vpass1可以被施加至字线DDWL、NWL1至NWLn及SDWL。初始电压Vint可以被施加至公共源极线CSL。
源极选择晶体管SST可以被导通电压Vtrn导通。存储器单元DDC、NMC1至NMCn及SDC可以被第一通过电压Vpass1导通。来自公共源极线CSL的初始电压Vint可以被传输至对应于源极选择晶体管SST和存储器单元DDC、NMC1至NMCn及SDC(a)的沟道区CHA。对应于源极选择晶体管SST和存储器单元DDC、NMC1至NMCn及SDC的沟道区CHA的电位可以被初始化至第一沟道电压Vch1。
根据一实施例，接地电压可以被施加至未选中的漏极选择线DSL2，并且接地电压可以被施加至位线BL1。未选中单元存储串CS21至CS2m可以与位线BL1电分隔开。
接着，关断电压Vtrf可以被施加至未选中的源极选择线SSL2。因此，被初始化至第一沟道电压Vch1的沟道区CHA可以与公共源极线CSL(d)电分隔开。沟道区CHA可以被浮置。
施加至字线DDWL、NWL1至NWLn及SDWL的第一通过电压Vpass1可以被增加至第二通过电压Vpass2。沟道区CHA可以通过与字线DDWL、NWL1至NWLn及SDWL的电压耦接，升高至第二沟道电压Vch2。从第一沟道电压Vch1至第二沟道电压Vch2的经升高的电位dV可以与从第一通过电压Vpass1至第二通过电压Vpass2的增量成比例。
接着，在读取操作期间，读取电压Vread可以被施加至字线DDWL、NWL1至NWLn及SDWL之中的选中的正常字线。其余的字线可以被维持在第二通过电压Vpass2。
图11是图示根据本发明的示例性实施例的半导体存储器件100的操作方法的另一个示例的时序图。
参照图3、图5、图6及图11，未选中单元存储串CS21至CS2m的沟道区可以在第一时间段PHS1期间设定。
根据此实施例，沟道区CHA的电位可以经由位线BL1至BLm和公共源极线CSL这二者来初始化。如参考图7所述的，导通电压Vtrn可以被施加至漏极选择线DSL1和DSL2。如参考图9所述的，导通电压Vtrn可以被施加至源极选择线SSL1和SSL2。
在第一时间点T1，初始电压Vint可以被施加至位线BL1至BLm，并且导通电压Vtrn可以被施加至漏极选择线DSL1和DSL2。初始电压Vint可以被施加至公共源极线CSL，并且导通电压Vtrn可以被施加至源极选择线SSL1和SSL2。在第二时间点T2，第一通过电压Vpass1可以被施加至字线DWL、NWLus及NWLs。因此，对应于每个单元存储串的存储器单元DDC、NMC1至NMCn及SDC的沟道区可以被初始化至来自对应的位线和公共源极线CSL的初始电压Vint。因此，如上参考步骤S210所述的，半导体存储器件100可以在未选中单元存储串CS21至CS2m与位线BL1至BLm及公共源极线CSL之间的电耦接期间，通过施加第一通过电压Vpass1至字线DDWL、NWL1至NWLn及SDWL，使未选中单元存储串CS21至CS2m的沟道区偏置至初始电压Vint。初始电压可以是诸如接地电压之类的低电压。
在第三时间点T3，关断电压Vtrf可以被施加至未选中的漏极选择线DSL2和未选中的源极选择线SSL2。未选中单元存储串CS21至CS2m可以被浮置。选中的漏极选择线DSL1和选中的源极选择线SSL1可以被维持在导通电压Vtrn。选中单元存储串CS21至CS2m可以保持接收来自位线BL1至BLm以及公共源极线CSL的初始电压Vint。因此，如上参考步骤S220所述的，半导体存储器件100可以在选中单元存储串CS11至CS1m的沟道区电耦接至位线BL1至BLm以及公共源极线CSL这二者时，通过使未选中单元存储串CS21至CS2m与公共源极线CSL以及位线BL1至BLm电分隔开，使未选中单元存储串CS21至CS2m的沟道区浮置。
在第四时间点T4，字线DWL、NWLus及NWLs的电压可以从第一通过电压Vpass1增加至第二通过电压Vpass2。未选中单元存储串CS21至CS2m的沟道区的电位可以通过与字线DWL、NWLus及NWLs的电压耦接，被升高至预定电压。未选中单元存储串CS21至CS2m的浮置的沟道区的电位可以与从第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地升高。因此，未选中单元存储串CS21至CS2m的沟道区可以在读取操作之前被设定至经升高的电压。此外，如上参考步骤S230所述的，半导体存储器件100可以与从施加至字线DDWL、NWL1至NWLn及SDWL的第一通过电压Vpass1至第二通过电压Vpass2的增量成比例地将未选中单元存储串CS21至CS2m的浮置的沟道区的电位升高。
在第二时间段PHS2，可以对选中单元存储串CS11至CS1m的选中存储器单元执行在步骤S120的读取操作。
在第五时间点T5，读取电压Vread可以被施加至选中的正常字线NWLs，并且其余的字线NWLus及DWL可以被维持在第二通过电压Vpass2。选中的源极选择线SSL1可以从导通电压Vtrn降低至关断电压Vtrf。选中单元存储串CS11至CS1m的源极选择晶体管可以被关断。
接着，在第六时间点T6，位线BL1至BLm可以被预充电。在第七时间点T7，导通电压Vtrn可以被施加至选中的源极选择线SSL1，并且选中存储器单元的阈限电压可以被反映在位线BL1至BLm上。在第八时间点T8，读取操作会终止。
图12是图示包括在图1中所示的半导体存储器件100的存储系统1000的框图。
参照图12，存储系统1000可以包括半导体存储器件100和控制器1200。
半导体存储器件100可以用与上面参考图1描述的基本相同的方式来配置和操作。因此，将省略其详细描述。
控制器1200可以耦接至主机和半导体存储器件100。控制器1200可以应主机的请求对半导体存储器件100进行存取。例如，控制器1200可以控制半导体存储器件100的读取操作、编程操作、擦除操作、和/或后台操作。控制器1200可以提供半导体存储器件100与主机之间的接口。控制器1200可以驱动用于控制半导体存储器件100的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。
RAM1210可以被用作处理单元1220的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器、和/或半导体存储器件100与主机之间的缓冲存储器。
处理单元1220可以控制控制器1200的操作。
主机接口1230可以包括用于在主机与控制器1200之间交换数据的协议。例如，控制器1200可以经由一个或更多个的各种协议与主机通信，各种协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型盘接口(ESDI)协议、集成驱动电子装置(IDE)协议、私有协议等等。
存储器接口1240可以与半导体存储器件100相互配合工作。例如，存储器接口可以包括NAND快闪接口或NOR快闪接口。
错误校正块1250可以通过利用错误校正码(ECC)来检测和校正从半导体存储器件100读取的数据中的错误。
控制器1200和半导体存储器件100可以集成在一个半导体器件中。根据一实施例，控制器1200和半导体存储器件100可以集成在单个半导体器件中以形成记忆卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型快闪卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用快闪储存器件(UFS)等等。
控制器1200和半导体存储器件100可以集成在单个半导体器件中以形成固态盘(SSD)。SSD可以包括用于把数据储存在半导体存储器件中的储存器件。当存储系统1000被用作SSD时，耦接至存储系统1000的主机的操作速率可以得到显著改善。
在另一示例中，存储系统1000可以被用作在各种电子装置中的若干元件之一，所述电子装置诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携计算机、网络平板计算机、无线电话、移动电话、智能型手机、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数字摄影机、三维电视、数字音频记录仪、数字音频播放器、数字画面记录器、数字画面播放器、数字视频记录仪、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的装置、用于计算机网络的装置、用于远程信息处理系统网络的装置、RFID装置、其它用于计算系统的装置等等。
根据一示例性实施例，半导体存储器件100或存储系统1000可以用各种形式来封装。例如，半导体存储器件100或存储系统1000可以通过诸如下列内容之类的各种方法来封装：封装体上封装体(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、有引线塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片、晶圆式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型集成电路(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等等。
图13是图示图12中所示的存储系统1000的应用示例2000的框图。
参照图13，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储器芯片。半导体存储器芯片可以被分成组。
图13图示了经由第一沟道CH1至第k沟道CHk与控制器2200通信的各组。半导体存储器芯片的每一个可以用与上面参考图1描述的半导体存储器件100基本相同的方式配置和操作。
每个组可以经由单个公共沟道与控制器2200通信。控制器2200可以用与参考图12描述的控制器1200基本相同的方式来配置，并且被配置成控制半导体存储器件2100的多个存储器芯片。
如在图13中所图示的，多个半导体存储器芯片可以耦接至单个沟道。然而，可以对存储系统2000进行修改，使得单个半导体存储器芯片可以耦接至单个沟道。
图14是图示具有上面参考图13描述的存储系统2000的计算系统3000的框图。
参照图14，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、功率供应器3400、系统总线3500和存储系统2000。
存储系统2000可以经由系统总线3500电连接至中央处理单元3100、RAM3200、用户接口3300和功率供应器3400。经由用户接口3300提供的数据或由中央处理单元3100处理的数据可以储存在存储系统2000中。
在图14中，半导体存储器件2100可以经由控制器2200耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。
如图14中所图示的，可以包括图13中所示的存储系统2000以作为存储系统3000。然而，存储系统2000可以用图12中所示的存储系统1000来代替。根据一实施例，计算系统3000可以包括上面参考图12和13描述的存储系统1000和2000这二者。
根据本发明的一实施例，提供了一种具有改善的可靠性的半导体存储器件及其操作方法。
对于本领域普通技术人员而言显然的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例进行各种修改。因此，意图是本发明覆盖落入所附权利要求及其等同体的范围内的所有这样的修改。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
1.一种三维半导体存储器件的操作方法，所述三维半导体存储器件包括单元存储串，每个单元存储串具有层叠在衬底之上并且耦接至多个字线的存储器单元，所述操作方法包括：
在把第一通过电压施加至所述多个字线时，使所述单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；
使所述未选中单元存储串的沟道区浮置；
在所述沟道区的浮置期间将所述第一通过电压增加至第二通过电压；以及
从所述单元存储串之中的选中单元存储串的选中存储器单元读取数据。
2.如技术方案1所述的操作方法，其中，所述增加把所述第一通过电压增加至所述第二通过电压，使得所述未选中单元存储串的沟道区的电位与从所述第一通过电压至所述第二通过电压的增量成比例地升高。
3.如技术方案1所述的操作方法，
其中，所述单元存储串被耦接在位线与公共源极线之间，以及
其中，所述浮置使所述未选中单元存储串的沟道区与所述位线和所述公共源极线电分隔开。
4.如技术方案1所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
其中，所述偏置包括：
施加所述初始电压至所述位线；以及
将所述未选中单元存储串的沟道区电连接至所述位线，从而将所述初始电压传输至所述未选中单元存储串的沟道区。
5.如技术方案4所述的操作方法，其中，所述偏置还包括在所述电连接之后施加所述第一通过电压至所述多个字线。
6.如技术方案1所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述偏置包括：
施加所述初始电压至公共源极线；以及
将所述未选中单元存储串的沟道区电连接至所述公共源极线，从而将所述初始电压传输至所述未选中单元存储串的沟道区。
7.如技术方案6所述的操作方法，其中，所述偏置还包括在所述电连接之后施加所述第一通过电压至所述多个字线。
8.如技术方案1所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述偏置包括：
施加所述初始电压至所述位线和所述公共源极线这二者；以及
将所述未选中单元存储串的沟道区电连接至所述位线和所述公共源极线这二者，从而将所述初始电压传输至所述未选中单元存储串的沟道区。
9.如技术方案1所述的操作方法，其中，所述读取使所述未选中单元存储串的沟道区保持浮置。
10.如技术方案1所述的操作方法，
其中，所述读取保持向所述多个字线之中的未选中的字线施加所述第二电压，以及向所述多个字线之中的选中的字线施加读取电压，以及
其中，所述第一通过电压和所述第二通过电压大于所述读取电压。
11.如技术方案1所述的操作方法，
其中，所述偏置提供所述初始电压至所述选中单元存储串的沟道区，以及
其中，所述浮置保持提供所述初始电压至所述选中单元存储串的沟道区。
12.如技术方案11所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
其中，所述偏置包括：
施加所述初始电压至所述位线；以及
将所述单元存储串的沟道区电连接至所述位线。
13.如技术方案12所述的操作方法，其中，所述浮置使所述未选中单元存储串与所述位线和所述公共源极线这二者电分隔开，以及将所述选中单元存储串电耦接至所述位线。
14.如技术方案11所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
其中，所述偏置包括：
施加所述初始电压至所述公共源极线；以及
将所述单元存储串的沟道区电连接至所述公共源极线。
15.如技术方案14所述的操作方法，其中，所述浮置使所述未选中单元存储串与所述位线和所述公共源极线这二者电分隔开，以及将所述选中单元存储串电耦接至所述公共源极线。
16.一种半导体存储器件，包括：
单元存储串，其包括层叠在衬底之上并且耦接至多个字线的存储器单元；以及
外围电路，其经由所述多个字线耦接至所述单元存储串，并且适于在读取操作之前设定所述单元存储串之中的未选中单元存储串的沟道区，
其中，所述外围电路：
在施加第一通过电压至所述多个字线时，使所述未选中单元存储串的沟道区偏置至初始电压；
使所述未选中单元存储串的沟道区浮置；以及
将所述第一通过电压增加至第二通过电压。
17.如技术方案16所述的半导体存储器件，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
其中，所述外围电路通过使所述未选中单元存储串的沟道区与所述位线和所述公共源极线电分隔开，使所述未选中单元存储串的沟道区浮置。
18.如技术方案16所述的半导体存储器件，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述外围电路通过施加所述初始电压至所述位线，以及通过将所述未选中单元存储串的沟道区电连接至所述位线，使所述未选中单元存储串的沟道区偏置至所述初始电压。
19.如技术方案16所述的半导体存储器件，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述外围电路通过施加所述初始电压至所述公共源极线，以及通过将所述未选中单元存储串的沟道区电连接至所述公共源极线，使所述未选中单元存储串的沟道区偏置至所述初始电压。
20.如技术方案16所述的半导体存储器件，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述外围电路通过施加所述初始电压至所述位线和所述公共源极线这二者，以及通过将所述未选中单元存储串的沟道区电连接至所述位线和所述公共源极线，使所述未选中单元存储串的沟道区偏置至所述初始电压。
Claims (10)
1.一种三维半导体存储器件的操作方法，所述三维半导体存储器件包括单元存储串，每个单元存储串具有层叠在衬底之上并且耦接至多个字线的存储器单元，所述操作方法包括：
在把第一通过电压施加至所述多个字线时，使所述单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；
使所述未选中单元存储串的沟道区浮置；
在所述沟道区的浮置期间将所述第一通过电压增加至第二通过电压；以及
从所述单元存储串之中的选中单元存储串的选中存储器单元读取数据。
2.如权利要求1所述的操作方法，其中，所述增加把所述第一通过电压增加至所述第二通过电压，使得所述未选中单元存储串的沟道区的电位与从所述第一通过电压至所述第二通过电压的增量成比例地升高。
3.如权利要求1所述的操作方法，
其中，所述单元存储串被耦接在位线与公共源极线之间，以及
其中，所述浮置使所述未选中单元存储串的沟道区与所述位线和所述公共源极线电分隔开。
4.如权利要求1所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
其中，所述偏置包括：
施加所述初始电压至所述位线；以及
将所述未选中单元存储串的沟道区电连接至所述位线，从而将所述初始电压传输至所述未选中单元存储串的沟道区。
5.如权利要求4所述的操作方法，其中，所述偏置还包括在所述电连接之后施加所述第一通过电压至所述多个字线。
6.如权利要求1所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述偏置包括：
施加所述初始电压至公共源极线；以及
将所述未选中单元存储串的沟道区电连接至所述公共源极线，从而将所述初始电压传输至所述未选中单元存储串的沟道区。
7.如权利要求6所述的操作方法，其中，所述偏置还包括在所述电连接之后施加所述第一通过电压至所述多个字线。
8.如权利要求1所述的操作方法，
其中，所述单元存储串耦接在位线与公共源极线之间，以及
所述偏置包括：
施加所述初始电压至所述位线和所述公共源极线这二者；以及
将所述未选中单元存储串的沟道区电连接至所述位线和所述公共源极线这二者，从而将所述初始电压传输至所述未选中单元存储串的沟道区。
9.如权利要求1所述的操作方法，其中，所述读取使所述未选中单元存储串的沟道区保持浮置。
10.一种半导体存储器件，包括：
单元存储串，其包括层叠在衬底之上并且耦接至多个字线的存储器单元；以及
外围电路，其经由所述多个字线耦接至所述单元存储串，并且适于在读取操作之前设定所述单元存储串之中的未选中单元存储串的沟道区，
其中，所述外围电路：
在施加第一通过电压至所述多个字线时，使所述未选中单元存储串的沟道区偏置至初始电压；
使所述未选中单元存储串的沟道区浮置；以及
将所述第一通过电压增加至第二通过电压。
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