TWI616891B - 包含三維陣列結構的半導體記憶體裝置 - Google Patents

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Abstract

一種半導體記憶體裝置可包含耦接至一共同的源極線的源極選擇電晶體；耦接在所述源極選擇電晶體以及正常記憶胞之間的源極側虛設記憶胞；以及耦接至一位元線的汲極選擇電晶體。所述半導體記憶體裝置可包含耦接在汲極選擇電晶體以及正常記憶胞之間的汲極側虛設記憶胞。所述源極側虛設記憶胞的數量是小於所述汲極側虛設記憶胞的數量，並且所述汲極選擇電晶體的數量可以是大於所述源極選擇電晶體。

Description

包含三維陣列結構的半導體記憶體裝置
各種的實施例是大致有關於一種電子裝置，並且更具體而言是有關於一種包含三維陣列結構的半導體記憶體裝置。
相關申請案的交互參照
本申請案主張2014年7月10日向韓國智慧財產局申請的韓國專利申請案號10-2014-0086793的優先權，所述申請案的整個揭露內容是被納入在此作為參考。
半導體記憶體裝置是利用例如是矽(Si)、鍺(Ge)、砷化鎵(GaAs)或磷化銦(InP)的半導體來加以體現。半導體記憶體裝置可被分類成為兩種類別。一種類別可包含易失性(volatile)記憶體裝置，而另一種類別可包含非易失性記憶體裝置。
易失性記憶體裝置在電源關斷時會失去所儲存的資料。易失性記憶體裝置的例子包含靜態RAM(SRAM)、動態RAM(DRAM)以及同步的DRAM(SDRAM)。非易失性記憶體裝置可以保存所儲存的資料，而不論電源的通/斷狀況為何。非易失性記憶體的例子包含唯讀記憶體(ROM)、遮罩ROM(MROM)、可編程ROM(PROM)、可抹除的可編程ROM(EPROM)、電性 可抹除且可編程ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性式RAM(MRAM)、電阻式RAM(RRAM)以及鐵電RAM(FRAM)。快閃記憶體可被分類成為兩種類型的記憶體。一種類型可包含NOR型記憶體，而另一種類型可包含NAND型記憶體。
近來，為了改善在半導體記憶體裝置中的集成度，已經在具有三維陣列結構的半導體記憶體裝置上進行研究。
在一實施例中，一種半導體記憶體裝置可包含堆疊在一基板之上的正常記憶胞，並且可包含耦接至一共同的源極線的源極選擇電晶體。所述半導體記憶體裝置可包含耦接在所述源極選擇電晶體以及正常記憶胞之間的源極側虛設(dummy)記憶胞；耦接至一位元線的汲極選擇電晶體；以及耦接在所述汲極選擇電晶體以及正常記憶胞之間的汲極側虛設記憶胞。所述半導體記憶體裝置可包含大於所述源極選擇電晶體的數量的汲極選擇電晶體，並且所述源極側虛設記憶胞的數量是小於所述汲極側虛設記憶胞的數量。
在一實施例中，汲極選擇電晶體的數量可以是比源極選擇電晶體的數量大一個在源極側虛設記憶胞的數量以及汲極側虛設記憶胞的數量之間的差值。
在一實施例中，所述汲極選擇電晶體可包含彼此串聯耦接的第一汲極選擇電晶體以及第二汲極選擇電晶體，所述第一汲極選擇電晶體可以共同耦接至一第一汲極選擇線，並且所述第二汲極選擇電晶體可以共同耦接至一第二汲極選擇線。
在一實施例中，所述源極選擇電晶體可以共同耦接至單一源極選擇線。
在一實施例中，所述半導體記憶體裝置可以進一步包含一管道(pipe)電晶體，其中所述源極選擇電晶體、源極側虛設記憶胞以及在所述正常記憶胞中的第一正常記憶胞是構成一第一子胞串；在所述正常記憶胞中的第二正常記憶胞、汲極側虛設記憶胞以及汲極選擇電晶體是構成一第二子胞串；並且所述第一及第二子胞串是透過所述管道電晶體來加以耦接。
在一實施例中，所述第一正常記憶胞、源極側虛設記憶胞以及源極選擇電晶體可以是在一橫越所述基板的方向上被依序地堆疊。在一實施例中，所述第二正常記憶胞、汲極側虛設記憶胞以及汲極選擇電晶體可以是在橫越所述基板的所述方向上被依序地堆疊。
在一實施例中，所述源極選擇電晶體、源極側虛設記憶胞、正常記憶胞、汲極側虛設記憶胞以及汲極選擇電晶體可以是在一橫越所述基板的方向上被依序地堆疊。
根據一實施例的一種半導體記憶體裝置可包含一管道電晶體；一第一子胞串，其延伸在所述管道電晶體以及一共同的源極線之間並且包含耦接至所述共同的源極線的源極選擇電晶體以及耦接至所述源極選擇電晶體的源極側虛設記憶胞。所述半導體記憶體裝置可包含一第二子胞串，其延伸在所述管道電晶體以及一位元線之間，並且包含耦接至所述位元線的汲極選擇電晶體以及耦接至所述汲極選擇電晶體的汲極側虛設記憶胞。所述半導體記憶體裝置可包含小於汲極側虛設記憶胞的數量的源極側虛設記憶胞的數量；以及大於源極選擇電晶體的數量的汲極選擇電晶體的 數量。
在一實施例中，汲極選擇電晶體的數量可以是比源極選擇電晶體的數量大一個在源極側虛設記憶胞的數量以及汲極側虛設記憶胞的數量之間的差值。
在一實施例中，所述第一子胞串從所述管道電晶體起算的一高度可以是等於所述第二子胞串從所述管道電晶體起算的一高度。
在一實施例中，所述第一子胞串可包含串聯耦接在所述源極側虛設記憶胞以及管道電晶體之間的第一正常記憶胞，並且所述第二子胞串可包含串聯耦接在所述汲極側虛設記憶胞以及管道電晶體之間的第二正常記憶胞。
在一實施例中，第一正常記憶胞的數量可以是大於第二正常記憶胞的數量。
在一實施例中，第一正常記憶胞的數量可以是比第二正常記憶胞的數量大一個在源極側虛設記憶胞的數量以及汲極側虛設記憶胞的數量之間的差值以及一個在源極選擇電晶體的數量以及汲極選擇電晶體的數量之間的差值的一總和。
在一實施例中，所述汲極選擇電晶體可包含彼此串聯耦接的第一汲極選擇電晶體以及第二汲極選擇電晶體；所述第一汲極選擇電晶體可以共同耦接至一第一汲極選擇線；並且所述第二汲極選擇電晶體可以共同耦接至一第二汲極選擇線。
在一實施例中，所述源極選擇電晶體可以共同耦接至單一源極選擇線。
在一實施例中，一種半導體記憶體裝置可包含一第一子胞串，其被堆疊在一基板之上並且包含一第一組正常記憶胞；以及一第二子胞串，其被堆疊在所述基板之上並且包含一第二組正常記憶胞。所述半導體記憶體裝置可包含汲極選擇電晶體，其被耦接至所述第二組正常記憶胞；以及源極選擇電晶體，其被耦接至所述第一組正常記憶胞。所述第一及第二子胞串可被配置以藉由在所述第二子胞串中包含比在所述第一子胞串中的源極選擇電晶體更大數量的汲極選擇電晶體，來降低所述正常記憶胞的漏電流。
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀取及寫入電路
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
DMC1至DMC3‧‧‧第一至第三汲極側虛設記憶胞
DST1至DST4‧‧‧第一至第四汲極選擇電晶體
NMC1至NMCn‧‧‧第一至第n正常記憶胞
PT‧‧‧管道電晶體
SMC1及SMC2‧‧‧第一及第二源極側虛設記憶胞
SST1至SST3‧‧‧第一至第三源極選擇電晶體
圖1是描繪一種半導體記憶體裝置的一種表現的方塊圖。
圖2是描繪在圖1中所描繪的一記憶胞陣列的一種表現的一實施例的方塊圖。
圖3是描繪在圖2中所描繪的記憶體區塊中的一記憶體區塊的一種表現的電路圖。
圖4是描繪在圖3中所描繪的胞串中的一胞串的一種表現的圖。
圖5是描繪在一種半導體記憶體裝置的一編程操作期間，施加至耦接到一所選的記憶體區塊的列線的電壓的一種表現的表。
圖6是描繪相鄰一未被選擇的胞串的源極側虛設記憶胞SMC1及SMC2的正常記憶胞以及其之一通道層在一編程操作期間的一電位的一種表現的圖。
圖7是描繪相鄰汲極側虛設字線DWL1至DWL3的正常記憶胞以及其 之一通道層在一編程操作期間的一電位的一種表現的圖。
圖8是描繪在圖2中所描繪的記憶體區塊中的一記憶體區塊的一種表現的一實施例的電路圖。
圖9是描繪在圖8中所描繪的胞串中的一胞串的一種表現的圖。
圖10是描繪一種包含在圖1中所描繪的半導體記憶體裝置的記憶體系統的一種表現的方塊圖。
圖11是描繪在圖10中所描繪的記憶體系統的一應用例子的一種表現的方塊圖。
圖12是描繪一種包含參考圖11所述的記憶體系統的計算系統的一種表現的方塊圖。
在以下，各種的實施例將會參考所附的圖式來加以詳細地描述。所述圖式是被提供以容許在此項技術中具有普通技能者能夠理解所述實施例的範疇。然而，所舉例說明的實施例可以用不同的形式來體現，因而不應該被解釋為受限於所闡述的實施例。而是，這些實施例是被提供以使得此揭露內容將會是徹底且完整的。此外，所述實施例是被提供以完整傳達本申請案的範疇給熟習此項技術者。
在整個揭露內容中，元件符號是直接對應到在各種圖式及實施例中的相同編號的元件。亦應注意的是，在此說明書中，"連接/耦接"不只是指一構件直接耦接另一構件，而且亦指透過一中間的構件來間接耦接另一構件。此外，只要是未被指明的話，一單數形可包含複數形，並且反之亦然。
各種的實施例可以有關於一種具有改善的可靠度的半導體記憶體裝置。
圖1是描繪一種半導體記憶體裝置100的一種表現的方塊圖。
參照圖1，所述半導體記憶體裝置100可包含一記憶胞陣列110以及一週邊電路120。
所述記憶胞陣列110可以透過列線RL來耦接至一位址解碼器121。所述記憶胞陣列110可以透過位元線BL來耦接至一讀取及寫入電路123。
所述記憶胞陣列110可包含複數個記憶體區塊。所述記憶體區塊的每一個可包含複數個胞串。所述胞串的每一個可包含複數個堆疊在一基板之上的記憶胞。根據一實施例，所述複數個記憶胞可以是非易失性記憶胞。根據一實施例，所述複數個記憶胞的每一個可被界定為單一位準的胞或是多位準的胞。所述記憶胞陣列110是參考圖2及3而被詳細地描述。
所述週邊電路120可包含所述位址解碼器121、一電壓產生器122、以及所述讀取及寫入電路123。所述週邊電路120可包含一輸入/輸出緩衝器124以及一控制邏輯125。
所述位址解碼器121可以透過列線RL來耦接至所述記憶胞陣列110。所述列線RL可包含汲極選擇線、虛設字線、正常字線、源極選擇線以及一共同的源極線。根據一實施例，所述列線RL可包含一管道線。
所述位址解碼器121可被配置以響應於控制邏輯125的控制來控制所述列線RL。所述位址解碼器121可以從所述控制邏輯125接收一 位址ADDR。
根據一實施例，所述半導體記憶體裝置100的一編程操作以及一讀取操作可以用頁單位來加以執行。在編程操作以及讀取操作期間，所述位址ADDR可包含一區塊位址以及一列位址。所述位址解碼器121可被配置以解碼在所接收到的位址ADDR中的區塊位址。所述位址解碼器121可以響應於經解碼的區塊位址以選擇一記憶體區塊。所述位址解碼器121可被配置以解碼在所接收到的位址ADDR中的一列位址。所述位址解碼器121可以響應於經解碼的列位址來選擇所選的記憶體區塊的汲極選擇線中的一汲極選擇線，並且選擇所選的記憶體區塊的複數個正常字線中的一正常字線。因此，對應於單一頁的正常記憶胞可被選出。
根據一實施例，在一抹除操作期間，所述位址ADDR可包含一區塊位址。所述位址解碼器121可以解碼區塊位址，並且響應於經解碼的區塊位址來選擇一記憶體區塊。因此，所選的記憶體區塊的資料可被抹除。
根據一實施例，所述位址解碼器121可包含一區塊解碼器、一列解碼器以及一位址緩衝器。
所述電壓產生器122可以藉由所述控制邏輯125來加以控制。所述電壓產生器122可以藉由利用一被提供至半導體記憶體裝置100的外部的電源電壓來產生一內部的電源電壓。例如，所述電壓產生器122可以藉由調節一外部的電源電壓來產生所述內部的電源電壓。所產生的內部的電源電壓可被提供至位址解碼器121。所產生的內部的電源電壓可被提供至讀取及寫入電路123。所產生的內部的電源電壓可被提供至輸入/輸出 緩衝器124以及控制邏輯125，並且被使用作為所述半導體記憶體裝置100的一操作電壓。
所述電壓產生器122可以藉由利用所述外部的電源電壓以及內部的電源電壓中的至少一個來產生複數個電壓。根據一實施例，所述電壓產生器122可包含複數個接收所述內部的電源電壓的泵送(pumping)電容器。所述電壓產生器122可以藉由響應於所述控制邏輯125的控制CTRL來選擇性地啟動所述複數個泵送電容器，以產生複數個電壓。例如，所述電壓產生器122可以產生各種的電壓以施加至所述列線RL，並且提供所產生的電壓至所述位址解碼器121。
所述讀取及寫入電路123可以透過位元線BL來耦接至所述記憶胞陣列110。所述讀取及寫入電路123可以藉由所述控制邏輯125來加以控制。
在抹除操作期間，所述讀取及寫入電路123可以浮接所述位元線BL。在編程操作期間，所述讀取及寫入電路123可以從輸入/輸出緩衝器124傳輸待被編程的資料DATA至所述位元線BL。所選的正常記憶胞可以響應於所傳輸的資料DATA來加以編程。在讀取操作期間，所述讀取及寫入電路123可以從所選的正常記憶胞透過位元線BL來讀取所述資料DATA，並且輸出所讀取的資料DATA至所述輸入/輸出緩衝器124。
根據一實施例，所述讀取及寫入電路123可包含頁緩衝器(或是頁暫存器)以及一行選擇電路。
所述控制邏輯125可以耦接至位址解碼器121。所述控制邏輯125可以耦接至電壓產生器122。所述控制邏輯125可以耦接至讀取及寫 入電路123。所述控制邏輯125可以耦接至輸出緩衝器124。所述控制邏輯125可以從輸入/輸出緩衝器124接收一控制信號CTRL以及所述位址ADDR。所述控制邏輯125可被配置以響應於控制信號CTRL來控制所述半導體記憶體裝置100的一般操作。所述控制邏輯125可以傳輸位址ADDR至所述位址解碼器121。
所述輸入/輸出緩衝器124可以從一外部的裝置接收所述控制信號CTRL以及位址ADDR，並且傳輸所述控制信號CTRL以及位址ADDR至所述控制邏輯125。此外，所述輸入/輸出緩衝器124可以傳輸資料DATA至所述讀取及寫入電路123。所述輸入/輸出緩衝器124可以將從讀取及寫入電路123所接收到的資料DATA輸出至一外部的裝置。
根據一實施例，所述半導體記憶體裝置100可以是一種快閃記憶體裝置。
圖2是描繪在圖1中所描繪的記憶胞陣列110的一實施例的一種表現的方塊圖。
參照圖2，所述記憶胞陣列110可包含複數個記憶體區塊BLK1至BLKz。所述記憶體區塊的每一個可包含一種三維的結構。每個記憶體區塊可包含複數個堆疊在所述基板之上的記憶胞。所述複數個記憶胞可以實質被配置在+X方向、+Y方向以及+Z方向上。每個記憶體區塊的結構將會參考圖3來加以詳細地描述。
圖3是描繪在圖2中所描繪的記憶體區塊BLK1至BLKz中的一記憶體區塊(例如是BLK1)的一種表現的電路圖。
參照圖3，所述記憶體區塊BLK1至BLKz中的一記憶體區 塊或例如是第一記憶體區塊BLK1可包含複數個胞串CS11至CS1m以及CS21至CS2m。所述胞串CS11至CS1m以及CS21至CS2m的每一個可被形成為一實質'U'形。在所述第一記憶體區塊BLK1中，m個胞串可被配置在一列方向(亦即，+X方向)上。在圖3中，為了舉例之目的，只有兩個被配置在一行方向上的胞串被展示。然而，超過兩個的胞串可被配置在所述行方向(亦即，+Y方向)上。
所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含第一至第三源極選擇電晶體SST1至SST3。所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含第一及第二源極側虛設記憶胞SMC1及SMC2。所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含第一至第n正常記憶胞NMC1至NMCn。所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含一管道電晶體PT。所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含第一至第三汲極側虛設記憶胞DMC1至DMC3。所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含第一至第四汲極選擇電晶體DST1至DST4。
所述選擇電晶體SST1至SST3以及DST1至DST4、虛設記憶胞SMC1、SMC2、以及DMC1至DMC3、以及正常記憶胞NMC1至NMCn可以具有類似的結構、或是實質類似的結構。根據一實施例，所述選擇電晶體SST1至SST3以及DST1至DST4、虛設記憶胞SMC1、SMC2以及DMC1至DMC3、以及正常記憶胞NMC1至NMCn的每一個可包含一通道層、一穿隧絕緣層、一電荷儲存層以及一阻擋絕緣層。
所述胞串的每一個的第一至第三源極選擇電晶體SST1至 SST3可以串聯耦接在所述共同的源極線CSL以及源極側虛設記憶胞SMC1及SMC2之間。所述胞串CS11至CS1m以及CS21至CS2m的第一源極選擇電晶體SST1的源極可以共同耦接至所述共同的源極線CSL。
根據一實施例，被配置在相同的列(+X方向)上的胞串(例如是CS11至CS1m)的源極選擇電晶體可以耦接至一延伸在所述列方向上的源極選擇線(例如是SSL1)。此外，每個胞串的第一至第三源極選擇電晶體SST1至SST3可以共同耦接至單一源極選擇線。被配置在不同列中的胞串(例如是CS11及CS21)的源極選擇電晶體可以耦接至不同的源極選擇線(例如是SSL1及SSL2)。
每個胞串的源極側虛設記憶胞SMC1及SMC2可以耦接在所述源極選擇電晶體SST1至SST3以及正常記憶胞NMC1至NMCp之間。在所述第一記憶體區塊BLK1中具有實質相同高度的源極側虛設記憶胞的閘極可以耦接至單一源極側虛設字線。所述第一源極側虛設記憶胞SMC1的一閘極可以耦接至一第一源極側虛設字線SWL1。所述第二源極側虛設記憶胞SMC2的一閘極可以耦接至一第二源極側虛設字線SWL2。
每個胞串的第一至第n正常記憶胞NMC1至NMCn可以耦接在所述源極側虛設記憶胞SMC1及SMC2以及汲極側虛設記憶胞DMC1至DMC3之間。
所述第一至第n正常記憶胞NMC1至NMCn可被分成第一至第p正常記憶胞NMC1至NMCp、以及第p+1至第n正常記憶胞NMCp+1至NMCn。所述第一至第p正常記憶胞NMC1至NMCp、以及第p+1至第n正常記憶胞NMCp+1至NMCn可以透過所述管道電晶體PT來加以耦接。
所述第一至第p正常記憶胞NMC1至NMCp可以被依序地配置在一和所述+Z方向相反的方向上，並且串聯耦接在所述源極側虛設記憶胞SMC1及SMC2以及管道電晶體PT之間。所述第p+1至第n正常記憶胞NMCp+1至NMCn可以被依序地配置在所述+Z方向上，並且串聯耦接在所述管道電晶體PT以及汲極側虛設記憶胞DMC1至DMC3之間。所述第一至第n正常記憶胞NMC1至NMCn的閘極可以分別耦接至第一至第n正常字線NWL1至NWLn。所述正常記憶胞NMCp+1至NMCp的閘極可以分別耦接至p+1至p正常字線NWLp+1至NWLp。
資料可以分別透過第一至第m位元線BL1至BLm而被儲存在所述第一至第n正常記憶胞NMC1至NMCn中。儲存在所述第一至第n正常記憶胞NMC1至NMCn中的資料可以分別透過所述第一至第m位元線BL1至BLm來加以讀取。
每個胞串的管道電晶體PT的閘極可以耦接至一管道線PL。
每個胞串的汲極側虛設記憶胞DMC1至DMC3可以耦接在所述汲極選擇電晶體DST1至DST4以及正常記憶胞NMCp+1至NMCn之間。在第一記憶體區塊BLK1中，具有實質相同高度的汲極側虛設記憶胞的閘極可以耦接至單一汲極側虛設字線。每個胞串的第一至第三汲極側虛設記憶胞DMC1至DMC3的閘極可以分別耦接至所述第一至第三汲極側虛設字線DWL1至DWL3。
所述資料並不能夠被儲存在所述虛設記憶胞SMC1、SMC2以及DMC1至DMC3中。
每個胞串的第一至第四汲極選擇電晶體DST1至DST4可以 串聯耦接在對應的位元線以及所述汲極側虛設記憶胞DMC1至DMC3之間。根據一實施例，如同在圖3中所繪，每個胞串的第一及第二汲極選擇電晶體DST1及DST2可以耦接至單一汲極選擇線，並且每個胞串的第三及第四汲極選擇電晶體DST3及DST4可以耦接至另一汲極選擇線。
被配置在所述列方向上的胞串可以耦接至延伸在所述列方向上的汲極選擇線DSL1_1、DSL1_2、DSL2_1以及DS2_2。在一第一列中的胞串CS11至CS1m可以耦接至所述第一汲極選擇線DSL1_1及DSL1_2。在所述第一列中的胞串CS11至CS1m的第一及第二汲極選擇電晶體DST1及DST2可以耦接至所述汲極選擇線DSL1_1。在所述第一列中的胞串CS11至CS1m的第三及第四汲極選擇電晶體DST3及DST4可以耦接至所述汲極選擇線DSL1_2。在一第二列中的胞串CS21至CS2m可以耦接至所述第二汲極選擇線DSL2_1及DSL2_2。在所述第二列中的胞串CS21至CS2m的第一及第二汲極選擇電晶體DST1及DST2可以耦接至所述汲極選擇線DSL2_1。在所述第二列中的胞串CS21至CS2m的第三及第四汲極選擇電晶體DST3及DST4可以耦接至所述汲極選擇線DSL2_2。
被配置在所述行方向(+Y方向)上的胞串可以耦接至一延伸在所述行方向上的位元線。被配置在所述列方向上的第一至第m胞串CS11至CS1m或是CS21至CS2m可以分別耦接至所述第一至第m位元線BL1至BLm。
根據一實施例，偶數位元線以及奇數位元線可被提供，而不是所述第一至第m位元線BL1至BLm。在配置於所述列方向上的胞串CS11至CS1m或是CS21至CS2m中的偶數胞串可以分別耦接至偶數位元線。在 配置於所述列方向上的胞串CS11至CS1m或是CS21至CS2m中的奇數胞串可以分別耦接至奇數位元線。
如同在圖3中所繪，在每個胞串中，所述正常記憶胞NMC1至NMCp、虛設記憶胞SMC1及SMC2、以及源極選擇電晶體SST1至SST3可以是在一橫越所述基板的方向，亦即+Z方向上被依序地堆疊。在每個胞串中，所述正常記憶胞NMCp+1至NMCn、汲極虛設記憶胞DMC1至DMC3、以及汲極選擇電晶體SST1至SST4可以在所述+Z方向上被依序地堆疊。
根據一實施例，源極側虛設記憶胞SMC1及SMC2的數量可以是小於汲極側虛設記憶胞DMC1至DMC3的數量，並且汲極選擇電晶體DST1至DST4的數量可以是大於源極選擇電晶體SST1至SST3的數量。
圖4是描繪在圖3中所描繪的胞串CS11至CS1m以及CS21至CS2m中的一胞串(例如是CS11)的一種表現的圖。
參照圖3及4，所述胞串CS11可包含源極選擇電晶體SST1至SST3、源極側虛設記憶胞SMC1及SMC2、以及第一至第n正常記憶胞NMC1至NMCn。所述胞串CS11可包含管道電晶體PT、汲極側虛設記憶胞DMC1至DMC3、以及汲極選擇電晶體DST1至DST4。
所述胞串CS11可包含一第一子胞串CSsub1。所述胞串CS11可包含一第二子胞串CSsub2。所述第一子胞串CSsub1可包含所述源極選擇電晶體SST1至SST3。所述第一子胞串CSsub1可包含源極側虛設記憶胞SMC1及SMC2以及第一至第p正常記憶胞NMC1至NMCp(亦即，一第一組正常記憶胞)。所述第二子胞串CSsub2可包含所述第p+1至第n正常記憶胞NMCp+1至NMCn(亦即，一第二組正常記憶胞)。所述第二子胞串CSsub2 可包含汲極側虛設記憶胞DMC1至DMC3以及汲極選擇電晶體DST1至DST4。
所述第一子胞串CSsub1以及第二子胞串CSsub2可以透過所述管道電晶體PT來加以耦接。
根據一實施例，汲極選擇電晶體DST1至DST4的數量可以是比所述源極選擇電晶體SST1至SST3大一個在源極側虛設記憶胞SMC1及SMC2的數量以及汲極側虛設記憶胞DMC1至DMC3的數量之間的差值。例如，在圖3及4中，藉由從汲極側虛設記憶胞DMC1至DMC3的數量減去源極側虛設記憶胞SMC1及SMC2的數量所獲得的一個值是1。例如，汲極選擇電晶體DST1至DST4的數量可以是比源極選擇電晶體SST1至SST3的數量多一個。
所述第一子胞串CSsub1的正常記憶胞的數量可以是大於所述第二子胞串CSsub2的正常記憶胞的數量。第一至第p正常記憶胞NMC1至NMCp的數量可以是大於第p+1至第n正常記憶胞NMCp+1至NMCn的數量。更明確地說，第一至第p正常記憶胞NMC1至NMCp的數量可以是比第p+1至第n正常記憶胞NMCp+1至NMCn的數量大一個值，所述值是藉由加總從汲極側虛設記憶胞DMC1至DMC3的數量減去源極側虛設記憶胞SMC1及SMC2的數量所獲得的值以及藉由從汲極選擇電晶體DST1至DST4的數量減去源極選擇電晶體SST1至SST3的數量所獲得的值而獲得的。所述第一正常記憶胞NMC1可以位在和第二汲極側虛設記憶胞DMC2實質相同的高度，並且所述第二正常記憶胞NMC2可以位在和第一汲極側虛設記憶胞DMC1實質相同的高度。所述第一子胞串CSsub1從管道電晶體 PT起算的一高度可以是和所述第二子胞串CSsub2從管道電晶體PT起算的一高度實質相同的。
因此，藉由設置較多的汲極選擇電晶體DST1至DST4，透過所述汲極選擇電晶體DST1至DST4的漏電流可加以避免，並且正常記憶胞NMC1至NMCn的數量可被維持。
圖5是描繪在所述半導體記憶體裝置100的一編程操作期間，被施加至耦接到所選的記憶體區塊的列線的電壓的一種表現的表。在以下，為了解說的方便，假設一編程操作是被執行在所述第二列中的胞串CS21至CS2m的一頁上。
所述第一汲極選擇線DSL1_1及DSL1_2可能未被選擇，並且所述第二汲極選擇線DSL2_1及DS2_2可被選擇。參照圖3至5，第一及第二汲極選擇線電壓Vdsl1及Vdsl2可被施加至所述第一汲極選擇線DSL1_1及DSL1_2，以分別電性分開在所述第一列中的胞串CS11至CS1m與所述位元線BL1至BLm。
各種用於電性分開在所述第一列中的胞串CS11至CS1m與所述位元線BL1至BLm的電壓都可被提供作為所述第一及第二汲極選擇線電壓Vdsl1及Vdsl2。所述第一及第二汲極選擇線電壓Vdsl1及Vdsl2可以是低電壓。例如，所述第一及第二汲極選擇線電壓Vdsl1及Vdsl2可以是低於所述第一至第四汲極選擇電晶體DST1至DST4的臨界電壓。在一實施例中，所述第一及第二汲極選擇線電壓Vdsl1及Vdsl2可以是漸增的。例如，所述第一汲極選擇線電壓Vdsl1可以是小於所述第二汲極選擇線電壓Vdsl2。在一實施例中，所述第一及第二汲極選擇線電壓Vdsl1及Vdsl2可以 是彼此相等的。藉由設置較多的汲極選擇電晶體DST1至DST4，自未被選擇的胞串CS11至CS1m流過所述汲極選擇電晶體DST1至DST4的電流可被降低。
一第三汲極選擇線電壓Vdsl3可被施加至所述第二汲極選擇線DSL2_1及DSL2_2，以將在所述第二列中的胞串CS21至CS2m電連接至所述位元線BL1至BLm。例如，所述第三汲極選擇線電壓Vdsl3可以是高於所述第一至第四汲極選擇電晶體DST1至DST4的臨界電壓。
因此，在所述第一列中的胞串CS11至CS1m可以分別和所述位元線BL1至BLm電性分開，並且在所述第二列中的胞串CS21至CS2m是分別連接到所述位元線BL1至BLm。
所述第一至第三汲極側虛設字線DWL1至DWL3可以分別被提供第三至第五虛設字線電壓Vdwl3至Vdwl5。根據一實施例，所述第三至第五虛設字線電壓Vdwl3至Vdwl5可以是漸減的。例如，所述第三虛設字線電壓Vdwl3可以是大於第四虛設字線電壓Vdwl4，並且所述第四虛設字線電壓Vdwl4可以是大於第五虛設字線電壓Vdwl5。根據一實施例，所述第三至第五虛設字線電壓Vdwl3至Vdwl5可以是彼此相等的。
一通過電壓Vpass可被施加至所述正常字線NWL1至NWLn中的一未被選擇的正常字線NWLus。一編程電壓Vpgm可被施加至所述正常字線NWL1至NWLn中的一所選的正常字線NWLs。
由於在所述第一列中的胞串CS11至CS1m是和所述位元線BL1至BLm以及共同的源極線CSL電性分開，因此在所述第一列中的胞串CS11至CS1m的通道層的電位可以響應於所述通過電壓Vpass以及編程電 壓Vpgm而被增高。
在所述第二列中的胞串CS21至CS2m可以分別電連接至所述位元線BL1至BLm。例如，如同在圖1中所繪，一參考電壓或是一電源電壓可以響應於待被編程的資料DATA而透過所述位元線BL1至BLm來加以傳輸。當所述參考電壓被施加至位元線時，所述參考電壓可藉由所述通過電壓Vpass以及編程電壓Vpgm而被傳輸到形成在對應的胞串的一通道層中的一通道。所選的正常字線NWLs的記憶胞的臨界電壓可以根據在所述參考電壓以及編程電壓Vpgm之間的差值而被增高。在所述參考電壓以及通過電壓Vpass之間的差值可能並未高到足以增高所述記憶胞的臨界電壓。當所述電源電壓被施加至位元線時，對應的汲極選擇電晶體DST1至DST4可藉由所述電源電壓以及被施加至第二汲極選擇線DSL2_1及DSL2_2的第三汲極選擇線電壓Vdsl3而被關斷。對應的胞串可以和所述位元線以及共同的源極線CSL電性分開，並且對應的胞串的通道層的電位可以響應於所述通過電壓Vpass以及編程電壓Vpgm而被增高。
所述第一及第二源極側虛設字線SWL1及SWL2可以分別被提供所述第一及第二虛設字線電壓Vdwl1及Vdwl2。根據一實施例，所述第一及第二虛設字線電壓Vdwl1及Vdwl2可以是漸增的。例如，所述第一虛設字線電壓Vdwl1可以是小於所述第二虛設字線電壓Vdwl2。根據一實施例，所述第一及第二虛設字線電壓Vdwl1及Vdwl2可以是彼此相等的。
第一及第二源極選擇線電壓Vssl1及Vssl2可以分別被施加至第一及第二源極選擇線SSL1及SSL2。例如，所述第一源極選擇線電壓Vssl1可以關斷所述源極選擇電晶體SST1至SST3，以電性分開在所述第一 列中的胞串CS11至CS1m與所述共同的源極線CSL。因此，在所述第一列中的胞串CS11至CS1m可以在編程操作期間，和所述位元線BL1至BLm以及共同的源極線CSL電性分開。例如，所述第二源極選擇線電壓Vssl2可被施加以關斷所述源極選擇電晶體SST1至SST3，使得在所述第二列中的胞串CS21至CS2m可以和所述共同的源極線CSL電性分開。在編程操作期間，在所述第二列中的胞串CS21至CS2m可以電連接至所述位元線BL1至BLm，並且和所述共同的源極線CSL分開。
圖6是描繪相鄰一未被選擇的胞串的源極側虛設記憶胞SMC1及SMC2的正常記憶胞以及其之一通道層在一編程操作期間的一電位的一種表現的圖。參照圖6，假設一第二正常字線NWL2被選出，而其它字線NWL1以及NWL3至NWLn並未被選出。
參照圖3及6，編程操作可以在所述第一至第n正常字線NWL1至NWLn上被依序地執行。例如，一第p正常字線NWLp(其中p是大於或等於1且小於或等於n)的正常記憶胞(所述胞串CS11至CS1m以及CS21至CS2m的NMCp)，以及一後續的正常字線NWLp+1的正常記憶胞(所述記憶體串CS11至CS1m以及CS21至CS2m的NMCp+1)可被編程。
因此，當編程操作在所述第二正常字線NWL2上執行時，所述第一正常記憶胞NMC1可以具有一編程狀態PGMS或是一抹除狀態ERSS。為了解說的方便，假設所述第一正常記憶胞NMC1包含編程狀態PGMS。為了解說的方便，假設所述第三至第六正常記憶胞NMC3至NMC6可包含抹除狀態ERSS，因為所述編程操作尚未在其上加以執行。
所述編程電壓Vpgm可被施加至第二正常字線NWL2。所述 第二正常記憶胞NMC2的一通道層CHL的電壓可以響應於編程電壓Vpgm而被升壓至一具有一相對高位準的通道電壓CV1_1。
所述通過電壓Vpass可被施加至其它正常字線NWL1以及NWL3至NWL6。所述第一正常記憶胞NMC1的通道層CHL的電壓可被升壓至一通道電壓CV1_2，其對應於一藉由從所述通過電壓Vpass減去第一正常記憶胞NMC1的一臨界電壓所獲得的值。由於所述第一正常記憶胞NMC1具有編程狀態PGMS，因此其臨界電壓可以是一正電壓。
所述第三至第六正常記憶胞NMC3至NMC6的每一個的通道層CHL可被升壓至一通道電壓CV1_3，其對應於一藉由從所述通過電壓Vpass減去對應的正常記憶胞的一臨界電壓所獲得的值。由於所述第三至第六正常記憶胞NMC3至NMC6具有抹除狀態ERSS，因此其臨界電壓可以是負電壓。因此，被形成在所述第三至第六正常記憶胞NMC3至NMC6中的通道電壓CV1_3可以是大於被形成在所述第一正常記憶胞NMC1中的通道電壓CV1_2。
根據所述通道電壓CV1_1至CV1_3A，相鄰所述源極側虛設記憶胞SMC1及SMC2的正常記憶胞NMC1至NMC6的通道層CHL的一平均電位可以是一第一值AVR1。
圖7是描繪相鄰一未被選擇的胞串的汲極側虛設字線DWL1至DWL3的正常記憶胞以及其之一通道層在一編程操作期間的一電位的一種表現的圖。參照圖7，假設一第n-1正常字線NWLn-1被選出，而其它字線NWLn以及NWLn-2至NWL1並未被選出。
參照圖3及7，編程操作可以在所述第一至第n正常字線 NWL1至NWLn上被依序地執行。因此，當編程操作在第n-1正常字線NWLn-1上執行時，第n-5至第n-2正常記憶胞NMCn-5至NMCn-2的每一個可包含所述編程狀態PGMS或是抹除狀態ERSS。在以下，為了解說的方便，假設所述第n-5以及第n-3正常記憶胞NMCn-5及NMCn-3具有抹除狀態ERSS。在以下，為了解說的方便，假設所述第n-4以及第n-2正常記憶胞NMCn-4及NMCn-2具有編程狀態PGMS。由於第n正常記憶胞NMCn尚未被編程，因此所述第n正常記憶胞NMCn可包含抹除狀態ERSS。
所述編程電壓Vpgm可被施加至一第n-1正常記憶胞NMCn-1。所述第n-1正常記憶胞NMCn-1的通道層CHL可以響應於具有一高位準的編程電壓Vpgm而被升壓至一通道電壓VC2_1。
所述其它正常字線NWLn-5至NWLn-2以及NWLn可以接收通過電壓Vpass。所述第n正常記憶胞NMCn的通道層CHL可被升壓至一通道電壓CV2_2，其對應於一藉由從所述通過電壓Vpass減去第n正常記憶胞NMCn的一臨界電壓所獲得的值。由於所述第n正常記憶胞NMCn具有抹除狀態ERSS，因此其臨界電壓可以是一負電壓。
所述第n-5至第n-2正常記憶胞NMCn-5至NMCn-2的每一個的通道層CHL可被升壓至一通道電壓是低於或高於一藉由從所述通過電壓Vpass減去對應的正常記憶胞的一臨界電壓所獲得的值。
每個正常記憶胞的一通道層的電壓可以由於一相鄰的正常記憶胞的通道層的電壓，而為低於或高於對應的正常記憶胞的一臨界電壓與所述通過電壓Vpass的差值。例如，具有編程狀態PGMS的第n-4及第n-2正常記憶胞NMCn-4及NMCn-2的通道層CHL的電壓可以由於具有抹除狀 態ERSS的第n-5及第n-3正常記憶胞NMCn-5及NMCn-3的通道層CHL的電壓而被增高。一高於藉由從所述通過電壓Vpass減去對應的正常記憶胞的臨界電壓所獲得的值的通道電壓CV2_3可被形成在所述第n-4及第n-2正常記憶胞NMCn-4及NMCn-2的每一個的通道層CHL中。具有抹除狀態ERSS的第n-5及第n-3正常記憶胞NMCn-5及NMCn-3的通道層CHL的電壓可以由於所述第n-4及第n-2正常記憶胞NMCn-4及NMCn-2的通道層CHL的電壓而被降低。一低於藉由從所述通過電壓Vpass減去對應的正常記憶胞的臨界電壓所獲得的值的通道電壓CV2_4可被形成在所述第n-5及第n-3正常記憶胞NMCn-5及NMCn-3的每一個的通道層CHL中。所述通道電壓CV2_4可以是大於所述通道電壓CV2_3。
對應於一藉由從所述通過電壓Vpass減去所述第n-5至第n-2正常記憶胞NMCn-5至NMCn-2的臨界電壓的一平均所獲得的值的一電壓可被形成在所述第n-5至第n-2正常記憶胞NMCn-5至NMCn-2的通道層中。由於資料已經儲存在所述第n-5至第n-2正常記憶胞NMCn-5至NMCn-2中，因此所述第n-5至第n-2正常記憶胞NMCn-5至NMCn-2的臨界電壓的平均可以是大於抹除狀態ERSS。因此，一低於在圖6中所描繪的第三至第六正常記憶胞NMC3至NMC6的臨界電壓的通道電壓可被形成在所述第n-5至第n-2正常記憶胞NMCn-5至NMCn-2的通道層CHL中。
此外，以所述通道電壓CV2_1至CV2_4為基礎，相鄰所述汲極側虛設記憶胞DMC1至DMC3的正常記憶胞NMCn-5至NMCn的通道層CHL的一平均電位可以是一第二值AVR2。所述第二值AVR2可以是低於以上參考圖6所述的第一值AVR1。
其可以假設電流是非故意地從所述胞串透過汲極側虛設記憶胞DMC1至DMC3以及汲極選擇電晶體DST1至DST4洩漏。所述第n-5至第n正常記憶胞NMCn-5至NMCn的通道層CHL的平均電位將會進一步被降低。換言之，低於所述第一值AVR1的第二值AVR2可能會進一步被一漏電流所降低。因此，所述第n-5至第n正常記憶胞NMCn-5至NMCn可能會根據在一通道電位以及施加至所述正常字線的電壓之間的差值而被不慎地編程。
換言之，相較於當相鄰所述源極側虛設字線SWL1及SWL2的正常字線被選出，所述記憶胞可能會更容易受到當相鄰所述汲極側虛設字線DWL1至DWL3的正常字線被選出時的干擾所影響。
根據一實施例，比所述源極選擇電晶體SST1至SST3多的汲極選擇電晶體DST1至DST4可加以設置。此外，源極側虛設記憶胞SMC1及SMC2的數量可以是小於汲極側虛設記憶胞DMC1至DMC3的數量。此外，第一至第p正常記憶胞NMC1至NMCp的數量可以是比第p+1至第n正常記憶胞NMCp+1至NMCn的數量大一個值，所述值是藉由加總一藉由從汲極側虛設記憶胞DMC1至DMC3的數量減去源極側虛設記憶胞SMC1及SMC2的數量所獲得的值以及一藉由從汲極選擇電晶體DST1至DST4的數量減去源極選擇電晶體SST1至SST3的數量所獲得的值所獲得的。
因此，具有實質相同高度的第一及第二子胞串CSsub1及CSsub2(參見圖4)可加以設置，並且較多的汲極選擇電晶體DST1至DST4可加以設置，因而一漏電流可被降低。因此，當編程操作在相鄰所述汲極側虛設字線DWL1至DWL3的正常字線上執行時，儲存在所述正常記憶胞 NMC1至NMCn中的資料可以不受到損壞。
圖8是描繪在圖2中所描繪的記憶體區塊BLK1至BLKz中的一記憶體區塊(BLK1)的一種表現的一實施例(BLK1')的電路圖。
參照圖8，一第一記憶體區塊BLK1'可包含複數個胞串CS11'至CS1m'以及CS21'至CS2m'。所述胞串CS11'至CS1m'以及CS21'至CS2m'的每一個可以延伸在實質+Z方向上。在所述記憶體區塊BLK1'之下，所述胞串CS11'至CS1m'以及CS21'至CS2m'的每一個可包含被堆疊在一基板(未繪出)之上的第一至第三源極選擇電晶體SST1至SST3、第一及第二源極側虛設記憶胞SMC1及SMC2、第一至第n正常記憶胞NMC1至NMCn、第一至第三汲極側虛設記憶胞DMC1至DMC3、第一至第四汲極選擇電晶體DST1至DST4。
每個胞串的第一至第三源極選擇電晶體SST1至SST3可以串聯耦接在所述共同的源極線CSL以及源極側虛設記憶胞SMC1及SMC2之間。個別的胞串的第一源極選擇電晶體SST1的源極可以共同耦接至所述共同的源極線CSL。
根據一實施例，被配置在相同的列(+X方向)中的胞串(例如是CS11'至CS1m')的源極選擇電晶體可以耦接至相同的源極選擇線(例如是SSL1)。被配置在不同列方向中的胞串(例如是CS11'及CS21')的源極選擇電晶體可以耦接至不同的源極選擇線(例如是SSL1及SSL2)。
在一例子中，在所述第一記憶體區塊BLK1'中具有實質相同高度的源極選擇電晶體可以耦接至單一源極選擇線。在一例子中，所述第一記憶體區塊BLK1'的所有源極選擇電晶體都可以耦接至單一源極選擇 線。除了這些例子之外，所述源極選擇電晶體SST1至SST3可以用各種的其它方式來加以耦接。
每個胞串的第一及第二源極側虛設記憶胞SMC1及SMC2可以串聯耦接在所述源極選擇電晶體SST1至SST3以及正常記憶胞NMC1至NMCn之間。具有實質相同高度的源極側虛設記憶胞可以耦接至相同的源極側虛設字線。所述第一及第二虛設記憶胞SMC1及SMC2的閘極可以分別耦接至所述第一及第二源極側虛設字線SWL1及SWL2。
每個胞串的第一至第n正常記憶胞NMC1至NMCn可以串聯耦接在所述源極側虛設記憶胞SMC1及SMC2以及汲極側虛設記憶胞DMC1至DMC3之間。具有實質相同高度的正常記憶胞可以耦接至相同的正常字線。所述第一至第n正常記憶胞NMC1至NMCn可以分別耦接至所述第一至第n正常字線NWL1至NWLn。
每個胞串的第一至第三汲極側虛設記憶胞DMC1至DMC3可以串聯耦接在所述汲極選擇電晶體DST1至DST4以及正常記憶胞NMC1至NMCn之間。所述第一至第三汲極側虛設記憶胞DMC1至DMC3可以分別耦接至所述第一至第三汲極側虛設字線DWL1至DWL3。
所述胞串的每一個可包含四個汲極選擇電晶體DST1至DST4。每個胞串的第一至第四汲極選擇電晶體DST1至DST4可以耦接在一對應的位元線以及所述汲極側虛設記憶胞DMC1至DMC3之間。
配置在所述列方向上的胞串可以耦接至延伸在所述列方向上的汲極選擇線DSL1_1、DSL1_2、DSL2_1以及DS2_2。在所述第一列中的胞串CS11'至CS1m'的第一及第二汲極選擇電晶體DST1及DST2可以耦接 至所述汲極選擇線DSL1_1。在所述第一列中的胞串CS11'至CS1m'的第三及第四汲極選擇電晶體DST3及DST4可以耦接至所述汲極選擇線DSL1_2。在所述第二列中的胞串CS21'至CS2m'的第一及第二汲極選擇電晶體DST1及DST2可以耦接至所述汲極選擇線DSL2_1。在所述第二列中的胞串CS21'至CS2m'的第三及第四汲極選擇電晶體DST3及DST4可以耦接至所述汲極選擇線DSL2_2。
因此，除了所述管道電晶體PT並未被形成在每個胞串中之外，在圖4中所描繪的記憶體區塊BLK1'可以具有一類似在圖3中所描繪的記憶體區塊BLK1的等效電路。
圖9是描繪如同在圖8中所繪的胞串CS11'至CS1m'以及CS21'至CS2m'中的一胞串(CS11')的一種表現的圖。
本申請案的技術思想亦可應用至所述其中在記憶體區塊BLK1'之下，源極選擇電晶體SST1至SST3、源極側虛設記憶胞SMC1及SMC2、正常記憶胞NMC1至NMCn、汲極側虛設記憶胞DMC1至DMC3以及汲極選擇電晶體DST1至DST4被依序地堆疊在所述基板(未繪出)之上的結構。
參照圖8及9，源極側虛設記憶胞SMC1及SMC2的數量可以是小於汲極側虛設記憶胞DMC1至DMC3的數量。汲極選擇電晶體DST1至DST4的數量可以是大於源極選擇電晶體SST1至SST3的數量。
根據一實施例，汲極選擇電晶體DST1至DST4的數量可以是比源極選擇電晶體SST1至SST3的數量大一個藉由從汲極側虛設記憶胞DMC1至DMC3的數量減去源極側虛設記憶胞SMC1及SMC2的數量所獲得 的值。
因此，藉由提供較多的汲極選擇電晶體DST1至DST4，透過所述汲極選擇電晶體DST1至DST4的漏電流可加以避免，並且正常記憶胞NMC1至NMCn的數量可被維持。
圖10是描繪一種包含在圖1中所描繪的半導體記憶體裝置100的記憶體系統1000的一種表現的方塊圖。
參照圖10，所述記憶體系統1000可包含所述半導體記憶體裝置100以及一控制器1200。
所述半導體記憶體裝置100可以用和以上參考圖1所述實質相同的方式來加以配置及操作。因此，其詳細說明將會被省略。
所述控制器1200可以耦接至一主機以及所述半導體記憶體裝置100。所述控制器1200可以響應於來自主機的請求以存取所述半導體記憶體裝置100。例如，所述記憶體控制器1200可以控制半導體記憶體裝置100的讀取、寫入、抹除以及背景操作。所述控制器1200可以提供一在半導體記憶體裝置100以及主機之間的介面。所述控制器1200可以驅動用於控制半導體記憶體裝置100的韌體。
所述控制器1200可包含隨機存取記憶體(RAM)1210、一處理單元1220、一主機介面1230、一記憶體介面1240以及一錯誤校正碼區塊1250。
所述RAM 1210可以作用為處理單元1220的操作記憶體、一介於所述半導體記憶體裝置100以及主機之間的快取記憶體、以及一介於所述半導體記憶體裝置100以及主機之間的緩衝器記憶體中的至少一個。
所述處理單元1220可以控制控制器1200的一般操作。
所述主機介面1230可包含一用於在主機以及控制器1200之間的資料交換的協定。根據一實施例的一個例子，所述控制器1200可以透過各種介面協定中的一種以和主機通訊，所述介面協定包含一萬用串列匯流排(USB)協定、一多媒體卡(MMC)協定、一週邊元件互連(PCI)協定、一PCI-express(PCI-E)協定、一先進技術附件(ATA)協定、一串列ATA協定，一並列ATA協定、一小型電腦系統介面(SCSI)協定、一增強型小型磁碟介面(ESDI)協定、一整合式電子驅動介面(IDE)協定以及一私有協定。
所述記憶體介面1240可包含一用於和半導體記憶體裝置100通訊的協定。例如，所述記憶體介面1240可包含至少一快閃介面，例如是一NAND介面以及一NOR介面。
所述ECC區塊1250可以藉由利用一錯誤校正碼(ECC)以偵測來自所述半導體記憶體裝置100的資料中的錯誤。
所述控制器1200以及半導體記憶體裝置100可被整合到單一半導體裝置中。在一實施例的一例子中，所述控制器1200以及半導體記憶體裝置100可被整合到單一半導體裝置中，以形成一記憶卡。例如，所述控制器1200以及半導體記憶體裝置100可被整合到單一半導體裝置中，以形成一PC卡(國際個人電腦記憶卡協會(PCMCIA))、一小型快閃(CF)卡、一智慧型媒體卡(SM或是SMC)、一記憶棒、一多媒體卡(MMC、RS-MMC或是MMCmicro)、一SD卡(SD、miniSD、microSD或是SDHC)、或是一通用快閃儲存卡(UFS)。
所述控制器1200以及半導體記憶體裝置100可被整合到單 一半導體裝置中，以形成一半導體碟機(固態硬碟(SSD))。所述半導體碟機(SSD)可包含一被配置以將資料儲存在一半導體記憶體中的儲存裝置。當所述記憶體系統1000被使用作為半導體碟機(SSD)時，耦接至所述記憶體系統1000的主機的操作速度可以顯著地加以改善。
在一例子中，所述記憶體系統1000可被使用作為一種電子裝置的各種構件中的一個，所述電子裝置例如是一電腦、一超級行動PC(UMPC)、一工作站、一小筆電、個人數位助理(PDA)、一可攜式電腦、一網路平板電腦、一無線電話、一行動電話、一智慧型手機、一電子書、一可攜式多媒體播放器(PMP)、一可攜式遊戲機、一導航裝置、一黑盒子、一數位攝影機、一立體(3D)電視、一數位錄音機、一數位音訊播放器、一數位畫面記錄器、一數位畫面播放器、一數位錄影機、一數位視訊播放器、一用於在無線環境中的發送/接收資訊的裝置、用於家庭網路的各種電子裝置中的一個、用於電腦網路的各種電子裝置中的一個、用於遠程信息處理(telematics)網路的各種電子裝置中的一個、一RFID裝置及/或用於計算系統的各種裝置中的一個、等等。
在一實施例的一例子中，所述半導體記憶體裝置100或是記憶體系統1000可以用各種方式來加以封裝。例如，在某些實施例中，所述半導體記憶體裝置100或是記憶體系統1000可以利用各種的方法來加以封裝，例如一疊層封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、一帶引線的塑膠晶片載體(PLCC)、一塑料雙列直插式封裝(PDIP)、一窩伏爾(waffle)組件式晶粒、一晶圓形式晶粒、一板上晶片(COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑料公制四方扁平封裝(MQFP)、一薄型四方扁平封裝(TQFP)、 一小外型積體電路(SOIC)、一緊縮小外型封裝(SSOP)、一薄型小外型封裝(TSOP)、一薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)及/或一晶圓級處理堆疊封裝(WSP)、等等。
圖11是描繪在圖10中所描繪的記憶體系統1000的一應用例子2000的一種表現的方塊圖。
參照圖11，一種記憶體系統2000可包含一半導體記憶體裝置2100以及一控制器2200。所述半導體記憶體裝置2100可包含複數個半導體記憶體晶片。所述半導體記憶體晶片可被分成複數個群組。
圖11描繪所述複數個群組分別透過第一至第k通道CH1至CHk以和控制器2200通訊。所述記憶體晶片的每一個可以用和以上參考圖1所述的半導體記憶體裝置100實質相同的方式來加以配置及操作。
所述群組的每一個可以透過單一共同的通道以和控制器2200通訊。所述控制器2200可以用和以上參考圖10所述的控制器1200實質相同的方式來加以配置，並且可以控制所述半導體記憶體裝置2100的複數個記憶體晶片。
圖11描繪所述複數個半導體記憶體晶片耦接至單一通道。然而，所述記憶體系統2000可加以修改，使得單一半導體記憶體晶片可以耦接至單一通道。
圖12是描繪一種包含參考圖11所述的記憶體系統2000的計算系統3000的一種表現的方塊圖。
參照圖12，所述計算系統3000可包含一中央處理單元3100、隨機存取記憶體(RAM)3200、一使用者介面3300、一電源供應器3400、 一系統匯流排3500、以及所述記憶體系統2000。
所述記憶體系統2000可以透過系統匯流排3500來電耦接至所述中央處理單元3100、RAM 3200、使用者介面3300以及電源供應器3400。透過所述使用者介面3300所提供的資料、或是藉由所述中央處理單元3100所處理的資料可被儲存在所述記憶體系統2000中。
圖12描繪所述半導體記憶體裝置2100是透過控制器2200來耦接至所述系統匯流排3500。然而，所述半導體記憶體裝置2100可以直接耦接至系統匯流排3500。所述控制器2200的功能可以藉由中央處理單元3100以及RAM 3200來加以執行。
圖12描繪以上參考圖11所述的記憶體系統2000。然而，所述記憶體系統2000可被以上參考圖10所述的記憶體系統1000所取代。根據一實施例，所述計算系統3000可以包含以上分別參考圖10及11所述的記憶體系統1000及2000。
根據所述實施例，一種具有改善的可靠度的半導體記憶體裝置可加以提供。

Claims (20)

  1. 一種半導體記憶體裝置，其包含堆疊在一基板之上的正常記憶胞，所述半導體記憶體裝置包括：源極選擇電晶體，其耦接至一共同的源極線；源極側虛設記憶胞，其耦接在所述源極選擇電晶體以及所述正常記憶胞之間；汲極選擇電晶體，其耦接至一位元線；以及汲極側虛設記憶胞，其耦接在所述汲極選擇電晶體以及所述正常記憶胞之間，其中所述源極側虛設記憶胞的數量是小於所述汲極側虛設記憶胞的數量，以及其中所述汲極選擇電晶體的數量是大於所述源極選擇電晶體的數量。
  2. 如申請專利範圍第1項的半導體記憶體裝置，其中所述汲極選擇電晶體的數量是比所述源極選擇電晶體的數量大一個在所述汲極側虛設記憶胞的數量以及所述源極側虛設記憶胞的數量之間的差值。
  3. 如申請專利範圍第1項的半導體記憶體裝置，其中所述汲極選擇電晶體包含彼此串聯耦接的第一汲極選擇電晶體以及第二汲極選擇電晶體，所述第一汲極選擇電晶體被共同耦接至一第一汲極選擇線，以及所述第二汲極選擇電晶體被共同耦接至一第二汲極選擇線。
  4. 如申請專利範圍第1項的半導體記憶體裝置，其中所述源極選擇電晶體被共同耦接至單一源極選擇線。
  5. 如申請專利範圍第1項的半導體記憶體裝置，其進一步包括一管道電 晶體，其中所述源極選擇電晶體、所述源極側虛設記憶胞以及在所述正常記憶胞中的第一正常記憶胞是構成一第一子胞串，在所述正常記憶胞中的第二正常記憶胞、所述汲極側虛設記憶胞以及所述汲極選擇電晶體是構成一第二子胞串，以及所述第一及第二子胞串是透過所述管道電晶體來加以耦接。
  6. 如申請專利範圍第5項的半導體記憶體裝置，其中所述第一子胞串從所述管道電晶體起算的一高度是實質等於所述第二子胞串從所述管道電晶體起算的一高度。
  7. 如申請專利範圍第6項的半導體記憶體裝置，其中所述第一正常記憶胞的數量是大於所述第二正常記憶胞的數量。
  8. 如申請專利範圍第5項的半導體記憶體裝置，其中所述第一正常記憶胞、所述源極側虛設記憶胞以及所述源極選擇電晶體是在一橫越所述基板的方向上被依序地堆疊，以及所述第二正常記憶胞、所述汲極側虛設記憶胞以及所述汲極選擇電晶體是在橫越所述基板的所述方向上被依序地堆疊。
  9. 如申請專利範圍第1項的半導體記憶體裝置，其中所述源極選擇電晶體、所述源極側虛設記憶胞、所述正常記憶胞、所述汲極側虛設記憶胞以及所述汲極選擇電晶體是在一橫越所述基板的方向上被依序地堆疊。
  10. 一種半導體記憶體裝置，其包括：一管道電晶體；一第一子胞串，其延伸在所述管道電晶體以及一共同的源極線之間， 並且包含耦接至所述共同的源極線的源極選擇電晶體以及耦接至所述源極選擇電晶體的源極側虛設記憶胞；以及一第二子胞串，其延伸在所述管道電晶體以及一位元線之間，並且包含耦接至所述位元線的汲極選擇電晶體以及耦接至所述汲極選擇電晶體的汲極側虛設記憶胞，其中所述源極側虛設記憶胞的數量是小於所述汲極側虛設記憶胞的數量，並且所述汲極選擇電晶體的數量是大於所述源極選擇電晶體的數量。
  11. 如申請專利範圍第10項的半導體記憶體裝置，其中所述汲極選擇電晶體的數量是比所述源極選擇電晶體的數量大一個在所述汲極側虛設記憶胞的數量以及所述源極側虛設記憶胞的數量之間的差值。
  12. 如申請專利範圍第10項的半導體記憶體裝置，其中所述第一子胞串從所述管道電晶體起算的一高度是實質等於所述第二子胞串從所述管道電晶體起算的一高度。
  13. 如申請專利範圍第10項的半導體記憶體裝置，其中所述第一子胞串包含串聯耦接在所述源極側虛設記憶胞以及所述管道電晶體之間的第一正常記憶胞，以及所述第二子胞串包含串聯耦接在所述汲極側虛設記憶胞以及所述管道電晶體之間的第二正常記憶胞。
  14. 如申請專利範圍第13項的半導體記憶體裝置，其中所述第一正常記憶胞的數量是大於所述第二正常記憶胞的數量。
  15. 如申請專利範圍第14項的半導體記憶體裝置，其中所述第一正常記憶胞的數量是比所述第二正常記憶胞的數量大一個在所述源極側虛設記憶 胞的數量以及所述汲極側虛設記憶胞的數量之間的差值以及一個在所述源極選擇電晶體的數量以及所述汲極選擇電晶體的數量之間的差值的一總和。
  16. 如申請專利範圍第10項的半導體記憶體裝置，其中所述汲極選擇電晶體包含彼此串聯耦接的第一汲極選擇電晶體以及第二汲極選擇電晶體，所述第一汲極選擇電晶體被共同耦接至一第一汲極選擇線，以及所述第二汲極選擇電晶體被共同耦接至一第二汲極選擇線。
  17. 如申請專利範圍第10項的半導體記憶體裝置，其中所述源極選擇電晶體被共同耦接至單一源極選擇線。
  18. 一種半導體記憶體裝置，其包含：一第一子胞串，其被堆疊在一基板之上並且包含一第一組正常記憶胞；一第二子胞串，其被堆疊在所述基板之上並且包含一第二組正常記憶胞；汲極選擇電晶體，其被耦接至所述第二組正常記憶胞；以及源極選擇電晶體，其被耦接至所述第一組正常記憶胞，其中所述第一及第二子胞串是被配置以藉由在所述第二子胞串中包含比在所述第一子胞串中的所述源極選擇電晶體更大數量的所述汲極選擇電晶體，來降低所述正常記憶胞的漏電流。
  19. 如申請專利範圍第18項的半導體記憶體裝置，其中所述第一子胞串從所述基板起算的一高度實質等於所述第二子胞串從所述基板起算的一高度。
  20. 如申請專利範圍第18項的半導體記憶體裝置，其進一步包括： 源極側虛設記憶胞，其耦接在所述源極選擇電晶體以及所述第一組正常記憶胞之間；以及汲極側虛設記憶胞，其耦接在所述汲極選擇電晶體以及所述第二組正常記憶胞之間，其中所述源極側虛設記憶胞的數量是小於所述汲極側虛設記憶胞的數量。
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