KR100753156B1 - 플래시 메모리 장치 및 그것의 메모리 셀 어레이 - Google Patents

플래시 메모리 장치 및 그것의 메모리 셀 어레이 Download PDF

Info

Publication number
KR100753156B1
KR100753156B1 KR1020060088705A KR20060088705A KR100753156B1 KR 100753156 B1 KR100753156 B1 KR 100753156B1 KR 1020060088705 A KR1020060088705 A KR 1020060088705A KR 20060088705 A KR20060088705 A KR 20060088705A KR 100753156 B1 KR100753156 B1 KR 100753156B1
Authority
KR
South Korea
Prior art keywords
memory cells
block
memory
pages
memory cell
Prior art date
Application number
KR1020060088705A
Other languages
English (en)
Inventor
박기태
김기남
이영택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060088705A priority Critical patent/KR100753156B1/ko
Priority to US11/637,791 priority patent/US7551480B2/en
Application granted granted Critical
Publication of KR100753156B1 publication Critical patent/KR100753156B1/ko
Priority to CN2007101999060A priority patent/CN101174457B/zh
Priority to US12/463,561 priority patent/US8050089B2/en
Priority to US13/279,451 priority patent/US8693245B2/en
Priority to US14/198,608 priority patent/US9111616B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

여기에 개시된 플래시 메모리 장치의 어레이는 소정의 페이지로 할당된 복수 개의 메모리 블록들, 그리고 상기 각각의 블록에 배선된 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함하며, 상기 각각의 비트라인에는 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들이 접속된다. 각각의 블록에 포함되는 페이지의 개수는 기존의 플래시 메모리 장치들과 호환이 될 수 있도록 2의 멱지수 형태(즉, 2n 형태))를 갖는다. 그러므로, 별도의 회로 구성이나 제어 방식의 변경을 수행하지 않고도 기존의 플래시 메모리 장치들과 호환될 수 있으며, 칩 사이즈 또한 줄어들게 된다.

Description

플래시 메모리 장치 및 그것의 메모리 셀 어레이{MULTI-BIT FLASH MEMORY DEVICE AND MEMORY CELL ARRAY THEREOF}
도 1은 일반적인 플래시 메모리 장치를 개략적으로 보여주는 블록도;
도 2 및 도 3은 플래시 메모리 셀의 문턱 전압 분포를 보여주는 도면;
도 4는 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이의 구성을 보여주는 블록도;
도 5는 본 발명에 따른 복합형 낸드 스트링의 다양한 구성 예를 보여주는 도면; 그리고
도 6 내지 도 15는 도 5에 도시된 복합형 낸드 스트링의 구성을 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 120, 220 : 블록
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 메모리 셀 어레이 구조에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
도 1은 일반적인 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(10), 행 디코더 회로(20), 그리고 페이지 버퍼 회로(30)로 구성된다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀 블록들로 구성된다. 각각의 블록은 복수 개의 메모리 셀 스트링들("낸드 스트링들")을 포함하며, 각각의 셀 스트링에는 메모리 셀들로서의 기능을 수행하는 복수 개의 플로팅 게이트 트랜지스터들(M0-Mn -1)이 포함된다. 도 1에는 1개의 블록에 포함된 낸드 스트링의 구성이 예시적으로 도시되어 있다. 각 스트링의 플로팅 게이트 트랜지스터들(M0-Mn -1)의 채널들은, 스트링 선택 트랜지스터(SST)의 채널과 그라운드 선택 트랜지스터(GST)의 채널 사이에 직렬로 연결된다.
메모리 셀 어레이(10)의 행들(워드 라인들(WL0-WLn -1) 및 선택 라인들(SSL, GSL)을 포함함)은 행 디코더 회로(20)에 의해서 구동된다. 그리고, 열들(또는, 비트 라인들(BL0-BLm -1)은 페이지 버퍼 회로(30)에 의해서 구동된다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터(예를 들면, 2-비트 데이터, 4-비트 데이터 등)를 저장한다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티-비트 메모리 장치들이 U.S. Patent No. 6,122,188에 "NON - VOLATILE MEMORY DEVICE HAVING MULTI - BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로, U.S. Patent No. 6,075,734에 "INTEGRATED CIRCUIT MEMORY DEVICE FOR STORING A MULTI - BIT DATA AND A METHOD FOR READING STORED DATA IN THE SAME"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI-BIT MEMORY CELL ARRAY OF A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제 목으로 각각 게재되어 있다.
도 2 및 도 3은 플래시 메모리 셀의 문턱 전압 분포를 보여주는 도면이다. 도 2에는 하나의 메모리 셀에 2n 비트의 데이터가 저장되는 경우의 메모리 셀의 문턱전압 분포가 도시되어 있다. 그리고, 도 3에는 하나의 메모리 셀에 2n 비트의 데이터가 저장되지 않는 경우(예를 들면, 2n-1 비트의 데이터가 저장되는 경우)의 메모리 셀의 문턱전압 분포가 각각 도시되어 있다.
도 2 및 도 3을 참조하면, 하나의 플래시 메모리 셀에 다양한 레벨의 데이터들이 저장될 수 있음을 알 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 하나의 플래시 메모리 셀에 1 비트(2 레벨 SLC(Single Level Cell)), 2 비트(4 레벨 MLC(Multi Level Cell)), 4 비트(16 레벨 MLC) 등의 데이터가 저장될 수 있고, 도 3에 도시된 바와 같이 하나의 플래시 메모리 셀에 1.5 비트(3 레벨 SLC), 2.5 비트(6 레벨 MLC),3 비트(8 레벨 MLC) 등의 데이터가 저장될 수 있다.
통상적으로, 하나의 낸드 스트링에는 16, 32, 또는 64 개의 메모리 셀들이 구비된다. 도 2에 도시된 바와 같이 하나의 메모리 셀에 2n 비트의 데이터가 저장되는 경우, 1개의 블록에는 64, 128, 또는 256개의 페이지가 할당될 수 있다. 이 경우, 각 블록에 할당되는 페이지의 개수는 2의 멱지수 형태(즉, 2n 형태)를 갖게 된다. 반면에, 도 3에 도시된 바와 같이 하나의 메모리 셀에 2n 비트의 데이터가 저장 되지 않는 경우(예를 들면, 2n-1 비트의 데이터가 저장되는 경우), 1개의 블록에는 48, 80, 96, 192, 또는 384 개의 페이지가 할당될 수 있다. 이 경우, 각 블록에 할당되는 페이지의 개수는 2의 멱지수 형태(즉, 2n 형태)를 갖지 않게 된다.
이 분야의 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 현재 대부분의 플래시 메모리 장치 제조 업체들에서는 단위 메모리 셀에 2n 비트가 저장되는 경우를 기준으로 하여 제품을 생산하고 있다. 이에 따라, 플래시 메모리 장치의 제품 스펙들과 파일 시스템의 제어 방식들은 도 2의 메모리 셀을 기준으로 정의되고 있다. 일반적으로, 낸드형 플래시 메모리의 프로그램 또는 독출 동작은 페이지 단위로 수행되며, 프로그램된 데이터의 소거 동작은 페이지가 여러 개 모인 단위인 블록 단위로 수행된다. 따라서, 각각의 블록에 할당되는 페이지의 개수가 2의 멱지수 형태(즉, 2n 형태)가 아닌 임의의 형태(예를 들면, 48, 80, 96, 192, 또는 384)로 달라지게 되면, 기존의 제어 방식을 그대로 적용할 수 없고, 기존의 플래시 메모리 장치와도 호환이 되지 않는다. 만일 도 3의 메모리 셀들로 구성된 플래시 메모리 장치와 도 2의 메모리 셀들로 구성된 플래시 메모리 장치가 호환되기 위해서는, 파일 시스템의 제어 방식 또는 플래시 메모리 장치의 주변 회로 등의 구성이 변경되어야만 하며, 이는 제조 단가의 상승을 유발하게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으 로, 단위 셀 당 저장되는 비트 수가 다른 메모리 셀들의 호환성을 보장할 수 있는 플래시 메모리 장치 및 그것의 메모리 셀 어레이를 제공하는 데 있다.
본 발명의 다른 목적은 하나의 스트링 내에 단위 셀 당 저장되는 비트 수가 서로 다른 이종(異種)의 메모리 셀들을 구비한 플래시 메모리 장치 및 그것의 메모리 셀 어레이를 제공하는 데 있다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 메모리 셀 어레이는 소정의 페이지로 할당된 복수 개의 메모리 블록들, 그리고 상기 각각의 블록에 배선된 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함하며, 상기 각각의 비트라인에는 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들이 접속되는 것을 특징으로 한다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 플래시 메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들의 어레이, 그리고 상기 메모리 셀들에 대한 데이터 기입, 독출, 또는 소거 동작을 수행하는 페이지 버퍼 회로를 포함하며, 상기 메모리 셀 어레이는 소정의 페이지로 할당된 복수 개의 메모리 블록들을 포함하고, 상기 각각의 블록에 배선된 각각의 비트라인에는 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들이 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 블록에는 2n개의 페이지가 할당되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 블록에 할당되는 페이지의 개수는 상기 블록에 배선된 상기 각각의 워드라인에 할당된 페이지의 개수의 합인 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 워드라인에 할당된 페이지의 개수는 상기 각각의 워드라인과 접속된 메모리 셀에 저장되는 비트 수에 의해 결정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인에는 2n 비트의 데이터를 저장하는 메모리 셀이 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인에는 2n 비트가 아닌 데이터를 저장하는 메모리 셀이 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비트라인에는 데이터를 저장하지 않는 더미 셀이 접속되는 것을 특징으로 하는 플래시 메모리 장치.
이 실시예에 있어서, 상기 블록에 할당되는 페이지의 개수가 2n 개를 만족시키는 범위 내에서 상기 각각의 비트라인에 접속되는 메모리 셀의 개수가 가변되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 블록에 배선된 상기 비트라인에 접속되는 메모리 셀의 개수가 2n 개인 경우, 대응되는 블록의 페이지 개수는 2n 개의 범위를 벗어나 상기 각각의 메모리 셀에 저장되는 비트 수에 따라 가변되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 비트라인에 접속되는 상기 메모리 셀의 종류 및 상기 메모리 셀의 개수는 상기 각각의 블록마다 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 비트라인에 접속되는 상기 메모리 셀의 종류 및 상기 메모리 셀의 개수는 상기 각각의 블록마다 동일한 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 셀들은 낸드형 플래시 메모리 셀인 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 블록은 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들로 구성된 복수 개의 복합형 낸드 스트링들을 포함하며, 상기 각각의 복합형 낸드 스트링은 상기 각각의 비트라인에 대응되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 셀들은 노어형 플래시 메모리 셀인 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치의 어레이는 소정의 페이지로 할당된 복수 개의 메모리 블록들, 그리고 상기 각각의 블록에 배선된 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함하며, 상기 각각의 비트라인에는 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들이 접속된다. 각각의 블록에 포함되는 페이지의 개수는 기존의 플래시 메모리 장치들과 호환이 될 수 있도록 32, 64, 128, 또는 256 개의 페이지들(즉, 2의 멱지수 형태(즉, 2n 형태))로 구성된다. 따라서, 별도의 회로 구성이나 제어 방식의 변경을 수행하지 않고도 기존의 플래시 메모리 장치들과 호환될 수 있으며, 칩 사이즈 또한 줄어들게 된다.
도 4는 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이(100)의 구성을 보여주는 블록도이다. 도 4에는 1개의 메모리 셀에 복수 개의 비트를 저장할 수 있는 낸드형 멀티-비트 플래시 메모리 장치의 구성이 예시적으로 도시되어 있다. 본 발명에서는 본 발명이 적용되는 일 예로서 낸드형 플래시 메모리 장치가 예를 들어 설명될 것이다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 다양한 형태로 변형 및 변경 가능하다. 예를 들면, 본 발명에서는 낸드형 플래시 메모리 장치에 대해 설명하고 있지만, 본 발명에 따른 메모리 셀 어레이의 구성은 노어형 플래시 메모리 장치에도 적용 가능하다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치는 복수 개의 블록들(BK1-BKn)로 구성된 메모리 셀 어레이(100)를 포함한다. 각각의 블록(120)은 32, 64, 128, 또는 256 개의 페이지들로 구성되며, 하나의 페이지는 512B의 크기를 갖는다.
각 블록(120)의 물리적인 구조를 살펴보면, 각각의 블록(120)에는 비트라인 방향으로 배열된 복수 개의 낸드 스트링들이 포함된다. 각각의 낸드 스트링에는 22, 23, 43, 44, 45, 52, … 개의 메모리 셀들이 포함된다. 각각의 낸드 스트링에 포함된 메모리 셀들은 바람직하게는 셀 당 저장되는 비트 수가 다른 적어도 두 종류 이상의 메모리 셀들(M1, M2, M3)로 구성된다. 본 발명에서는 적어도 둘 이상의 이종(異種) 메모리 셀들이 구비된 스트링을 복합형 낸드 스트링이라 부르기로 한다. 그리고, 상기 복합형 낸드 스트링들로 구성된 메모리 셀 어레이를 복합형 메모리 셀 어레이라 부르기로 한다.
도 4에는 3가지 종류의 메모리 셀들로 구성된 복합형 낸드 스트링의 구성이 예시적으로 도시되어 있다. 그러나 이는 본 발명이 적용되는 일 예에 불과하며, 다양한 형태로 변형 및 변경 가능하다. 예를 들면, 하나의 복합형 낸드 스트링에 서로 다른 종류의 메인 셀들이 구비될 수도 있고(M1, M2), 하나의 복합형 낸드 스트링에 메인 셀들과 더미 셀들이 구비될 수도 있다(M1, M3). 복합형 낸드 스트링에 포함된 각각의 메모리 셀들(M1, M2, M3)에 저장되는 비트 수는 해당 메모리 셀의 종류에 따라서 달라지게 된다.
예를 들면, 도 4에서 M1으로 표시된 메모리 셀들은 1개의 메모리 셀 당 1.5 비트(또는, 2.5 비트 또는 3비트)가 저장되는 메모리 셀들로, 제 1 타입의 메모리 셀들로 정의된다. 제 1 타입의 메모리 셀들(M1)은 1개의 메모리 셀 당 2n 비트가 아닌 데이터(예를 들면, 2n-1 비트의 데이터)가 저장된다. M2로 표시된 메모리 셀은 1개의 메모리 셀 당 1 비트(또는 2비트)가 저장되는 메모리 셀로서, 제 2 타입의 메모리 셀로 정의된다. 제 2 타입의 메모리 셀(M2)은 1개의 메모리 셀 당 2n 비트가 저장된다. 그리고, M3으로 표시된 메모리 셀은 데이터를 저장하지 않는 더미 셀로 서, 제 3 타입의 메모리 셀로 정의된다. 도 4에서, 각각의 복합형 낸드 스트링은 대부분의 메모리 셀들이 제 1 타입 메모리 셀들(M1)로 구성되고, 일부의 셀들이 제 2 또는 제 3 타입 메모리 셀로 구성된다. 제 2 또는 제 3 타입 메모리 셀(M2, M3)은, 스트링의 구조상 프로그램 특성 등이 취약한 위치에 배치될 수도 있다.
도 4에 도시된 바와 같이, 각각의 블록(120)은 기존의 플래시 메모리 장치들과 호환이 될 수 있도록 32, 64, 128, 또는 256 개의 페이지들(즉, 2의 멱지수 형태(즉, 2n 형태))로 구성된다. 상기 블록(120)은 복수 개의 복합형 낸드 스트링들로 구성되며, 각각의 복합형 낸드 스트링에는 22, 23, 43, 44, 45, 52, … 개의 메모리 셀들이 포함된다. 이 경우, 각각의 메모리 셀에 저장되는 비트 수에 따라, 대응되는 워드라인에 할당되는 페이지의 개수가 각각 다르게 정의된다. 각각의 워드라인에 할당된 페이지 개수를 모두 더하게 되면, 하나의 블록에 대응되는 전체 페이지 개수가 계산된다.
하나의 메모리 셀에 1 비트의 데이터가 저장되는 제 2 타입의 메모리 셀(즉, 2 레벨 SLC)의 경우, 1개의 워드라인에는 2 페이지가 대응된다. 왜냐하면, 각각의 복합형 낸드 스트링에는 비트라인 방향으로 짝수(even)번째 비트라인(BLe)과 홀수(odd)번째 비트라인(BLo) 중 어느 하나를 선택할 수 있도록 2개의 비트라인들(BLe, BLo)이 할당되기 때문이다. 이 경우, 1 개의 셀에 저장되는 비트 수가 2배 증가하게 되면, 1개의 워드라인에 할당되는 페이지의 개수는 2배 증가하게 된다. 따라서, 하나의 메모리에 2 비트가 저장되는 제 2 타입의 메모리 셀(즉, 4 레벨 MLC)의 경우, 1개의 워드라인에는 4 페이지가 할당된다.
계속해서, 하나의 메모리 셀에 1.5 비트의 데이터가 저장되는 제 1 타입의 메모리 셀(즉, 3 레벨 SLC)의 경우, 1개의 워드라인에는 3 페이지가 할당된다. 왜냐하면, 1개의 메모리 셀 당 1.5 비트가 저장되는 것은 2개의 메모리 셀 당 3비트의 데이터가 저장되는 것과 같기 때문이다. 이 경우, 각각의 복합형 낸드 스트링에는 2개의 비트라인들(BLe, BLo)이 할당되며, 대응되는 페이지 개수는 3이 된다. 이와 같은 방식으로, 하나의 메모리 셀에 2.5 비트의 데이터가 저장되는 제 1 타입의 메모리 셀(즉, 6 레벨 MLC)의 경우, 1개의 워드라인에는 5 페이지가 할당된다. 그리고, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 제 1 타입의 메모리 셀(즉, 8 레벨 MLC)의 경우, 1개의 워드라인에는 6 페이지가 각각 할당된다. 이 경우, 1 개의 셀에 저장되는 비트 수가 1.5 비트에서 3비트로 2배 증가하게 되면, 1개의 워드라인에 할당되는 페이지의 개수는 3 페이지에서 6 페이지로 2배 증가하게 된다. 복합형 낸드 스트링에 포함된 각각의 메모리 셀의 비트수에 따라 각각의 워드라인에 할당된 페이지 개수를 모두 더하게 되면, 하나의 블록에 대응되는 전체 페이지 개수(예를 들면, 32, 64, 128, 또는 256 개)가 계산된다.
앞에서 설명한 바와 같이, 본 발명에 따른 복합형 낸드 스트링은 적어도 두 종류 이상의 메모리 셀들이 혼합되어 있음에도 불구하고, 블록(120)에 할당되는 페이지의 개수는 2의 멱지수 형태(즉, 2n 형태)를 갖는다. 그러므로, 본 발명에 따른 복합형 낸드 스트링을 구비한 플래시 메모리 장치는 기존의 제품들과 동일한 제품 스펙과 제어 방식을 따른다. 그 결과, 별도의 회로 구성이나 제어 방식의 변경을 수행하지 않고도 기존의 플래시 메모리 장치들과 호환될 수 있으며, 칩 사이즈 또한 줄어들게 된다.
도 5는 본 발명에 따른 복합형 낸드 스트링의 다양한 구성 예를 보여주는 도면이다. 그리고 도 6 내지 도 15는 도 5에 도시된 복합형 낸드 스트링의 구성을 보여주는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이에 포함된 각각의 블록은, 64, 128, 또는 256개의 페이지로 구성된다. 1개의 블록이 64 페이지로 구성되는 경우, 각각의 복합형 낸드 스트링은 22개의 메모리 셀들로 구성될 수 있다. 이에 대응되는 복합형 낸드 스트링의 구조는 도 6과 같다.
도 5 및 도 6을 참조하면, 1개의 블록이 64 페이지로 구성되고 1개의 복합형 낸드 스트링이 22개의 메모리 셀들로 구성되는 경우, 20개의 메모리 셀은 각각이 1.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 3 레벨 SLC)로 구성될 수 있다. 그리고, 나머지 2개의 메모리 셀은 각각이 1 비트의 데이터를 저장하는 제 2 타입의 메모리 셀(M2)(즉, 2 레벨 SLC)로 구성될 수 있다. 복합형 낸드 스트링과 접속된 복수 개의 워드라인들 중에서 프로그램 특성 등이 취약한 최하위 워드라인(WL[0])과 최상위 워드라인(WL[21])에는 제 2 타입의 메모리 셀(M2)(즉, 2 레벨 SLC)이 접속된다. 그리고, 나머지 워드라인들(WL[1]-WL[20])에는 제 1 타입의 메모리 셀(M1)(즉, 3 레벨 SLC)이 접속된다. 이 경우, 제 1 타입의 메모리 셀(M1)과 접속된 각각의 워드라인에는 3 페이지가 할당되고, 제 2 타입의 메모리 셀(M2) 과 접속된 각각의 워드라인에는 2 페이지가 할당된다. 각각의 워드라인에 할당되는 페이지의 개수는 대응되는 메모리 셀에 저장되는 비트 수에 의해 결정된다. 블록에 포함된 각각의 워드라인에 할당된 페이지의 개수를 모두 더하면, 해당 블록에 할당된 전체 페이지 개수를 구할 수 있게 된다. 예를 들면, 도 6에 도시된 복합형 낸드 스트링으로 구성되는 블록에 할당되는 전체 페이지 개수(즉, 블록에 할당되는 전체 페이지 수)는 2WL*2Page + 20WL*3Page = 64 개가 된다.
만일, 도 6의 구성에서 제 1 타입의 메모리 셀(M1)에 저장되는 비트 수가 1.5 비트에서 3비트로 2배 증가하고 제 2 타입의 메모리 셀(M2)에 저장되는 비트 수가 1 비트에서 비트로 2배 증가하게 되면, 1개 블록을 구성하는 페이지의 개수는 66개에서 128개로 2배 증가하게 된다. 이에 대응되는 회로 구성은 도 7에 도시되어 있다. 이와 같은 본 발명의 구성에 따르면, 비록 각각의 메모리 셀에 저장되는 데이터 비트 수가 2의 멱지수 형태(즉, 2n 형태)가 아니라 하더라도, 1개의 블록에 할당되는 전체 페이지의 개수는 항상 2의 멱지수 형태(즉, 2n 형태)를 가질 수 있게 된다. 이러한 특성은 결국 각각의 메모리 셀에 저장되는 데이터 비트 수가 2의 멱지수 형태(즉, 2n 형태)인 메모리 셀과, 각각의 메모리 셀에 저장되는 데이터 비트 수가 2의 멱지수 형태가 아닌 메모리 셀이 서로 호환될 수 있음을 의미한다. 그리고, 본 발명에 따른 복합형 메모리 셀 어레이를 구비한 플래시 메모리 장치와, 기존의 플래시 메모리 장치가 서로 호환될 수 있음을 의미한다.
다시 도 5를 참조하면, 1개의 블록에 할당된 페이지의 개수가 128개인 경우 에 대응되는 복합형 낸드 스트링의 구성 예는 도 7 외에도 다수 존재한다. 예를 들면, 1개의 블록이 128 페이지로 구성되는 경우, 각각의 복합형 낸드 스트링은 26개, 43개, 44개, 또는 45개의 메모리 셀들로 구성될 수 있다. 이에 대응되는 회로 구성은 도 8, 도 9, 도 10, 및 도 11에 각각 도시되어 있다. 그러나, 도 8, 도 9, 도 10, 및 도 11에 도시된 구성 역시 본 발명이 적용되는 일 예에 불과하며, 다양한 형태로 변형 및 변경 가능하다.
도 5 및 도 8을 참조하면, 1개의 블록이 128 페이지로 구성되고 1개의 복합형 낸드 스트링이 26개의 메모리 셀들로 구성되는 경우, 24개의 메모리 셀은 각각이 2.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 6 레벨 MLC)로 구성될 수 있다. 그리고, 나머지 2개의 메모리 셀은 각각이 2 비트의 데이터를 저장하는 제 2 타입의 메모리 셀(M2)(즉, 4 레벨 MLC)로 구성될 수 있다. 복합형 낸드 스트링과 접속된 복수 개의 워드라인들 중에서 최하위 워드라인(WL[0])과 최상위 워드라인(WL[25])에는 제 2 타입의 메모리 셀(M2)(즉, 4 레벨 MLC)이 접속된다. 그리고, 나머지 워드라인들(WL[1]-WL[24])에는 제 1 타입의 메모리 셀(M1)(즉, 6 레벨 MLC)이 접속된다. 이 경우, 제 1 타입의 메모리 셀(M1)과 접속된 각각의 워드라인에는 5 페이지가 할당되고, 제 2 타입의 메모리 셀(M2)과 접속된 각각의 워드라인에는 4 페이지가 할당된다. 도 8에 도시된 복합형 낸드 스트링으로 구성되는 블록에 할당되는 전체 페이지 개수는 2WL*4Page + 24WL*5Page = 128 개가 된다.
도 5 및 도 9를 참조하면, 1개의 블록이 128 페이지로 구성되고 1개의 복합형 낸드 스트링이 43개의 메모리 셀들로 구성되는 경우, 42개의 메모리 셀은 각각 이 1.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 3 레벨 SLC)로 구성될 수 있다. 그리고, 나머지 1개의 메모리 셀은 1 비트의 데이터를 저장하는 제 2 타입의 메모리 셀(M2)(즉, 2 레벨 SLC)로 구성될 수 있다. 이 경우, 제 1 타입의 메모리 셀(M1)과 접속된 각각의 워드라인에는 3 페이지가 할당되고, 제 2 타입의 메모리 셀(M2)과 접속된 각각의 워드라인에는 2 페이지가 할당된다. 그러므로, 도 9에 도시된 복합형 낸드 스트링으로 구성되는 블록에 할당되는 전체 페이지 개수는 1WL*2Page + 42WL*3Page = 128 개가 된다.
도 5 및 도 10을 참조하면, 1개의 블록이 128 페이지로 구성되고 1개의 복합형 낸드 스트링이 44개의 메모리 셀들로 구성되는 경우, 42개의 메모리 셀은 각각이 1.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 3 레벨 SLC)로 구성될 수 있다. 그리고, 1개의 메모리 셀은 1 비트의 데이터를 저장하는 제 2 타입의 메모리 셀(M2)(즉, 2 레벨 SLC)로 구성될 수 있고, 나머지 1개의 메모리 셀은 데이터를 저장하지 않는 제 3 타입의 메모리 셀(M3)(즉, 더미셀)로 구성될 수 있다. 제 3 타입의 메모리 셀(M3)이 1개 추가된 것을 제외하면, 도 10에 도시된 복합형 낸드 스트링의 구성은 도 9와 실질적으로 동일하다. 비록, 도 9에서는 제 2 타입의 메모리 셀(M2)이 스트링의 하부에 배치되어 있고, 도 10에서는 제 2 타입의 메모리 셀(M2)이 스트링의 상부에 배치되어 있으나, 도 9 및 도 10의 구성에 의해 얻어지는 전체 페이지 개수는 서로 동일하며, 제어 방식에도 변화를 주지 않는다. 스트링 내에서 제 2 타입의 메모리 셀(M2)이 배치되는 위치는 다양한 형태로 변경 가능하다. 도 10에 도시된 복합형 낸드 스트링으로 구성되는 블록에 할당되는 전체 페이지 개수는 1WL*2Page + 42WL*3Page + 1WL*0Page= 128 개가 된다.
도 5 및 도 11을 참조하면, 1개의 블록이 128 페이지로 구성되고 1개의 복합형 낸드 스트링이 45개의 메모리 셀들로 구성되는 경우, 42개의 메모리 셀은 각각이 1.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 3 레벨 SLC)로 구성될 수 있다. 그리고, 1개의 메모리 셀은 1 비트의 데이터를 저장하는 제 2 타입의 메모리 셀(M2)(즉, 2 레벨 SLC)로 구성될 수 있고, 나머지 2개의 메모리 셀은 데이터를 저장하지 않는 제 3 타입의 메모리 셀(M3)(즉, 더미셀)로 구성될 수 있다. 스트링 내에서 제 2 및 제 3 타입의 메모리 셀(M2, M3)이 배치되는 위치는 다양한 형태로 변경 가능하다. 제 3 타입의 메모리 셀(M3)이 2개 추가된 것을 제외하면, 도 11에 도시된 복합형 낸드 스트링의 구성은 도 9와 실질적으로 동일하다. 도 11에 도시된 복합형 낸드 스트링으로 구성되는 블록에 할당되는 전체 페이지 개수는 1WL*2Page + 42WL*3Page + 2WL*0Page= 128 개가 된다.
도 9 내지 도 11에서 알 수 있는 바와 같이, 전체 페이지의 개수가 2의 멱지수 형태(즉, 2n 형태)가 유지되는 범위 내에서 제 1 내지 제 3 메모리 셀들(M1, M2, M3)의 개수를 적절히 가감할 수 있다. 특히, 각각의 복합형 낸드 스트링은 대부분의 메모리 셀들이 제 1 타입 메모리 셀들(M1)로 구성된다. 그리고, 스트링의 구조상 프로그램 특성 등이 취약한 위치에 제 2 또는 제 3 타입 메모리 셀(M2, M3)이 일부 배치된다. 도 9 내지 도 11에 도시되어 있는 제 2 및 제 3 타입 메모리 셀(M2, M3)들의 위치 및 개수는 예시적인 것에 불과하며, 다양한 형태로 변경 및 변형 가능하다.
만일, 도 9, 도 10, 및 도 11의 구성에서 제 1 타입의 메모리 셀(M1)에 저장되는 비트 수가 1.5 비트에서 3비트로 2배 증가하고 제 2 타입의 메모리 셀(M2)에 저장되는 비트 수가 1 비트에서 2비트로 2배 증가하게 되면, 1개 블록을 구성하는 페이지의 개수는 128개에서 256개로 2배 증가하게 된다. 이에 대응되는 회로 구성은 도 13, 도 14, 및 도 15에 각각 도시되어 있다. 이와 같은 본 발명의 구성에 따르면, 1개의 블록에 할당되는 전체 페이지의 개수는 항상 2의 멱지수 형태(즉, 2n 형태)를 가질 수 있음을 의미한다. 그 결과, 본 발명에 따른 복합형 메모리 셀 어레이를 구비한 플래시 메모리 장치와 기존의 플래시 메모리 장치는 페이지 개수가 서로 일치되어, 별도의 회로 구성이나 제어 방식의 변경 없이도 상호 호환이 가능하다.
다시 도 5를 참조하면, 1개의 블록에 할당된 페이지의 개수가 256개인 경우에 대응되는 복합형 낸드 스트링의 구성은 도 13, 도 14, 및 도 15 이외에도 다수 존재한다. 예를 들면, 도 12와 같이 52개의 메모리 셀들로 복합형 낸드 스트링이 구성될 수 있다.
도 5 및 도 12를 참조하면, 1개의 블록이 256 페이지로 구성되고 1개의 복합형 낸드 스트링이 52개의 메모리 셀들로 구성되는 경우, 50개의 메모리 셀은 각각이 2.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 6 레벨 MLC)로 구성될 수 있다. 그리고, 나머지 2개의 메모리 셀은 각각이 1.5 비트의 데이터를 저장하는 제 1 타입의 메모리 셀(M1)(즉, 3 레벨 SLC)로 구성될 수 있다. 도 12에 도시된 복합형 낸드 스트링으로 구성되는 블록에 할당되는 전체 페이지 개수는 2WL*3Page + 50WL*5Page = 256 개가 된다. 도 12에서 알 수 있는 바와 같이, 본 발명에 따른 복합형 낸드 스트링은, 1개의 메모리 셀에 서로 다른 비트 수가 저장되는 제 1 타입의 메모리 셀(M1)들 만으로도 구성 가능함을 알 수 있다.
앞에서 설명한 바와 같이, 본 발명에 따른 복합형 낸드 스트링의 구조는 다양한 형태로 변형 및 변경 가능하다. 즉, 1개의 블록을 구성하는 페이지의 개수가 2의 멱지수 형태(즉, 2n 형태)를 유지하는 범위 내에서 복합형 낸드 스트링에 포함되는 메모리 셀의 개수와, 각각의 메모리 셀에 저장되는 비트 수가 다양하게 조절 될 수 있다. 또한, 앞에서 설명된 복합형 낸드 스트링의 구조는 메모리 셀 어레이에 구비된 전체 블록에 적용될 수도 있고, 각각의 블록마다 각기 다르게 적용될 수도 있다.
한편, 본 발명에 따른 복합형 낸드 스트링을 구비한 복합형 메모리 셀 어레이는, 각각의 블록에 대해 항상 고정된 페이지 개수를 가질 필요는 없다. 예를 들면, 사용자의 요구에 따라서 블록에 할당되는 페이지의 개수가 변경될 수도 있다. 이에 대한 구성 예는 다음과 같다.
도 16은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 복합형 낸드 스트링(220)과, 상기 복합형 낸드 스트링으로 구성되는 블록의 구성을 예시적으로 보여주는 도면이다.
도 16을 참조하면, 본 발명에 따른 복합형 낸드 스트링(220)은 16, 32, 42개(즉, 2의 멱지수 형태(즉, 2n 형태))의 메모리 셀들을 구비한다. 상기 복합형 낸드 스트링(220)은 도 4 및 도 5에서 설명된 다양한 종류의 메모리 셀들의 조합으로 구성될 수 있으며, 각각의 복합형 낸드 스트링(220)에는 적어도 2 종류 이상의 메모리 셀들이 구비될 수 있다.
도 4 내지 도 15에서 설명된 복합형 낸드 스트링(120)은, 페이지의 개수가 2의 멱지수 형태(즉, 2n 형태)로 고정되는 대신 스트링을 구성하는 메모리 셀의 개수및 종류를 변경할 수 있다. 이와 달리, 도 16에 도시된 복합형 낸드 스트링(220)은 스트링을 구성하는 메모리 셀의 개수가 2의 멱지수 형태(즉, 2n 형태)를 가지는 대신, 블록을 구성하는 페이지의 개수를 가변시킨다. 이와 같은 구성에 따르면, 사용자의 다양한 요구에 따라 더욱 다양한 형태의 복합형 메모리 셀 어레이 구조를 제공할 수 있게 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였다. 그러나 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 그러므로, 앞에서 설명된 본 발명의 특징은 낸드형 플래시 메모리 장치뿐만 아니라 노어형 플래시 메모리 장치에도 적용될 수 있다. 본 발명이 노어형 플래시 메모리 장치에 적용되는 경우, 각각의 블록에는 복합형 낸드 스트링이 구비되지는 않을 것이다. 그러나, 본 발명에 따른 노어형 플래시 메모리 장치의 각각의 블록(또는 섹터) 의 구성은 앞에서 설명된 낸드형 플래시 메모리 장치의 블록의 구성과 동일하게 구성될 수 있다. 예를 들면, 노어형 플래시 메모리 장치의 각 블록에 배선되어 있는 각각의 비트라인에는 앞에서 설명한 복합형 낸드 스트링과 같이 적어도 2 종류 이상의 메모리 셀이 혼합되어 접속될 수 있다.
이와 같은 본 발명의 구성에 따르면, 비록 각각의 메모리 셀에 저장되는 데이터 비트 수가 2의 멱지수 형태(즉, 2n 형태)가 아니라 하더라도, 1개의 블록에 할당되는 전체 페이지의 개수는 항상 2의 멱지수 형태(즉, 2n 형태)를 가질 수 있게 된다. 그 결과, 2n 비트의 데이터가 저장되는 메모리 셀과 2n 비트가 아닌 데이터가 저장되는 메모리 셀이 서로 호환될 수 있게 된다. 이러한 특성은 해당 메모리 장치가 낸드형이든 노어형이든 상관없이 모두에게 적용된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 플래시 메모리 장치의 주변 회로, 파일 시 스템의 제어 방식, 또는 블록 사이즈 등을 변경하지 않고도 기존의 파일 시스템의 제어 방식을 그대로 적용하여 2 종류 이상의 메모리 셀이 혼합된 복합형 메모리 셀 어레이 및 그것을 구비한 플래시 메모리 장치를 운용할 수 있게 된다. 그리고, 본 발명에 따른 복합형 메모리 셀 어레이 및 그것을 구비한 플래시 메모리 장치와 기존의 플래시 메모리 장치들간의 호환성을 보장할 수 있게 된다.

Claims (28)

  1. 소정의 페이지로 할당된 복수 개의 메모리 블록들; 그리고
    상기 각각의 블록에 배선된 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함하며,
    상기 각각의 비트라인에는 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들이 접속되는 것을 특징으로 하는 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 각각의 블록에는 2n개의 페이지가 할당되는 것을 특징으로 하는 메모리 셀 어레이.
  3. 제 1 항에 있어서,
    상기 각각의 블록에 할당되는 페이지의 개수는 상기 블록에 배선된 상기 각각의 워드라인에 할당된 페이지의 개수의 합인 것을 특징으로 하는 메모리 셀 어레이.
  4. 제 1 항에 있어서,
    상기 각각의 워드라인에 할당된 페이지의 개수는 상기 각각의 워드라인과 접 속된 메모리 셀에 저장되는 비트 수에 의해 결정되는 것을 특징으로 하는 메모리 셀 어레이.
  5. 제 1 항에 있어서,
    상기 비트라인에는 2n 비트의 데이터를 저장하는 메모리 셀이 접속되는 것을 특징으로 하는 메모리 셀 어레이.
  6. 제 1 항에 있어서,
    상기 비트라인에는 2n 비트가 아닌 데이터를 저장하는 메모리 셀이 접속되는 것을 특징으로 하는 메모리 셀 어레이.
  7. 제 1 항에 있어서,
    상기 비트라인에는 데이터를 저장하지 않는 더미 셀이 접속되는 것을 특징으로 하는 메모리 셀 어레이.
  8. 제 1 항에 있어서,
    상기 블록에 할당되는 페이지의 개수가 2n 개를 만족시키는 범위 내에서 상기 각각의 비트라인에 접속되는 메모리 셀의 개수가 가변되는 것을 특징으로 하는 메모리 셀 어레이.
  9. 제 1 항에 있어서,
    상기 블록에 배선된 상기 비트라인에 접속되는 메모리 셀의 개수가 2n 개인 경우, 대응되는 블록의 페이지 개수는 2n 개의 범위를 벗어나 상기 각각의 메모리 셀에 저장되는 비트 수에 따라 가변되는 것을 특징으로 하는 메모리 셀 어레이.
  10. 제 1 항에 있어서,
    상기 각각의 비트라인에 접속되는 상기 메모리 셀의 종류 및 상기 메모리 셀의 개수는 상기 각각의 블록마다 다른 것을 특징으로 하는 메모리 셀 어레이.
  11. 제 1 항에 있어서,
    상기 각각의 비트라인에 접속되는 상기 메모리 셀의 종류 및 상기 메모리 셀의 개수는 상기 각각의 블록마다 동일한 것을 특징으로 하는 메모리 셀 어레이.
  12. 제 1 항에 있어서,
    상기 메모리 셀들은 낸드형 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 어레이.
  13. 제 1 항에 있어서,
    상기 각각의 블록은 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들로 구성된 복수 개의 복합형 낸드 스트링들을 포함하며,
    상기 각각의 복합형 낸드 스트링은 상기 각각의 비트라인에 대응되는 것을 특징으로 하는 메모리 셀 어레이.
  14. 제 1 항에 있어서,
    상기 메모리 셀들은 노어형 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 어레이.
  15. 복수의 비트 라인들 및 복수의 워드 라인들의 교차 영역에 배열된 메모리 셀들의 어레이; 그리고
    상기 메모리 셀들에 대한 데이터 기입, 독출, 또는 소거 동작을 수행하는 페이지 버퍼 회로를 포함하며,
    상기 메모리 셀 어레이는 소정의 페이지로 할당된 복수 개의 메모리 블록들을 포함하고, 상기 각각의 블록에 배선된 각각의 비트라인에는 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들이 접속되는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 각각의 블록에는 2n개의 페이지가 할당되는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 15 항에 있어서,
    상기 각각의 블록에 할당되는 페이지의 개수는 상기 블록에 배선된 상기 각각의 워드라인에 할당된 페이지의 개수의 합인 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 15 항에 있어서,
    상기 각각의 워드라인에 할당된 페이지의 개수는 상기 각각의 워드라인과 접속된 메모리 셀에 저장되는 비트 수에 의해 결정되는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 15 항에 있어서,
    상기 비트라인에는 2n 비트의 데이터를 저장하는 메모리 셀이 접속되는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 15 항에 있어서,
    상기 비트라인에는 2n 비트가 아닌 데이터를 저장하는 메모리 셀이 접속되는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 15 항에 있어서,
    상기 비트라인에는 데이터를 저장하지 않는 더미 셀이 접속되는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 15 항에 있어서,
    상기 블록에 할당되는 페이지의 개수가 2n 개를 만족시키는 범위 내에서 상기 각각의 비트라인에 접속되는 메모리 셀의 개수가 가변되는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 15 항에 있어서,
    상기 블록에 배선된 상기 비트라인에 접속되는 메모리 셀의 개수가 2n 개인 경우, 대응되는 블록의 페이지 개수는 2n 개의 범위를 벗어나 상기 각각의 메모리 셀에 저장되는 비트 수에 따라 가변되는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 15 항에 있어서,
    상기 각각의 비트라인에 접속되는 상기 메모리 셀의 종류 및 상기 메모리 셀의 개수는 상기 각각의 블록마다 다른 것을 특징으로 하는 플래시 메모리 장치.
  25. 제 15 항에 있어서,
    상기 각각의 비트라인에 접속되는 상기 메모리 셀의 종류 및 상기 메모리 셀의 개수는 상기 각각의 블록마다 동일한 것을 특징으로 하는 플래시 메모리 장치.
  26. 제 15 항에 있어서,
    상기 메모리 셀들은 낸드형 플래시 메모리 셀인 것을 특징으로 하는 플래시 메모리 장치.
  27. 제 15 항에 있어서,
    상기 각각의 블록은 셀 당 저장되는 비트 수가 서로 다른 적어도 둘 이상의 메모리 셀들로 구성된 복수 개의 복합형 낸드 스트링들을 포함하며,
    상기 각각의 복합형 낸드 스트링은 상기 각각의 비트라인에 대응되는 것을 특징으로 하는 플래시 메모리 장치.
  28. 제 15 항에 있어서,
    상기 메모리 셀들은 노어형 플래시 메모리 셀인 것을 특징으로 하는 플래시 메모리 장치.
KR1020060088705A 2006-09-13 2006-09-13 플래시 메모리 장치 및 그것의 메모리 셀 어레이 KR100753156B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020060088705A KR100753156B1 (ko) 2006-09-13 2006-09-13 플래시 메모리 장치 및 그것의 메모리 셀 어레이
US11/637,791 US7551480B2 (en) 2006-09-13 2006-12-13 Multi-bit flash memory device and memory cell array
CN2007101999060A CN101174457B (zh) 2006-09-13 2007-09-13 多位闪存器件和存储单元阵列
US12/463,561 US8050089B2 (en) 2006-09-13 2009-05-11 Multi-bit flash memory device and memory cell array
US13/279,451 US8693245B2 (en) 2006-09-13 2011-10-24 Multi-bit flash memory device and memory cell array
US14/198,608 US9111616B2 (en) 2006-09-13 2014-03-06 Multi-bit flash memory device and memory cell array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060088705A KR100753156B1 (ko) 2006-09-13 2006-09-13 플래시 메모리 장치 및 그것의 메모리 셀 어레이

Publications (1)

Publication Number Publication Date
KR100753156B1 true KR100753156B1 (ko) 2007-08-30

Family

ID=38615704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060088705A KR100753156B1 (ko) 2006-09-13 2006-09-13 플래시 메모리 장치 및 그것의 메모리 셀 어레이

Country Status (3)

Country Link
US (4) US7551480B2 (ko)
KR (1) KR100753156B1 (ko)
CN (1) CN101174457B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI404069B (zh) * 2007-12-26 2013-08-01 Micron Technology Inc 記憶體單元串，具有記憶體單元串之記憶體裝置，及其程式化方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
KR100753156B1 (ko) * 2006-09-13 2007-08-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 메모리 셀 어레이
KR100897603B1 (ko) * 2007-06-20 2009-05-14 삼성전자주식회사 반도체 메모리 장치
US8239731B1 (en) * 2007-07-06 2012-08-07 Marvell International Ltd. Methods and apparatus for providing multilevel coset coding and probabilistic error correction
US7545673B2 (en) * 2007-09-25 2009-06-09 Sandisk Il Ltd. Using MLC flash as SLC by writing dummy data
KR100965074B1 (ko) * 2008-08-19 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 메모리 셀 블록 및 부가 정보 관리 방법
US8767459B1 (en) * 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
JP2012048770A (ja) * 2010-08-24 2012-03-08 Toshiba Corp 不揮発性半導体記憶装置、及び、メモリシステム
US8737138B2 (en) * 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
US8780632B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. De-duplication techniques using NAND flash based content addressable memory
US8811085B2 (en) 2012-11-09 2014-08-19 Sandisk Technologies Inc. On-device data analytics using NAND flash based intelligent memory
US8773909B2 (en) 2012-11-09 2014-07-08 Sandisk Technologies Inc. CAM NAND with or function and full chip search capability
US8780635B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. Use of bloom filter and improved program algorithm for increased data protection in CAM NAND memory
WO2014074483A2 (en) * 2012-11-09 2014-05-15 Sandisk Technologies Inc. On-device data analytics using nand flash based intelligent memory
US8780633B2 (en) 2012-11-09 2014-07-15 SanDisk Technologies, Inc. De-duplication system using NAND flash based content addressable memory
US8792279B2 (en) 2012-11-09 2014-07-29 Sandisk Technologies Inc. Architectures for data analytics using computational NAND memory
US8780634B2 (en) 2012-11-09 2014-07-15 Sandisk Technologies Inc. CAM NAND with OR function and full chip search capability
US8817541B2 (en) 2012-11-09 2014-08-26 Sandisk Technologies Inc. Data search using bloom filters and NAND based content addressable memory
US9104551B2 (en) 2012-11-09 2015-08-11 Sandisk Technologies Inc. NAND flash based content addressable memory
KR102053953B1 (ko) 2013-02-04 2019-12-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
US9075424B2 (en) 2013-03-06 2015-07-07 Sandisk Technologies Inc. Compensation scheme to improve the stability of the operational amplifiers
US9412441B2 (en) * 2013-08-13 2016-08-09 SK Hynix Inc. Semiconductor memory device
KR20160007941A (ko) * 2014-07-10 2016-01-21 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
CN105528178B (zh) * 2014-10-21 2018-09-21 华为技术有限公司 数据存储方法及固态硬盘
US9589646B2 (en) * 2014-11-26 2017-03-07 Macronix International Co., Ltd. Page buffer circuit having bias voltage application unit and operating method of same
KR102320830B1 (ko) * 2015-09-24 2021-11-03 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
KR960006722B1 (ko) * 1993-03-12 1996-05-22 삼성전자주식회사 낸드형 쎌구조를 가지는 불휘발성 반도체집적회로
KR970005135B1 (ko) 1994-04-30 1997-04-12 대우전자 주식회사 다른 채널의 방송 프로그램명 검색장치
KR0170296B1 (ko) * 1995-09-19 1999-03-30 김광호 비휘발성 메모리소자
KR100208438B1 (ko) 1995-12-20 1999-07-15 김영환 플래쉬 메모리 장치
US5729491A (en) * 1996-11-12 1998-03-17 Samsung Electronics Co., Ltd. Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions
KR19990013057A (ko) 1997-07-31 1999-02-25 윤종용 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
JP2001006374A (ja) 1999-06-17 2001-01-12 Hitachi Ltd 半導体記憶装置及びシステム
KR100385229B1 (ko) * 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR100407572B1 (ko) * 2001-01-10 2003-12-01 삼성전자주식회사 낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의분포를 개선하는 방법
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
US6847550B2 (en) * 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
US6735124B1 (en) * 2002-12-10 2004-05-11 Advanced Micro Devices, Inc. Flash memory device having four-bit cells
KR100621634B1 (ko) * 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100753156B1 (ko) * 2006-09-13 2007-08-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 메모리 셀 어레이
KR101532754B1 (ko) * 2008-09-22 2015-07-02 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101606880B1 (ko) * 2009-06-22 2016-03-28 삼성전자주식회사 데이터 저장 시스템 및 그것의 채널 구동 방법
KR101616100B1 (ko) * 2009-09-25 2016-04-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US6807095, US6735124, US6584012

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI404069B (zh) * 2007-12-26 2013-08-01 Micron Technology Inc 記憶體單元串，具有記憶體單元串之記憶體裝置，及其程式化方法

Also Published As

Publication number Publication date
US20120039122A1 (en) 2012-02-16
US8050089B2 (en) 2011-11-01
US20140185378A1 (en) 2014-07-03
CN101174457A (zh) 2008-05-07
US9111616B2 (en) 2015-08-18
US7551480B2 (en) 2009-06-23
US8693245B2 (en) 2014-04-08
CN101174457B (zh) 2012-10-10
US20080062763A1 (en) 2008-03-13
US20090219758A1 (en) 2009-09-03

Similar Documents

Publication Publication Date Title
KR100753156B1 (ko) 플래시 메모리 장치 및 그것의 메모리 셀 어레이
US7388779B2 (en) Multiple level programming in a non-volatile device
US7221589B2 (en) Multiple level programming in a non-volatile memory device
KR101391881B1 (ko) 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
KR100773400B1 (ko) 멀티 비트 플래시 메모리 장치
KR100879387B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
US9564227B2 (en) Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays
KR20100010355A (ko) 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법
JP4746658B2 (ja) 半導体記憶システム
KR20090072165A (ko) 불휘발성 메모리 소자의 동작 방법
US9595335B2 (en) Memory device and systems and methods for selecting memory cells in the memory device
KR100813627B1 (ko) 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를제어하는 메모리 제어기와 그것을 포함한 메모리 시스템
KR101456592B1 (ko) 멀티-비트 플래시 메모리 장치 및 그것의 플래그 셀 분석방법
KR100953065B1 (ko) 불휘발성 메모리 소자
US20120063237A1 (en) Nonvolatile memory device and method of operating the same
KR20080022394A (ko) 멀티 레벨 셀을 갖는 플래쉬 메모리 소자의 프로그램 방법
KR100602320B1 (ko) 프로그램 속도가 균일한 비휘발성 메모리 소자
KR20110001094A (ko) 불휘발성 메모리 소자의 동작 방법
KR100719381B1 (ko) 어드레스 설정 플래그를 갖는 멀티 레벨 셀 낸드형 플래시메모리
KR20110001570A (ko) 플래시 메모리 소자의 프로그램 방법
JP2011198408A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 12