KR100897603B1 - 반도체 메모리 장치 - Google Patents

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박기태
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Abstract

전기적으로 프로그램 및 소거가 가능한 불휘발성 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 메모리 셀, 더미 메모리 셀과, 선택 게이트 트랜지스터를 구비하는 메모리 셀 어레이, 블록을 선택하는 블록 선택 회로, 블록 내의 다수개의 워드 라인으로 인가 전압이 입력되는 다수개의 워드 라인 구동 신호 라인, 및 각각의 전류 통로가 워드 라인 구동 신호 라인과 블록 내의 워드 라인과의 사이에 접속되며, 블록 선택 회로의 출력에 의해 제어되는 다수개의 트랜스퍼 트랜지스터를 포함하고, 다수개의 트랜스퍼 트랜지스터는 각각 워드 라인 구동 신호, 더미 워드 라인 구동 신호와 선택 게이트 구동 신호를 전송한다.
로우 디코더, 더미 트랜스퍼 트랜지스터, 누설 전류

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 종래 반도체 메모리 장치에 대한 것으로, 로우 디코더 내에 설치된 트랜스퍼 트랜지스터부의 패턴을 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에 대한 것으로, NAND형 플래시 메모리의 로우 디코더와 메모리 셀 어레이의 일부를 추출하여 도시한 회로도이다.
도 3 및 도 4는 도 2에 도시한 로우 디코더 내에 설치된 트랜스퍼 트랜지스터부의 배치들을 도시한 평면도들이다.
도 5는 도 4에 도시한 트랜스퍼 트랜지스터부의 트랜스퍼 트랜지스터들 사이의 전위차를 설명하기 위해 도시한 평면도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 전기적으로 프로그램 및 소거가 가능한 불휘발성 반도체 메모리 장치에 관한 것이다.
도 1은 NAND형 플래시 메모리의 로우 디코더 내에 설치된 트랜스퍼 트랜지스터부의 패턴을 도시하고 있다. 트랜스퍼 트랜지스터는 메모리 셀 어레이 중에 선택 된 블록에, 워드 라인의 어드레스에 대응한 워드 라인 구동 신호 및 선택 게이트 구동 신호를 전송하는 것이다. 여기서는 도면 및 설명을 간략화하기 위해서, 트랜스퍼 트랜지스터가 8개인 경우를 예로 들고 있다.
트랜스퍼 트랜지스터부는 워드 라인 구동 신호를 워드 라인 WL0~WL7에 전송하기 위한 트랜스퍼 트랜지스터 Q0~Q7를 포함하여 구성되어 있다.
상술한 바와 같은 각 트랜스퍼 트랜지스터는 p형 기판 상에 형성된 NMOS 트랜지스터로 구성되어 있으며, 소오스/드레인 영역은 프로그램 전압 및 소거 전압의 인가에 대하여 충분한 내압을 갖는 구조로 되어 있다.
도 1에 도시한 바와 같은 트랜스퍼 트랜지스터 Q0∼Q7의 배치에 있어서, 프로그램을 행하는 경우에는 트랜스퍼 트랜지스터 Q0∼Q7의 게이트에 20+Vth(트랜스퍼 트랜지스터의 임계치 전압), 예를 들어 22V를 인가하고, 워드 라인 WL0∼WL7 중 선택된 워드 라인에 20V를 인가한다. 또한, 선택된 워드 라인에 인접한 비선택 워드선에 0V를 인가하고, 그 외의 비선택의 워드선에 10V를 인가한다.
이때, 트랜스퍼 트랜지스터는 도 1에 도시한 바와 같이 Q0∼Q3의 하단의 배열을 CG1(WL1), CG3(WL3), CG0(WL0), CG2(WL2)로 함으로써, X 방향(X1, X2, X3)으로 인접한 트랜스퍼 트랜지스터 Q1, Q3, Q0, Q2 사이의 전위차가 10V로 억제되어 있다. 또한, 트랜스퍼 트랜지스터 Q4∼Q7의 상단의 배열을 CG5(WL5), CG7(WL7), CG4(WL4), CG6(WL6)으로 함으로써, 마찬가지로 이들의 X 방향(X1, X2, X3)으로 인접한 트랜스퍼 트랜지스터 사이의 전위차가 10V로 억제됨과 함께, Y 방향(Y1, Y2, Y3, Y4)에 대해서도 트랜지스터 Q0, Q4 사이 및 Q3, Q7 사이에서도 10V의 전위차로 억제하도록 하고 있다.
즉, 트랜스퍼 트랜지스터부에서는 전위차에 의해 발생되는 누설 전류를 방지하기 위해 트랜스퍼 트랜지스터부에서 트랜스퍼 트랜지스터들 배치를 조정하여, 이격거리를 최적화할 수 있다. 하지만, 선택 트랜지스터를 구동하기 위한 트랜스퍼 트랜지스터의 경우는 워드 라인을 구동하는 트랜스퍼 트랜지스터와는 구분되기 때문에, 이격거리는 틀려 질 수 있다.
이에 본 발명이 이루고자 하는 기술적 과제는 더미 워드 라인이 추가될 시 누설 전류의 발생과 점유 면적을 줄일 수 있는 반도체 메모리 장치를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다수개의 블록 각각에 다수개의 메모리 셀, 더미 메모리 셀과, 선택 게이트 트랜지스터를 구비하는 메모리 셀 어레이, 상기 블록을 선택하는 블록 선택 회로, 상기 블록 내의 다수개의 워드 라인으로 인가 전압이 입력되는 다수개의 워드 라인 구동 신호 라인, 및 각각의 전류 통로가 상기 워드 라인 구동 신호 라인과 상기 블록 내의 워드 라인과의 사이에 접속되며, 상기 블록 선택 회로의 출력에 의해 제어되는 다수개의 트랜스퍼 트랜지스터를 포함하고, 상기 다수개의 트랜스퍼 트랜지스터는 각각 워드 라인 구동 신호, 더미 워드 라인 구동 신호와 선택 게이트 구동 신호를 전송한다.
상기 더미 메모리 셀은 상기 다수개의 메모리 셀의 한쪽 끝과 상기 선택 게이트 트랜지스터 사이에 삽입되며, 데이터의 저장을 위한 사용이 배제된다.
또한, 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터는 상기 더미 라인 구동 신호를 전송받는 상기 더미 메모리 셀과 인접하는 선택 게이트 트랜지스터와 충분히 이격되어 배치될 수 있다.
또한, 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터와 인접하여 배치될 수 있다. 예를 들어, 상기 다수개의 트랜스퍼 트랜지스터는 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 및 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치될 수도 있다. 바람직하게는 상기 다수개의 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치될 수 있다.
또한, 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭은 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭 이하의 폭을 가질 수 있다.
또한, 상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로 부터 각 워드 라인으로의 인출 배선은 상기 메모리 셀 어레이 중의 상기 워드 라인과 동일한 배열이 되도록 인출될 수 있다.
또한, 상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선을 상기 워드 라인을 형성하는 배선보다 하나 상층의 금속 배선일 수 있다.
또한, 상기 블록 선택 회로는 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코더부와, 상기 디코더부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다수개의 블록 각각에 다수개의 메모리 셀, 상기 메모리 셀에 직렬적으로 연결되는 선택 게이트 트랜지스터, 한쪽 끝은 상기 메모리 셀과 상기 선택 게이트 트랜지스터 사이에 삽입되며, 데이터의 사용이 배제되는 더미 메모리 셀을 구비하는 메모리 셀 어레이, 상기 블록을 선택하는 블록 선택 회로, 상기 블록 내의 다수개의 워드 라인으로 인가 전압이 입력되는 다수개의 워드 라인 구동 신호 라인, 및 각각의 전류 통로가 상기 워드 라인 구동 신호 라인과 상기 블록 내의 워드 라인과의 사이에 접속되며, 상기 블록 선택 회로의 출력에 의해 제어되는 다수개의 트랜스퍼 트랜지스터를 포함하고, 상기 다수개의 트랜스퍼 트랜지스터는 각각 워드 라인 구동 신호, 더미 워드 라인 구동 신호와 선택 게이트 구동 신호를 전송하며, 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터와 인접하여 배치된다.
상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터는 상기 더미 라인 구동 신호를 전송받는 상기 더미 메모리 셀과 인접하는 선택 게이트 트랜지스터와 충분히 이격되어 배치될 수 있다.
또한, 상기 다수개의 트랜스퍼 트랜지스터는 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 및 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치될 수 있다. 바람직하게는, 상기 다수개의 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치될 수 있다.
또한, 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭은 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭 이하의 폭을 가질 수 있다.
또한, 상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선은 상기 메모리 셀 어레이 중의 상기 워드 라인과 동일한 배열이 되도록 인출될 수 있다.
또한, 상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선을 상기 워드 라인을 형성하는 배선보다 하나 상층의 금속 배선일 수 있다.
또한, 상기 블록 선택 회로는 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코더부와, 상기 디코더부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도 2를 참조하여 상세히 설명한다. 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에 대한 것으로, NAND형 플래시 메모리 장치의 로우 디코더와 메모리 셀 어레이의 일부를 추출하여 도시한 회로도이다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 메모리 장치는 디코더부(1), 부스터부(2), 트랜스퍼 트랜지스터부(3) 및 NAND 셀 블록(4) 등을 포함하여 구성되어 있다.
로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호 A0, A1, …, Am은 디코더부(1)에 공급되어 디코드되고, 이 디코더부(1)에 의해 메모리 셀 어레이 중의 하나의 NAND 셀 블록(4)이 선택된다. 상기 디코더부(1)로부터 출력되는 디코드 신호는 부스터부(2)에 공급된다. 이 부스터부(2)는 선택된 블록(4) 내에만, 워드 라인의 어드레스에 대응한 워드 라인 구동 신호 CG0∼CG31 및 선택 게이트 구동 신호 SG1, SG2를 공급하기 위해서, 트랜스퍼 트랜지스터부(3)의 게이트(5)를 제어하고 있다.
이 트랜스퍼 트랜지스터부(3)는 워드 라인 구동 신호 CG0∼CG31을 워드 라인 WL0∼WL31에 전송하는 트랜스퍼 트랜지스터 Q0∼Q31와, 선택 게이트 구동 신호 SG1, SG2를 선택 게이트 라인 SSL, GSL에 전송하는 트랜스퍼 트랜지스터 ST1, ST2와, 더미 워드 라인 구동 신호 DCG1, DCG2를 더미 워드 라인 DWL1, DWL2에 전송하는 트랜스퍼 트랜지스터(이하, '더미 트랜스퍼 트랜지스터'라 함) DQ1, DQ2를 포함하여 구성되어 있다.
블록(4)이 선택된 상태일 때, 부스터부(2)는 디코더부(1)로부터 출력되는 디코드 신호에 응답하여, 트랜스퍼 트랜지스터부(3)의 게이트(5)에 소정의 전압을 인가하여 온 상태로 한다. 한편, 블록(4)이 비선택된 상태일 때에는 트랜스퍼 트랜지 스터부(3)의 게이트(5)를 접지 레벨로 하여 오프 상태로 한다.
본 발명의 일 실시예에 따른 NAND형 플래시 메모리 장치에 있어서의 하나의 NAND 셀(4a)은 두 개의 선택 게이트 트랜지스터 S1, S2와 메모리 셀(메모리 셀 트랜지스터) MC0∼MC31, 각 선택 게이트 트랜지스터 S1, S2와 메모리 셀 MC0, MC31 사이의 더미 메모리 셀 DC1, DC2를 포함하여 구성되어 있다.
선택 게이트 트랜지스터 S1, S2의 게이트는 각각 선택 게이트 라인 SSL, GSL에 접속되어 있다. 상기 메모리 셀 MC0∼MC31의 전류 통로는 선택 게이트 트랜지스터 S1, S2의 전류 통로의 일단 사이에 직렬 접속되고, 각각의 게이트(컨트롤 게이트)는 워드 라인 WL0∼WL31에 각각 접속되어 있다. 선택 게이트 트랜지스터 S2의 전류 통로의 타단은 소오선 SL에 접속되고, 선택 게이트 트랜지스터 S1의 전류 통로의 타단은 비트 라인 BL0(BL1∼BLj)에 접속된다.
이러한 선택 게이트 트랜지스터 S1, S2에 인접하여 위치하는 메모리 셀 MC0, MC31의 경우, 한쪽은 메모리 셀 MC1, MC30이며, 다른 한쪽은 게이트 트랜지스터 SG1, SG2이다. 그리고 선택 게이트 트랜지스터 SG1, SG2는 구조 및 동작 전압의 측면에서 메모리셀 MC0~MC31과 상이하다. 그러므로 반도체 메모리 장치에서 선택 게이트 트랜지스터들 S1, S2에 인접하는 메모리 셀들 MC0, MC31은, 나머지 메모리 셀들 MC1~MC30에 대하여, 커플링되는 캐패시턴스의 크기가 상이하게 된다. 따라서, 선택 게이트 트랜지스터들 S1, S2 에 인접하는 메모리 셀들 MC0~MC31이 나머지 메모리 셀들 MC1~MC30과 상이한 동작 특성을 나타낼 수 있다.
이에 상술한 바와 같이 선택 게이트 트랜지스터 S1, S2와, 이와 인접하는 메 모리 셀들 MC0, MC31 사이에 각각 더미 메모리 셀 DC1, DC2이 위치할 수 있다. 이러한 더미 메모리 셀 DC1, DC2은 데이터의 저장을 위한 사용에서 배제된다. 더미 메모리 셀 DC1, DC2은 메모리 셀들 MC0~MC31을 형성하는 트랜지스터들과 동일한 사이즈(size)로 구현될 수 있다. 그리고 양쪽 끝의 메모리 셀들 MC0, MC31도, 가운데의 메모리 셀들 MC1~MC30과 마찬가지로 좌우의 배치되는 트랜지스터의 대칭성이 향상된다. 따라서, 모든 메모리 셀들 MC0~MC31에 대하여, 이웃하는 메모리 셀들의 조건이 동일하게 된다. 그러므로 모든 메모리 셀들에 대하여 프로그램 및 소거 특성이 동일하게 된다.
본 명세서에서는, 하나의 NAND 셀(4a)에 32개의 메모리 셀 MC0~MC31들이 포함되는 것으로 도시되고 기술된다. 하지만, 하나의 NAND 셀(4a)에 포함되는 메모리 셀의 수는 16개, 64개 등으로 다양하게 변형될 수 있다.
상술한 바와 같은 NAND 셀 블록(4)은 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호 A0, A1, …, Am에 의해 선택되고, 다시 NAND 셀(4a)내의 워드 라인 WL0∼WL31 또는 더미 워드 라인 DWL1, DWL2의 어드레스가 선택되면, 개개의 메모리 셀 MC0∼MC31 또는 더미 메모리 셀 DC1, DC2이 액세스된다.
계속해서, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 트랜스퍼 트랜지스터부에 대해 도 3 및 도 4를 참조하여 상세히 설명한다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 디코더 내에 설치된 트랜스퍼 트랜지스터부의 배치들을 도시한 평면도들이다.
도 3 및 도 4에 도시한 바와 같이, 로우 디코더 내의 트랜스퍼 트랜지스터 부(도 2의 3)는 워드 라인 구동 신호를 워드 라인 WL0~WL31에 전송하는 트랜스퍼 트랜지스터 Q0~Q31과 선택 게이트 구동 신호 SG1, SG2를 선택 게이트 라인 SSL, GSL에 전송하는 트랜스퍼 트랜지스터 ST1, ST2와, 프로그램 시 전위차를 최소화하기 위한 더미 트랜스퍼 트랜지스터 DQ1, DQ2를 포함하여 구성되어 있다.
로우 디코더 내의 트랜스퍼 트랜지스터부(도 2의 3)에서의 더미 트랜스퍼 트랜지스터 DQ1, DQ2와의 배치와 관련하여, 더미 트랜스퍼 트랜지스터 DQ1, DQ2는 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터 ST1, ST2와 인접하여 배치될 수 있다. 또한, 더미 워드 라인 DWL1에 구동 신호 DCG1를 전송하는 더미 트랜스퍼 트랜지스터 DQ1은 더미 메모리 셀 DC1과 인접한 선택 게이트 트랜지스터 S1과 충분히 이격되어 있도록 배치되고, 더미 워드 라인 DWL2에 구동 신호 DCG2를 전송하는 더미 트랜스퍼 트랜지스터 DQ2는 더미 메모리 셀 DC2와 인접한 선택 게이트 트랜지스터 S2와 충분히 이격되어 있도록 배치된다.
이러한 트랜스퍼 트랜지스터들의 배치를 좀 더 상세히 설명하면, 도 3에 도시되어 있는 바와 같이 구동 신호 DCG2를 더미 워드 라인 DWL2에 전송하는 더미 트랜스퍼 트랜지스터 DQ2, 구동 신호 DCG1를 더미 워드 라인 DWL1에 전송하는 더미 트랜스퍼 트랜지스터 DQ1, 선택 게이트 구동 신호 SG2를 선택 게이트 라인 GSL에 전송하는 트랜스퍼 트랜지스터 ST2, 선택 게이트 구동 신호 SG1을 선택 게이트 라인 SSL에 전송하는 트랜스퍼 트랜지스터 ST1, 워드 라인 구동 신호를 워드 라인 WL0~WL31에 전송하는 트랜스퍼 트랜지스터 Q0~Q31의 순서로 배열될 수 있다. 이때, 더미 트랜스퍼 트랜지스터 DQ1과 트랜스퍼 트랜지스터 ST2와의 소자 분리 영역의 폭과 트랜스퍼 트랜지스터 ST1과 트랜스퍼 트랜지스터 Q0와의 소자 분리 영역의 폭에 해당하는 d1은 더미 트랜스퍼 트랜지스터 DQ2와 DQ1 사이의 소자 분리 영역의 폭에 해당하는 d2(워드 라인 구동 신호를 워드 라인에 전송하는 트랜스퍼 트랜지스터 Q와 가장 인접한 영역의 폭)와 비교하여 상대적으로 그 폭이 넓다.
또한, 트랜스퍼 트랜지스터들의 배치는, 도 4에 도시되어 있는 바와 같이 선택 게이트 구동 신호 SG2를 선택 게이트 라인 GSL에 전송하는 트랜스퍼 트랜지스터 ST2, 선택 게이트 구동 신호 SG1을 선택 게이트 라인 SSL에 전송하는 트랜스퍼 트랜지스터 ST1에 전송하는 트랜스퍼 트랜지스터 ST1, 구동 신호 DCG2를 더미 워드 라인 DWL2에 전송하는 더미 트랜스퍼 트랜지스터 DQ2, 구동 신호 DCG1를 더미 워드 라인 DWL1에 전송하는 더미 트랜스퍼 트랜지스터 DQ1, 워드 라인 구동 신호 CG0~CG31를 워드 라인 WL0~WL31에 전송하는 트랜스퍼 트랜지스터 Q0~Q31의 순서로 배열될 수 있다. 이때, 트랜스퍼 트랜지스터 ST1와 더미 트랜스퍼 트랜지스터 DQ2 사이의 소자 분리 영역의 폭에 해당하는 d3은 더미 트랜스퍼 트랜지스터 DQ2와 DQ1 사이의 소자 분이 영역의 폭, 더미 트랜스퍼 트랜지스터 DQ1과 트랜스퍼 트랜지스터 Q0 사이의 소자 분리 영역의 폭에 해당하는 d2와 비교하여 상대적으로 그 폭이 동일하거나 넓고, 도 3의 d1과 비교해서는 상대적으로 그 폭이 좁다.
상술한 바와 같은 트랜스퍼 트랜지스터들의 배치는 도 3에 도시한 바와 같이 트랜스퍼 트랜지스터 ST2, ST1 앞부분에 더미 트랜스퍼 트랜지스터 DQ2, DQ1을 배치하거나, 도 4에 도시한 바와 같이 트랜스퍼 트랜지스터 ST2, ST1과 트랜스퍼 트랜지스터 Q0~Q31 사이의 더미 트랜스퍼 트랜지스터 DQ2, DQ1을 배치함으로써 각각 의 트랜스퍼 트랜지스터들의 게이트 라인을 분리할 수 있어 신뢰성을 향상시킬 수 있다.
또한, 도 4에 도시한 바와 같이 트랜스퍼 트랜지스터 ST2, ST1과 트랜스퍼 트랜지스터 Q0~Q31 사이에 더미 트랜스퍼 트랜지스터 DQ2, DQ1을 배치한 경우에, 더미 트랜스퍼 트랜지스터 DQ2, DQ1은 트랜스퍼 트랜지스터 ST2, ST1과 트랜스퍼 트랜지스터 Q0~Q31 사이에서 버퍼 효과를 가질 수 있다. 또한, 도 3의 경우 더미 트랜스퍼 트랜지스터 DQ1과 트랜스퍼 트랜지스터 ST2, 트랜스퍼 트랜지스터 ST1과, 트랜스퍼 트랜지스터 Q0 사이의 소자 분리 영역의 폭이 각각 d1인데 반해, 도 4의 경우 ST1과 DQ2의 소자 분리 영역의 폭은 d3이고, DQ1과 Q0 사이의 소자 분리 영역의 폭은 d2로서, d1과 비교하여 d2와 d3는 상대적으로 좁은 폭에 해당되므로, 더미 트랜스퍼 트랜지스터의 추가로 인한 점유 면적이 증가되는 것을 최소화할 수 있다.
또한, 도 3 및 도 4에는 트랜스퍼 트랜지스터부(3)의 각 워드 라인측 단자로부터, 텅스텐 배선에 의해 메모리 셀측으로 배선이 인출되는 패턴이 도시되어 있다. 도 3 및 도 4에 도시한 바와 같이, 워드 라인의 어드레스와 동일한 배열이 되도록 텅스텐 배선으로 인출된 곳에서 메모리 셀 어레이 중의 워드 라인을 형성하는 폴리실리콘 배선 또는 폴리사이드 배선에 접속된다. 메모리 셀 어레이 중의 워드 라인의 피치는 디자인 룰이 가장 미세화되어 있기 때문에, 트랜스퍼 트랜지스터로부터의 인출 배선과 워드 라인의 배선과의 접속을 쉽게 하기 위해서는 배열을 일치시킬 필요가 있다. 또한, 이 인출 배선은 메모리 셀의 제어 게이트인 워드 라인 배선층(이 경우, 폴리실리콘 배선 또는 폴리사이드 배선)에 가급적 가까운 금속 배선 층만에서 워드 라인으로 인출하는 것이 바람직하다. 왜냐하면, 다른 금속 배선으로의 연결 교환이 증가하면, 불휘발성 메모리의 제어 게이트인 워드 라인이 부유 상태로 비아 컨택트 프로세스를 경과하게 되어, 메모리 셀에 불필요한 프로세스 손상을 입힐 가능성이 있기 때문이다. 따라서, 다수개의 트랜스퍼 트랜지스터로부터 워드 라인으로의 인출 배선이 교차하지 않고, 예를 들면 도 3 및 도 4에 도시한 바와 같은 인출 방법으로, 상술한 어드레스 할당을 실현하는 것이 바람직하다.
상기한 바와 같이 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각각의 워드 라인으로의 인출 배선을 메모리 셀 어레이 중의 워드 라인과 동일한 배열이 되도록 인출하고, 인출 배선의 배열과 메모리 셀 어레이 중의 워드 라인의 배열을 동일하게 하면, 디자인 룰이 가장 엄격한 워드 라인과 인출 배선의 접속을 용이하게 할 수 있다.
또한, 트랜스퍼 트랜지스터의 워드 라인측 단자로부터, 워드 라인에 이르기까지의 인출 배선을 워드 라인을 형성하는 배선보다 하나 상층의 금속 배선만으로 레이아웃하면, 금속 배선의 연결 교환을 없앨 수 있어서, 워드 라인, 즉 불휘발성 메모리의 제어 게이트로의 불필요한 프로세스 손상을 경감시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 상술한 바와 같이 트랜스퍼 트랜지스터부에 더미 트랜스퍼 트랜지스터를 포함함으로써, 트랜스퍼 트랜지스터간의 거리를 확대할 필요없이 누설 전류의 발생을 방지할 수 있다.
계속해서, 도 2, 4 및 5를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 워드 라인 구동 신호 CG0에 대응하는 워드 라인 WL0가 선택된 경우 의 바이어스 조건을 설명한다. 도 5는 일 예로서 도 4에 도시한 트랜스퍼 트랜지스터부의 트랜스퍼 트랜지스터들 사이의 전위차를 설명하기 위해 도시한 평면도이다.
도 2, 4 및 5에 도시한 바와 같이, 메모리 셀 MC0가 선택 셀인 경우, 워드 라인 WL0가 선택 워드 라인이 된다. 그 밖의 메모리 셀, MC1~MC31은 전부 비선택 셀이 된다.
메모리 셀에 데이터를 프로그램 하는 경우, 우선 비트 라인에 프로그램 데이터를 전송한다. NAND형 플래쉬 메모리에서는 1개의 워드 라인으로 선택되는 메모리 셀에 대하여 일괄적으로 프로그램 동작을 행함으로써 프로그램 속도를 고속화하고 있으며, 동시에 프로그램 하는 단위, 예를 들면 512 바이트분의 데이터 래치를 갖고 있다. 이들 데이터 래치로부터, '1' 프로그램 셀에는 비트 라인 BL에 전원 전압 Vdd가 전송되고, '0' 프로그램 셀에는 비트 라인 BL에 접지 전위(0V)가 전송된다. 또한, 프로그램을 행하는 워드 라인을 갖는 선택 블록에 있어서는 로우 디코더용 구동 전압 VRDEC이 인가되면, 트랜스퍼 트랜지스터부(3)의 게이트(5)에도 이 로우 디코더용 구동 전압 VRDEC 이상의 전압, 예를 들어 약 30V가 인가된다.
이에 따라, 선택 NAND 셀에 있어서는 선택 게이트 트랜지스터 S1의 게이트에 전원 전압 Vdd가 인가되고, NAND 셀(4a)내의 채널이 비트 라인 BL로부터 프리차지된다.
다음으로, 선택 워드 라인과 인접한 비선택 워드 라인을 제외한 비선택 워드 라인 및 더미 워드 라인 DWL1, DWL2에 예를 들어 약 10V 정도의 전위 VPASS를 인가한다.
다음으로, 선택 워드 라인 WL0에 30V 정도의 프로그램 전압 VPGM을 인가하여, 선택 메모리 셀 MC0를 프로그램 행하여 지게 된다.
로우 디코더에서는 상술한 바와 같은 워드 라인 전압과 더미 워드 라인 전압을 선택적으로 전송하게 되는데, 이러한 로우 디코더 내의 트랜스퍼 트랜지스터부의 트랜스퍼 트랜지스터들간의 전위차는 도 5에 도시한 바와 같이, 트랜스퍼 트랜지스터 ST1과 더미 트랜스퍼 트랜지스터 DQ1 사이의 전위차는 예를 들어 8.8V, 더미 트랜스퍼 트랜지스터 DQ1과 Q1 사이의 전위차는 예를 들어 약 20V가 됨으로써, 트랜스퍼 트랜지스터 ST1과 트랜스퍼 트랜지스터 Q1 사이에 더미 트랜스퍼 트랜지스터가 배치되지 않는 경우와 비교하여, 그 전위차 값이 상당히 감소됨을 알 수 있다. 따라서, ST1과 트랜스퍼 트랜지스터 Q1 사이의 전위차로 인한 누설 전류의 발생을 방지할 수 있어 신뢰성이 향상되게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 명세서에서 사용된 용어 및 표현들은 서술의 목적으로 사용된 것일 뿐 어떠한 제한을 가지는 것은 아니며, 이와 같은 용어 및 표현의 사용은 도시되고 기술된 구성 요소 또는 그 일부분들의 등가물을 배제하고자 하는 것이 아니며, 청구된 발명의 범주 안에서 다양한 변형이 가능함은 물론이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같은 본 발명의 실시예들에 따른 반도체 메모리 소자는 로우 디코더 내에 더미 트랜스퍼 트랜지스터를 포함하는 트랜스퍼 트랜지스터 배치를 가짐 으로써 누설 전류의 발생과 그 점유 면적을 줄일 수 있어 제품의 품질 경쟁력을 높일 수 있다.

Claims (18)

  1. 다수개의 블록 각각에 다수개의 메모리 셀, 더미 메모리 셀과, 선택 게이트 트랜지스터를 구비하는 메모리 셀 어레이;
    상기 블록을 선택하는 블록 선택 회로;
    상기 블록 내의 다수개의 워드 라인으로 인가 전압이 입력되는 다수개의 워드 라인 구동 신호 라인; 및
    각각의 전류 통로가 상기 워드 라인 구동 신호 라인과 상기 블록 내의 워드 라인과의 사이에 접속되며, 상기 블록 선택 회로의 출력에 의해 제어되는 다수개의 트랜스퍼 트랜지스터를 포함하고,
    상기 다수개의 트랜스퍼 트랜지스터는 각각 워드 라인 구동 신호, 더미 워드 라인 구동 신호와 선택 게이트 구동 신호를 전송하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 더미 메모리 셀은 상기 다수개의 메모리 셀의 한쪽 끝과 상기 선택 게이트 트랜지스터 사이에 삽입되며, 데이터의 저장을 위한 사용이 배제되는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터와 인접하여 배치되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 다수개의 트랜스퍼 트랜지스터는 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 및 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 다수개의 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭은 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭 이하의 폭을 갖는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선은 상기 메모리 셀 어레이 중의 상기 워드 라인과 동일한 배열이 되도록 인출되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선을 상기 워드 라인을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 블록 선택 회로는 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코더부와, 상기 디코더부로부터 출력되는 디코드 신호가 공급 되는 부스터부를 포함하는 반도체 메모리 장치.
  11. 다수개의 블록 각각에 다수개의 메모리 셀, 상기 메모리 셀에 직렬적으로 연결되는 선택 게이트 트랜지스터, 한쪽 끝은 상기 메모리 셀과 상기 선택 게이트 트랜지스터 사이에 삽입되며, 데이터의 사용이 배제되는 더미 메모리 셀을 구비하는 메모리 셀 어레이;
    상기 블록을 선택하는 블록 선택 회로;
    상기 블록 내의 다수개의 워드 라인으로 인가 전압이 입력되는 다수개의 워드 라인 구동 신호 라인; 및
    각각의 전류 통로가 상기 워드 라인 구동 신호 라인과 상기 블록 내의 워드 라인과의 사이에 접속되며, 상기 블록 선택 회로의 출력에 의해 제어되는 다수개의 트랜스퍼 트랜지스터를 포함하고,
    상기 다수개의 트랜스퍼 트랜지스터는 각각 워드 라인 구동 신호, 더미 워드 라인 구동 신호와 선택 게이트 구동 신호를 전송하며, 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터와 인접하여 배치되는 반도체 메모리 장치.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 다수개의 트랜스퍼 트랜지스터는 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 및 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치되는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 다수개의 트랜스퍼 트랜지스터는 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 더미 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터, 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터의 순서로 배치되는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭은 상기 더미 워드 라인 구동 신호를 전송하는 트랜스퍼 트랜지스터와 상기 선택 게이트 구동 신호를 전송하는 트랜스퍼 트랜지스터 사이의 소자 분리 영역의 폭 이하의 폭을 갖는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선은 상기 메모리 셀 어레이 중의 상기 워드 라인과 동일한 배열이 되도록 인출되는 반도체 메모리 장치.
  17. 제 11항에 있어서,
    상기 블록 내의 다수개의 트랜스퍼 트랜지스터의 워드 라인측 단자로부터 각 워드 라인으로의 인출 배선을 상기 워드 라인을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 메모리 장치.
  18. 제 11 항에 있어서,
    상기 블록 선택 회로는 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코더부와, 상기 디코더부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함하는 반도체 메모리 장치.
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