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HINTERGRUND
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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf Flash-Speicherbauelemente und weiter insbesondere
auf ein Flash-Speicherbaulelement
vom NAND-Typ, konfiguriert, um eine Programmierstörung an
Speicherzellen benachbart zu Drain- und Source-Auswahltransistoren
zu verhindern, und um Programmiergeschwindigkeiten für Speicherzellen zu
verbessern.
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Flash-Speicher,
die als Typen von nicht-volatilen Speicherbauelementen bekannt sind,
die in der Lage sind, Daten auch dann zu halten, wenn darin die
Energiezufuhr unterbrochen wird, werden als Bauelemente bezeichnet,
die ohne Auffrischfunktionen betreibbar sind. In Flash-Speichern
bezieht sich „Programmieren" auf eine Operation
zum Schreiben von Daten in Speicherzellen. „Löschen" bezieht sich auf eine Operation zum
Eliminieren von Daten aus Speicherzellen. Derartige Flash-Speicher
werden grob in NOR- und NAND-Typen klassifiziert, in Übereinstimmung
mit den Zellstrukturen und Betriebsbedingungen. Ein Flash-Speicher
vom NOR-Typ, in welchem die Sources von Speicherzellentransistoren mit
einer Erdspannung gekoppelt sind, kann Löschdaten für Speicherzellen mit Direktzugriffen
programmieren und kann in Anwendungen verwendet werden, die für hohe Verarbeitungsgeschwindigkeiten notwendig
sind. Ein Flash-Speicher vom NAND-Typ ist mit einer Vielzahl von
Speicherzellentransistoren konfiguriert, die in Serie gekoppelt
sind, um eine Zellenkette zu bilden, die zwischen einem Drain-Auswahltransistor
und einem Source-Auswahltransistor verbunden
ist, welche für
ein hochdichtes Datenspeichern verwendet werden kann.
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1 zeigt ein herkömmliches Flash-Speicherbauelement
vom NAND-Typ.
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Gemäß 1 ist die Anzahl von Speicherzellen
MC0 ~ MC31 in Serie zwischen einem Drain-Auswahltransistor DST und
einem Source-Auswahltransistor
SST gekoppelt. Typische Entwürfe
beinhalten 16, 32 oder 64 Speicherzellen unter Berücksichtigung
der Bauelementtopologie und -dichte.
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In 1 sind eine Mehrzahl von
Zellenketten vorhanden, von denen jede aus 32 Speicherzellen aufgebaut
ist. Speicherzellen (z. B. MC0), die durch eine einzige Wortleitung
(z. B. WL0) gesteuert werden, bilden eine Seite, d. h. eine Gruppe
von Speicherzellen. 1 zeigt
beispielsweise 32 Seiten.
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Das
Flash-Speicherbauelement vom NAND-Typ gemäß 1 ist jedoch empfindlich gegenüber Programmierstörungen,
die aus Speicherzellen MC0 herrühren,
welche mit der ersten Wortleitung WL0 benachbart zu der Source-Auswahlleitung SSL
und einer nicht ausgewählten
Bit-Leitung (z. B. BL0) gekoppelt sind, und gegenüber Programmierstörungen von
Speicherzellen MC31, die mit der letzten Wortleitung benachbart
zu der Drain-Auswahlleitung DSL und der nicht ausgewählten Bit-Leitung BL0
gekoppelt sind. Diese Programmierstörungen treten auf, da Kanäle des Source-Auswahltransistors SST,
des Drain-Auswahltransistors
DST und der Speicherzellen MC0 ~ MC31 auf 0V, 1 V bzw. etwa 8V verstärkt werden,
wenn eine Erdspannung 0V, eine Energiequellenspannung VCC und eine
Programmierverhinderungsspannung Vpass an die Source-Auswahlleitung
SSL, die Drain-Auswahlleitung DSL bzw. die restlichen Wortleitungen
WL1 ~ WL31 angelegt werden.
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Detaillierter
gesprochen wird ein laterales elektrisches Feld in starker Form
zwischen dem Source-Auswahltransistor SST und der Speicherzelle
MC0 aufgrund des Unterschieds der Kanalspannungen zwischen dem Source-Auswahltransistor SST
und der Speicherzelle MC0, d. h. zwischen 0V und 8V, gebildet. Es
wird auch ein laterales elektrisches Feld zwischen dem Drain-Auswahltransistor DST
und der Speicherzelle MC31 aufgrund des Unterschieds der Kanalspannungen
zwischen dem Drain-Auswahltransistor DST und der Speicherzelle MC31
gebildet, d. h. zwischen 1V und 8V. Wenn derartige Spannungs differenzen
starke elektrische Felder lateral verursachen, dann werden Elektronen,
die an Grenzen zwischen einer Gate-Oxid-Schicht und dem Source-Auswahltransistor
SST und einem Siliziumsubstrat Si-Sub erzeugt werden, sich in Richtung auf
die Speicherzelle MC0 entlang der Oberfläche des Siliziumsubstrats Si-Sub
bewegen, was zu heißen
Elektronen führt.
Diese erzeugten heißen
Elektronen bewegen sich in einer lateralen Richtung und fließen in Floating-Gates der Speicherzellen
MC0 und MC31, die Speicherzellen MC0 und MC31 programmierend.
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Unterdessen
sind die Programmiergeschwindigkeiten für die Speicherzellen MC0 und MC31,
gekoppelt mit einer ausgewählten
Bit-Leitung BL1 und der ersten und letzten Wortleitung WL0 und WL31,
langsamer als jene für
andere Speicherzellen MC1 ~ MC30. Der Grund für die langsameren Programmiergeschwindigkeiten
liegt darin, dass Threshold-Spannungen Vt der Speicherzellen MC0
und MC31, gekoppelt mit der ersten und letzten Wortleitung WL0 und
WL31 und der ausgewählten
Bit-Leitung BL1, niedriger sind als die Threshold-Spannungen der Speicherzellen
MC1 ~ MC30, gekoppelt mit dem Rest der Wortleitungen WL1 ~ WL30,
so dass Spannungsdifferenzen zwischen der Source-Auswahlleitung SSL und der ersten Wortleitung
WL0 und zwischen der Drain-Auswahlleitung
DSL und der letzten Wortleitung WL31 vorliegen.
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Mit
anderen Worten werden die Speicherzellen MC0 und MC31 durch elektrische
Potentiale des Source-Auswahltransistors SST und des Drain-Auswahltransistors
DST beeinflusst, so dass die Threshold-Spannungen der Speicherzellen
MC0 und MC31 niedriger werden als jene der anderen Speicherzellen
MC1 ~ MC30. Als ein Ergebnis weisen die Speicherzellen MC0 und MC31
niedrigere Programmiergeschwindigkeiten auf als die anderen Speicherzellen
MC1 ~ MC30.
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2 ist ein grafisches Diagramm,
welches eine Wortleitung mit Programmierstörung durch heiße Elektronen
in dem Flash-Speicherbauelement vom NAND-Typ gemäß 1 darstellt, die Relation zwischen der
Speicherzelle MC0, MC31 und der Programmierverhinderungsspannung
Vpass illustrierend.
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Gemäß 2 weisen die Speicherzellen MC0
bzw. MC31, gekoppelt an die erste bzw. letzte Wortleitung WL0 bzw.
WL31, andere Threshold-Spannungen
Vt auf, als die der anderen Speicherzellen MC1 ~ MC30, die jeweils
an die restlichen Wortleitungen WL1 ~ WL30 gekoppelt sind. Dies rührt von
der Programmierstörung
durch die zuvor erwähnten
heißen
Elektronen her.
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3 ist ein grafisches Diagramm,
welches Verteilungsprofile von Threshold-Spannungen Vt der Speicherzellen
MC0 ~ MC31 darstellt, während
eine Programmieroperation mit der gleichen Spannung mit den Wortleitungen
WL0 ~ WL31 der Speicherzellen MC0 ~ MC31, gekoppelt mit der ausgewählten Bit-Leitung
BL1, ausgeführt
wird. Hier führen
die niedrigeren Threshold-Spannungen
zu langsameren Programmiergeschwindigkeiten.
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Wie
in 3 dargestellt ist,
kann erkannt werden, dass die Programmiergeschwindigkeit langsamer
wird aufgrund der niedrigeren Threshold-Spannungen der Speicherzellen MC0 und MC31,
gekoppelt mit der ersten bzw. letzten Wortleitung WL0 bzw. WL31,
im Vergleich zu jener der anderen Speicherzellen WL1 ~ WL30.
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Der
Effekt einer Programmierstörung
gemäß 2 und die Verschlechterung
einer Programmiergeschwindigkeit gemäß 3 wird schwerwiegender, wenn eine Speicherzelle
kleiner wird. Und eine Multiniveauzelle ist gegenüber den
zuvor erwähnten Schwierigkeiten
angreifbarer als eine Einzelniveauzelle. Als ein Ergebnis kann eine
solche Programmierstörung
und Verschlechterung einer Programmiergeschwindigkeit die Leistungsfähigkeit
des Flash-Speicherbauelements vom NAND-Typ verschlechtern.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
vorliegende Erfindung richtet sich auf ein Flash-Speicherbauelement, konfiguriert, um
einen Effekt einer Programmstörung
bei Speicherzellen benachbart zu Drain- und Source-Auswahltransistoren in
einem deselektierten Zellenstrang zu verhindern.
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Die
vorliegende Erfindung richtet sich auch auf ein Flash-Speicherbauelement,
konfiguriert, um zu verhindern, dass Programmiergeschwindigkeiten an
Speicherzellen benachbart zu Drain- und Source-Auswahltransistoren in einem ausgewählten Zellenstrang
verschlechtert werden.
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Ein
Aspekt der vorliegenden Erfindung ist es, ein Flash-Speicherbauelement
zur Verfügung
zu stellen, welches aufweist: erste Auswahltransistoren, jeder mit
einer Mehrzahl von Bit-Leitungen gekoppelt; zweite Auswahltransistoren,
gekoppelt mit einer gemeinsamen Source-Leitung; und Mehrheiten von Speicherzellen,
jeweils zwischen den ersten und zweiten Auswahltransistoren gekoppelt
und jeweils mit den mehreren Wortleitungen gekoppelt. Die mehreren
Speicherzellen schließen
Dummy-Speicherzellen ein, gekoppelt zwischen Speicherzellen, die
mit einer ersten Wortleitung und den zweiten Auswahltransistoren
verbunden sind, wobei die Dummy-Speicherzellen ohne Programmieroperation
sind.
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In
dieser Ausführungsform
sind Speicherzellen, die mit der ersten Wortleitung und einer deselektierten
Bit-Leitung der mehreren Bit-Leitungen gekoppelt sind, frei von
einem Effekt einer Programmierstörung
durch eine Dummy-Speicherzelle.
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In
dieser Ausführungsform
werden die Dummy-Speicherzellen mit Dummy-Transistoren substituiert.
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In
dieser Ausführungsform
wird eine mit den Dummy-Transistoren gekoppelte Dummy-Wortleitung
mit einer Energiequellenspannung bei Programmier- und Leseoperationen
versorgt, und mit einer Erdspannung in einer Löschoperation versorgt.
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In
dieser Ausführungsform
wird eine mit den Dummy-Speicherzellen gekoppelte Dummy-Wortleitung
mit einer Spannung versorgt, die höher ist als ein doppeltes einer
Energiequellenspannung und niedriger als eine programmierverhindernde
Spannung, angelegt an die mehreren Wortleitungen.
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In
dieser Ausführungsform
wird eine Dummy-Wortleitung, gekoppelt mit den Dummy-Speicherzellen,
mit einer Programmierverhinderungsspannung versorgt, die in einer
Programmieroperation an die mehreren Wortleitungen angelegt wird.
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In
dieser Ausführungsform
wird eine Dummy-Wortleitung, gekoppelt mit den Dummy-Speicherzellen,
mit einer Erdspannung in einer Löschoperation
versorgt, und mit einer Lesespannung, angelegt an die mehreren Wortleitungen
in einer Leseoperation, versorgt.
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In
dieser Ausführungsform
werden die Dummy-Speicherzellen in der gleichen Größe gebildet, wie
die zu programmierenden Speicherzellen.
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In
dieser Ausführungsform
sind Speicherzellen, außer
den Dummy-Speicherzellen
der ersten und zweiten Gruppe unter den mehreren Speicherzellen,
Multiniveauzellen.
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In
einem weiteren Aspekt der vorliegenden Erfindung weist ein Flash-Speicherbauelement
auf: erste Auswahltransistoren, jeweils mit Mehrzahlen von Bit-Leitungen
gekoppelt; zweite Auswahltransistoren, gekoppelt mit einer gemeinsamen
Source-Leitung; und Mehrzahlen von Speicherzellen, jeweils zwischen
den ersten und zweiten Auswahltransistoren gekoppelt und jeweils
mit den mehreren Wortleitungen gekoppelt. Die mehreren Speicherzellen schließen Dummy-Speicherzellen
ein, gekoppelt zwischen Speicherzellen, die mit einer letzten Wortleitung
und den ersten Auswahltransistoren verbunden sind, wobei die Dummy-Speicherzellen
ohne eine Programmieroperation sind.
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In
dieser Ausführungsform
sind Threshold-Spannung der Speicherzellen, gekoppelt mit der letzten
Wortleitung und einer ausgewählten
Wortleitung der mehreren Bit-Leitungen, gleich den Threshold-Spannungen
der anderen Speicherzellen durch die Dummy-Speicherzelle.
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In
einem weiteren Aspekt der vorliegenden Erfindung enthält ein Flash-Speicherbauelement: erste
Auswahltransistoren, jeweils mit Mehrzahlen von Bit-Leitungen gekoppelt;
zweite Auswahltransistoren, gekoppelt mit einer gemeinsamen Source-Leitung;
und Mehrzahlen von Speicherzellen, jeweils zwischen den ersten und
zweiten Auswahltransistoren gekoppelt und jeweils mit den mehreren
Wortleitungen gekoppelt. Die mehreren Speicherzellen schließen Dummy-Speicherzellen
einer ersten Gruppe ein, gekoppelt zwischen Speicherzellen, die
mit einer ersten Wortleitung und den zweiten Auswahltransistoren
verbunden sind, wobei die Dummy-Speicherzellen der ersten Gruppe
ohne eine Programmieroperation sind, und die mehreren Speicherzellen schließen Dummy-Speicherzellen einer
zweiten Gruppe ein, gekoppelt zwischen Speicherzellen, die mit einer
letzten Wortleitung und den ersten Auswahltransistoren verbunden
sind, wobei die Dummy-Speicherzellen der zweiten Gruppe ohne eine
Programmieroperation sind.
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In
dieser Ausführungsform
sind Speicherzellen, gekoppelt mit den ersten und zweiten Wortleitungen,
und ist eine deselektierte Bit-Leitung der mehreren Bit-Leitungen
frei von einem Effekt einer Programmierstörung durch die Dummy-Speicherzellen der
ersten und zweiten Gruppen.
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In
diese Ausführungsform
werden die Dummy-Speicherzellen der ersten Gruppe mit Dummy-Transistoren
einer ersten Gruppe substituiert, und die Dummy-Speicherzellen der
zweiten Gruppe werden mit Dummy-Transistoren einer zweiten Gruppe
substituiert.
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In
dieser Ausführungsform
wird eine erste Dummy-Wortleitung, gekoppelt mit den Dummy-Transistoren
der ersten Gruppe, und eine zweite Dummy-Wortleitung, gekoppelt
mit den Dummy-Transistoren der zweiten Gruppe, mit einer Energiequellenspannung
bei Programmier- und Leseoperationen versorgt, und in einer Löschoperation
mit einer Erdspannung versorgt.
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In
dieser Ausführungsform
werden eine erste Dummy-Wortleitung, gekoppelt mit den Dummy-Transistoren
der ersten Gruppe, und eine zweite Dummy-Wortleitung, gekoppelt
mit den Dummy-Transistoren der zweiten Gruppe, mit einer Spannung
versorgt, die höher
ist als das Doppelte einer Energiequellenspannung und niedriger
ist als eine Programmierverhinderungsspannung, die an die mehreren
Wortleitungen während
einer Programmieroperation angelegt wird.
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In
dieser Ausführungsform
werden eine erste Dummy-Wortleitung, gekoppelt mit den Dummy-Transistoren
der ersten Gruppe, und eine zweite Dummy-Wortleitung, gekoppelt
mit den Dummy-Transistoren der zweiten Gruppe, mit einer Programmierverhinderungsspannung
versorgt, die an die mehreren Wortleitungen in einer Programmieroperation
angelegt wird.
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In
dieser Ausführungsform
wird eine erste Dummy-Wortleitung, gekoppelt mit den Dummy-Transistoren
der ersten Gruppe, und eine zweite Dummy-Wortleitung, gekoppelt
mit den Dummy-Transistoren der zweiten Gruppe, mit einer Erdspannung
in einer Löschoperation
versorgt und mit einer Lesespannung versorgt, die an die mehreren Wortleitungen
an einer Leseoperation angelegt wird.
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In
dieser Ausführungsform
werden die Dummy-Speicherzellen der ersten und zweiten Gruppen in
der gleichen Größe wie die
Speicherzellen gebildet, die zu programmieren sind.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
begleitenden Zeichnungen sind mitaufgenommen, um ein weiteres Verständnis der
Erfindung zur Verfügung
zu stellen, und werden in die Beschreibung aufgenommen und bilden
einen Teil dieser Beschreibung. Die Zeichnungen illustrieren beispielhafte
Ausführungsformen
der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu,
Prinzipien der vorliegenden Erfindung zu erklären. In den Zeichnungen:
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1 ist
ein Diagramm, welches ein herkömmliches
Flash-Speicherbauelement
vom NAND-Typ darstellt;
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2 ist
eine graphisches Diagramm, welches eine Wortleitung darstellt, wobei
eine Programmierstörung
in dem Flash-Speicherbauelement der 1 vom NAND-Typ
auftritt;
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3 ist
ein graphisches Diagramm, welches eine Wortleitung mit langsamerer
Programmiergeschwindigkeit in dem Flash-Speicherbauelement vom NAND-Typ
darstellt;
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4A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung darstellt;
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4B ist
ein Diagramm, welches einer Struktur eines deselektierten Zellenstrangs
gemäß 4A darstellt;
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4C ist
eine Tabelle, welche Zustände
bei Programmier-, Lese- und
Löschspannungen
gemäß 4A darstellt;
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4D ist
ein Diagramm, welches eine Bewegungsrichtung in der deselektierten
Zellenkette gemäß 4A darstellt;
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5A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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5B ist
ein Diagramm, welches eine Struktur einer deselektierten Zellenkette
gemäß 5A darstellt;
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5C ist
eine Tabelle, die Zustände
bei Programmier-, Lese- und Löschspannungen
gemäß 5A darstellt;
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6A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit noch einer weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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6B ist
ein Diagramm, welches eine Struktur einer deselektierten Zellenkette
gemäß 6A darstellt;
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7A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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7B ist
ein Diagramm, welches eine Struktur einer deselektierten Zellenkette
gemäß 7A darstellt;
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8A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit noch einer weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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8B ist
ein Diagramm, welches eine Struktur einer ausgewählten Zellenkette gemäß 8A darstellt;
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8C ist
eine Tabelle, die Zustände
bei Programmier-, Lese- und Löschspannungen
in 8A darstellt;
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9A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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9B ist
ein Diagramm, welches eine Struktur einer ausgewählten Zellenkette gemäß 9A darstellt;
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10A ist ein Layout-Diagramm einer Zellenkette
eines Flash-Speicherbauelements
vom NAND-Typ einschließlich
Dummy-Speicherzellen;
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10B ist ein Querschnittsdiagramm durch A-A' der 10A;
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11A ist ein Layout-Diagramm einer Zellenkette
eines Flash-Speicherbauelements
vom NAND-Typ einschließlich
Dummy-Speicherzellen; und
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11B ist ein Querschnittsdiagramm durch A-A' der 11A.
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DETAILLIERTE
BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
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Ausführungsformen
der vorliegenden Erfindung werden unten detaillierter mit Bezug
auf die begleitenden Zeichnungen beschrieben. Die vorliegende Erfindung
kann jedoch in verschiedenen Formen verkörpert werden und sollte nicht
als auf die Ausführungsformen,
die hier ausgeführt
werden, beschränkt aufgefasst
werden. Vielmehr werden diese Ausführungsformen derart zur Verfügung gestellt,
dass diese Offenbarung gründlich
und vollständig
ist und den Bereich der Erfindung für die Fachleute in der Technik
vollständig
abdeckt. In der Beschreibung beziehen sich gleiche Bezugszeichen
auf gleiche Elemente.
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Im
Folgenden wird sie über
eine beispielhafte Ausführungsform
der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen
beschrieben.
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4A stellt
einen Speicherblock eines Flash-Speicherbauelements vom NAND-Typ
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung dar, eine Struktur zur Verfügung stellend,
um einen Effekt einer Programmstörung
bei Speicherzellen zu verhindern, die mit ersten Wortleitungen verbunden
sind.
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Gemäß 4A schließt das Flash-Speicherbauelement
vom NAND-Typ Mehrzahlen
von Zellenketten 10-1 ~ 10-n in einer Anzahl von
n (n ist eine positive ganze Zahl) ein, wobei jede Zellenkette 32 Speicherzellen
aufweist. Die durch eine Wortleitung (z.B. WL0) gesteuerten Speicherzellen
(beispielsweise MC0) bilden eine Einheitsseite, d.h. eine Gruppe von
Speicherzellen. Jede der Zellenketten 10-1 ~ 10-n schließt einen
Source-Auswahltransistor SST ein, gekoppelt mit einer gemeinsamen
Source-Leitung CSL, einen Drain-Auswahltransistor
DST, gekoppelt mit jeder der Begleitungen BL0 ~ BLn, einen Dummy-Speicherzelle
DMC und Speicherzellen MC0 ~ MC31, gekoppelt zwischen dem Source-Auswahltransistor
SST und dem Drain-Auswahltransistor DST, ein. Hier ist die Dummy-Speicherzelle
DMC zwischen dem Source-Auswahltransistor
und der Speicherzelle MC0 gekoppelt. Ein Gate des Drain-Auswahltransistors
DST ist mit einer Drain-Auswahlleitung DSL gekoppelt, und ein Gate
des Source-Auswahltransistors SST ist mit einer Source-Auswahlleitung SSL
gekoppelt. Steuergates der Speicherzellen MC0 ~ MC31 sind mit ersten
bis 31. Wortleitungen WL0 ~ WL31 gekoppelt, und ein Gate der Dummy-Speicherzelle DMC
ist mit einer Dummy-Wortleitung DWL gekoppelt. Die Dummy-Speicherzellen DMC
sind vorgesehen, um die Programmstörung bei den Speicherzellen
MC0, gekoppelt mit der ersten Wortleitung WL0, in einer deselektierten
Zellenkette (z.B. 10-1) zu verhindern.
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Während die
Gesamtzahl der Dummy-Speicherzellen DMC und der Speicherzellen MC0
~ MC31, welche zwischen dem Source-Auswahltransistor SST und dem
Drain-Auswahltransistor DST in Serie gekoppelt sind, 33 beträgt, wie
in 4A dargestellt ist, sollte anerkannt werden, dass
die Anzahl der Speicherzellen variieren kann.
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4B zeigt
eine an jede Leitung der deselektierten Zellenkette 10-1 in
einer Programmieroperation angelegte Spannung.
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Wie
in 4B dargestellt ist, wird die deselektierte Zellenkette 10-1 mit
einer Energiequellenspannung VCC durch die deselektierte Bit-Leitung BL0
versorgt, um zu verhindern, dass die Speicherzellen MC0 ~ MC31 derselben
während
der Programmieroperation programmiert werden. In der Programmieroperation
wird eine Programmierspannung an eine Wortleitung (z.B. WL2) angelegt,
gekoppelt an eine zu programmierende Speicherzelle, während eine
Programmierverhinderungsspannung Vpass an die restlichen Wortleitungen
(z.B. WL0, WL1 und WL3 ~ WL31) angelegt wird. Die Dummy-Wortleitung DWL
wird mit der Programmierverhinderungsspannung Vpass versorgt. In
alternativen Ausführungsformen
wird die Dummy-Wortleitung DWL mit einer anderen Programmierverhinderungsspannung
Vpass2 höher
als das Doppelte der Spannung VCC, jedoch niedriger als Vpass, versorgt.
Die Source-Auswahlleitung SSL wird mit einer Erdspannung 0V versorgt, die
Drain-Auswahlleitung DSL wird mit der Energiequellenspannung VCC
versorgt, und die gemeinsame Source-Leitung CSL wird mit der Energiequellenspannung
VCC versorgt.
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4C zeigt
Zustände
von Programmier-, Lese- und Löschspannungen,
angelegt an die Leitungen in 4A.
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Gemäß 4C wird
während
der Programmieroperation die Dummy-Wortleitung DWL mit der Programmierverhinderungsspannung
Vpass oder der Programmierverhinderungsspannung Vpass2 versorgt.
In der Leseoperation wird die Dummy-Wortleitung DWL mit einer Lesespannung
Vread versorgt, welche an die deselektierte Wortleitung angelegt wird.
In der Löschoperation
wird die Dummy-Wortleitung DWL mit der Erdspannung von 0V versorgt.
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Im
Folgenden wird der Mechanismus des Verhinderns der Programmstörung bei
den Speicherzellen MC0 durch die Dummy-Speicherzellen DMC in der
deselektierten Zellenkette 20-1 gemäß 4C mit
Bezug auf die 4D beschrieben.
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Gemäß 4D tritt
ein Leckstrom durch Erzeugung von Elektronenlochpaaren (EHP) an
der Grenzfläche
zwischen einer Gate-Oxidschicht und einem Siliziumsubstrat Si-Sub
in dem Source-Auswahltransistor SST auf. Die dadurch erzeugten Löcher fließen in das
Siliziumsubstrat Si-Sub, während sich
die Elektronen in Richtung auf die Speicherzelle MC0 entlang der
Oberfläche
des Siliziumsubstrats Si-Sub bewegen. Währenddessen migrieren die Elektronen
zu der Speicherzelle MC0 und treten durch die Dummy-Speicherzelle
DMC der Dummy-Wortleitung DWL hindurch. Die Dummy-Speicherzelle
DMC funktioniert, um die Elektronen zu transferieren, die durch
die Programmieroperation nicht programmiert werden. Wie in 4D dargestellt
ist, trägt
die Dummy-Speicherzelle
DMC dazu bei, die Migrationsreichweiten der Elektronen in Richtung
auf die Speicherzelle MC0 zu vergrößern. Während die Elektronen in Richtung
auf die Speicherzelle MC0 transferiert werden, wird somit die Energie
der Elektronen schwächer,
was die Wahrscheinlichkeit reduziert, dass diese Elektronen zu heißen Elektronen
werden. Die Elektronen mit der schwächeren Energie können nicht
in das Floating-Gate FG der Speicherzelle MC0 fließen, obwohl
sie um die Speicherzelle MC0 herum gestreut werden, da die Energie
der Elektronen nicht genug Energie aufweist, um sich längsseits
zu bewegen. Als ein Ergebnis tritt an der Speicherzelle MC0 keine
Programmstörung
auf.
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Als
nächstes
wird der Fall des Anordnens eines Dummy-Transistors auf der Dummy-Wortleitung anstelle
der Dummy-Speicherzelle mit Bezug auf die 5A und 5C beschrieben.
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5A ist
ein Diagramm, welches ein Flash-Speicherbauelement vom NAND-Typ
in Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung illustriert, konfiguriert, um die Programmierstörung der
Speicherzellen, gekoppelt mit der ersten Wortleitung WL0, zu verhindern.
Die Eigenschaft der 5A unterscheidet sich von der der 4A darin,
dass die Dummy-Wortleitung DWL einen Dummy-Transistor DTR anstelle
der Dummy-Speicherzele
DMC aufweist. In einer Ausführungsform
kann der DTR größer oder
kleiner als die DMC sein.
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5B zeigt
eine Spannung, die an die Leitungen in der deselektierten Zellenkette 20-1 angelegt
ist. Die Eigenschaft der 5B unterscheidet sich
von der der 4A darin, dass die Dummy-Wortleitung
DWL mit der Energiequellenspannung VCC in 5B versorgt
wird, während
die Dummy-Wortleitung DWL der 4B mit
der Programmierverhinderungsspannung Vpass oder Vpass2 versorgt
wird. Wenn die Energiequellenspannung VCC an die Dummy-Wortleitung DWL angelegt wird,
arbeitet der Dummy-Transistor DTR einfach als ein Durchlasstransistor.
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5C zeigt
Spannungen, die an die Leitungen in den Programmier-, Lese- und
Löschoperationen
für das
Flash-Speicherbauelement vom NAND-Typ in der 5A angelegt
werden.
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Gemäß 5C wird
die Dummy-Wortleitung DWL mit der Energiequellenspannung VCC in
den Lese- und Programmieroperationen versorgt. Die Dummy-Wortleitung
DWL wird in einem Floating-Zustand konditioniert.
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Im
Folgenden wird der Mechanismus des Verhinderns der Programmierstörung bei
den Speicherzellen MC0 durch die Dummy-Speicherzellen DMC in der
deselektierten Zellenkette 20-1 gemäß 5C beschrieben.
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Wie
in dem in 4D dargestellten Fall, tritt ein
Leckstrom durch Erzeugung eines Elektronenlochpaars (EHP) an der
Grenzfläche
zwischen einer Gate-Oxidschicht und einem Siliziumsubstrat Si-Sub in
dem Source-Auswahltransistor
SST auf. Die Elektronen bewegen sich in Richtung der Speicherzelle MC0
entlang der Oberfläche
des Siliziumsubstrats Si-Sub und treten durch den Dummy-Transistor
DTR hindurch. Der Dummy-Transistor DTR funktioniert, die Elektronen
zu transferieren. Währenddessen trägt der Dummy-Transistor DTR, der
zwischen dem Source-Auswahltransistor SST und der Speicherzelle
MC0 angeordnet ist, dazu bei, die Migrationsreichweiten der Elektronen
in Richtung der Speicherzelle MC0 zu verlängern. Während die Elektronen in Richtung
auf die Speicherzelle MC0 transferiert werden, wird somit die Energie
der Elektronen schwächer, was
die Wahrscheinlichkeit reduziert, dass diese Elektronen zu heißen Elektronen
werden. Die Elektronen mit der schwächeren Energie können nicht
in das Floating-Gate FG der Speicherzelle MC0 fließen, obwohl
sie um die Speicherzelle MC0 herum gestreut werden, da diese Elektronen
nicht genug Energie aufweisen, um sich in Längsrichtung zu bewegen. Als ein
Ergebnis tritt keine Programmierstörung an der Speicherzelle MC0
auf.
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6A illustriert
ein Flash-Speicherbauelement vom NAND-Typ in Übereinstimmung mit einer weiteren
Ausführungsform
der vorliegenden Erfindung, konfiguriert, um die Programmierstörung an Speicherzellen
zu verhindern, die mit den ersten und letzten Wortleitungen gekoppelt
sind.
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In 6A sind
zum Zwecke eines Verhinderns der Programmierstörung an den Speicherzellen
MC0 und MC31 eine erste Gruppe von Dummy-Speicherzellen DMC1 zwischen den Source-Auswahltransistoren
SST und den Speicherzellen MC0 angeordnet und eine zweite Gruppe
von Dummy-Speicherzellen
DMC2 ist zwischen den Drain-Auswahltransistoren DST und den Speicherzellen
MC31 angeordnet. Während
die Gesamtzahl der Speicherzellen MC0 ~ MC31 und der Dummy-Speicherzellen
DMC1 und DMC2 in einer Bit-Leitung 34 beträgt, sollte
anerkannt werden, dass hier die Gesamtzellenzahl variieren kann.
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6B illustriert
Spannungen, die an die Leitungen des deselektierten Zellenstrangs 30-1 gemäß 6A während der
Programmieroperation angelegt werden. Die Eigenschaft der 6B unterscheidet
sich von der der 4B darin, dass eine zweite Dummy-Speicherzelle
DMC2 zwischen dem Drain-Auswahltransistor
DST und der Speicherzelle MC31 angeordnet ist.
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Die
an die Leitungen während
der Programmier-, Lese- und Löschoperationen
in dem Flash-Speicherbauelement vom NAND-Typ gemäß 6A angelegten
Spannungen sind die gleichen, wie die Spannungsbedingungen, die
in 4C dargestellt sind.
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Wie
oben festgestellt, sind die Speicherzellen MC0 und MC31 der deselektierten
Zellenkette 40-1 gemäß 6B in
die Programmierstörung durch
den Effekt mit den Dummy-Speicherzellen DMC1 und DMC2, wie in 4D dargestellt,
nicht involviert. Der Mechanismus einer Erzeugung der Programmierstörung an
den Speicherzellen MC0 und MC31 kann leicht mit Bezug auf die 4D verstanden
werden, welche zuvor beschrieben wurde, so dass eine weitere Beschreibung
weggelassen wird.
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7A illustriert
ein Flash-Speicherbauelement vom NAND-Typ in Übereinstimmung mit einer weiteren
Ausführungsform
der vorliegenden Erfindung, welches konfiguriert ist, um die Programmierstörung bei
Speicherzellen zu verhindern, die mit den ersten und letzten Wortleitungen
gekoppelt sind.
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In 7A sind
zum Zwecke eines Verhinderns der Programmstörung bei den Speicherzellen MC0
und MC31 Dummy-Transistoren DTR1 zwischen den Source-Auswahltransistoren
SST und den Speicherzellen MC0 eingefügt, und es sind Dummy-Transistoren
DTR2 zwischen den Drain-Auswahltransistoren DST und den Speicherzellen
MC31 eingefügt.
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7B illustriert
Spannungen, die an Leitungen der deselektierten Zellenkette 40-1 gemäß 7A während der
Programmieroperation angelegt sind. Die Eigenschaft der 7B unterscheidet
sich von der der 5B in der Tatsache, dass das
weiterhin ein Dummy-Transistor DTR2 zwischen dem Drain-Auswahltransistor
DST und der Speicherzelle MC31 eingefügt ist.
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Die
an die Leitungen während
der Programmier-, Lese- und Löschoperationen
in dem Flash-Speicherbauelement vom NAND-Typ gemäß 7A angelegten
Spannungen sind die gleichen, wie die Spannungszustände, die
in 5C dargestellt sind.
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Wie
oben festgestellt, sind die Speicherzellen MC0 und MC31 deselektierten
Zellenkette 50-1 gemäß 7B in
die Programmstörung
durch den Effekt mit den Dummy-Transistoren DTR1 und DTR2, welche
wie Durchgangstransistoren wirken, wie durch die in 5C dargestellte
Ausführungsform
illustriert, nicht involviert. Der Mechanismus des Erzeugens der
Programmierstörung
an den Speicherzellen MC0 und MC31 kann leicht mit Bezug auf die Ausführungsform
verstanden werden, die in 5C dargestellt
ist, so dass eine weitere Beschreibung weggelassen wird.
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im
Folgenden wird eine Ausführungsform zum
Verbessern einer Programmiergeschwindigkeit einer Speicherzelle,
gekoppelt mit der ersten oder letzten Wortleitung, zum Verbessern
von Programmiergeschwindigkeiten von Speicherzellen, gekoppelt mit
der ersten und letzten Speicherzelle, beschrieben.
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8A illustriert
ein Flash-Speicherbauelement vom NAND-Typ in Übereinstimmung mit einer weiteren
Ausführungsform
der vorliegenden Erfindung, konfiguriert, um eine Programmiergeschwindigkeit
für eine
Speicherzelle zu verbessern, die mit der letzten Wortleitung gekoppelt
ist.
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In 8A sind
Dummy-Speicherzellen DMC zwischen den Drain-Auswahltransistoren DST und den Speicherzellen
MC31 eingefügt.
Die Dummy-Speicherzelle
DMC ist vorgesehen, um die Speicherzellen MC31, gekoppelt mit der
letzten Wortleitung WL31, daran zu hindern, mit niedrigeren Geschwindigkeiten
programmiert zu werden, als die der anderen Speicherzellen MC0 ~
MC30.
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8B illustriert
Spannungen, die an die Leitungen des ausgewählten Zellenstrangs 50-2 gemäß 8A während der
Programmieroperation angelegt werden.
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Wie
in 8B dargestellt ist, wird die Programmierdurchlassspannung
Vpass an die Dummy-Wortleitung DWL während der Programmieroperation
angelegt. Somit wird ein Kopplungsverhältnis der Speicherzelle MC31
auf einem konstanten Niveau gehalten, welches das gleiche ist, wie
jenes der anderen Speicherzellen MC0 ~ MC31. Da die Dummy-Speicherzelle
DMC an der Seite der Speicherzelle MC31 angeordnet ist, ist die
Speicherzelle MC31 mit anderen Worten nicht durch das Potential
des Drain-Auswahltransistors DST beeinflusst. Daher ist die Speicherzelle
MC31 konditioniert, um wie die anderen Speicherzellen MC0 ~ MC30
zu wirken. Als ein Ergebnis wird eine Threshold-Spannung Vt der
Speicherzelle MC31 angehoben, um mit jener der anderen Speicherzellen
MC0 ~ MC31 übereinzustimmen, was
die Speicherzelle MC31 identisch mit den anderen Speicherzellen
MC0 ~ MC30 bezüglich
Programmiergeschwindigkeit macht.
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8C zeigt
Zustände
von Spannungen, die an die Leitungen während der Programmier-, Lese- und
Löschoperationen
angelegt werden.
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Gemäß 8C wird
die Dummy-Wortleitung DWL mit der Programmierverhinderungsspannung Vpass
in der Programmieroperation versorgt, und mit der Lesespannung Vread
in der Leseoperation. Die Dummy-Wortleitung DWL wird in der Löschoperation mit
der Erdspannung von 0V versorgt.
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Wie
in der Tabelle der 8C dargestellt ist, wird die
Speicherzelle MC31 nicht durch das Potential des Drain-Auswahltransistors
DST beeinflusst, wenn die Dummy-Wortleitung DWL und die anderen Wortleitungen
mit einer Programmierlöschspannung von
0V versorgt werden. Daher ist die Speicherzelle MC31 konditioniert,
um wie die anderen Speicherzellen MC0 ~ MC30 zu wirken. Als ein
Ergebnis ist die Speicherzelle MC31 identisch mit den anderen Speicherzeilen
MC0 ~ MC30 bezüglich
Programmiergeschwindigkeit.
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9A illustriert
ein Flash-Speicherbauelement vom NAND-Typ in Übereinstimmung mit einer weiteren
Ausführungsform
der vorliegenden Erfindung, konfiguriert, um Programmiergeschwindigkeiten
für Speicherzellen,
gekoppelt mit den ersten und letzten Wortleitungen zu verbessern.
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In 9A werden
die Dummy-Speicherzellen DMC2 zwischen dem Drain-Auswahltransistor DST
und den Speicherzellen MC31 angeordnet, und die Dummy-Speicherzellen
DMC1 werden zwischen den Source-Auswahltransistoren
SST und den Speicherzellen MC31 angeordnet. Die Dummy-Speicherzelle
DMC wird zur Verfügung
gestellt, um zu verhindern, dass Pro grammiergeschwindigkeiten auf
unter jene der anderen Speicherzellen MC0 ~ MC30 reduziert werden.
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9B illustriert
Spannungen, die an die Leitungen der ausgewählten Zellenkette 60-2,
die in 9A dargestellt ist, während der
Programmieroperation angelegt werden.
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Wie
in 9B dargestellt ist, wird die Programmierdurchlassspannung
Vpass an die Dummy-Wortleitungen DWL1 und DWL2 während der Programmieroperation
angelegt. Somit wird ein Kopplungsverhältnis der Speicherzelle MC31
auf einem konstanten Niveau gehalten, welches das gleiche ist, wie
jenes der anderen Speicherzellen MC0 ~ MC31. Da die Dummy-Speicherzellen
DMC1 und DMC2 an den Seiten der Speicherzellen MC0 und MC31 angeordnet
sind, werden mit anderen Worten die Speicherzellen MC0 und MC31
nicht durch die Potentiale des Source-Auswahltransistors SSt und des
Drain-Auswahltransistors
DST beeinflusst. Somit sind die Speicherzellen MC0 und MC31 konditioniert, um
wie die anderen Speicherzellen MC1 ~ MC30 zu agieren. Als ein Ergebnis
werden die Threshold-Spannungen Vt der Speicherzellen MC0 und MC31
genauso angehoben, wie jene der anderen Speicherzellen MC1 MC31,
was die Speicherzellen MC0 und MC31 bezüglich Programmiergeschwindigkeit
identisch mit den anderen Speicherzellen MC1 ~ MC30 macht.
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Die
Spannungszustände
für die
Leitungen während
der Programmier-, Lese- und Löschoperationen
in dem Flash-Speicherbauelement vom NAND-Typ gemäß 9A sind
die gleichen wie jene, die in 8C dargestellt
sind.
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In 9A werden
die Speicherzellen MC0 und MC31 nicht durch die Potentiale des Source-Auswahltransistors
SST und des Drain-Auswahltransistors DST beeinflusst, wenn die Programmierlöschspannung
0V an die Dummy-Wortleitungen DWL1
und DWL2 während
der Löschoperation
angelegt wird. Daher sind die Speicherzellen MC0 und MC31 konditioniert,
um wie die anderen Speicherzellen MC1 ~ MC30 zu wirken. Als ein
Ergebnis weisen die Speicherzellen MC0 und MC31 die gleichen Löschgeschwindigkeiten
wie die anderen Speicherzellen MC1 ~ MC30 auf.
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10A illustriert eine Zellenkette eines Flash-Speicherbauelements
vom NAND-Typ, in welcher ein Dummy-Transistor zwischen dem Source-Auswahltransistor,
gekoppelt mit der Source-Auswahlleitung, und einer Speicherzelle,
gekoppelt mit der ersten Wortleitung, durch eine Dummy-Wortleitung
eingefügt
ist. 10B illustriert einen Querschnitt,
der entlang der Linie A-A' der 10A genommen ist.
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In
den 10A und 10B bezeichnen
die Bezugszeichen 1, 2, 3, 4, 5, 6, 7, 8 bzw. 9:
eine Tunneloxidschicht 1, ein Floating-Gate 2 (polykristalline Siliziumschicht),
eine Isolationsschicht 3, ein Steuer-Gate 4 (polykristalline
Siliziumschicht), eine Metall- oder Metallsilizidschicht 5,
eine Zwischenschichtisolationsschicht 6, eine aktive Region 7,
ein Floating-Gate 8 und eine Floating-Gate befreite Region 9 in
einer Isolationsschicht befreiten Region zwischen dem Floating-Gate
und dem Steuer-Gate.
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Als
erstes wird ein Isolationsprozess ausgeführt, um die aktive Region zu
bilden. Nach Abscheiden einer polykristallinen Silizium(im Folgenden
Polysilizium)Schicht, die für
die Tunneloxidschicht 1 und das Floating-Gate 2 zu
verwenden ist, wird die Polysiliziumschicht selektiv mittels eines
Fotolithographie- und Ätzprozesses
entfernt. Als nächstes
wird nach Abscheiden der Isolationsschicht 3 zum Isolieren
eines Raumes zwischen dem Floating-Gate 2 und dem Steuer-Gate 4 die
Isolationsschicht 3 des Dummy-Transistors DTR teilweise
oder ganz entfernt, sowie die Isolationsschicht 3 des Source-Auswahltransistors
SST (die Abschnitte, die in den 10A und 10B durch das Bezugszeichen 9 bezeichnet
sind). Während
hier dargestellt ist, dass die Isolationsschicht des Dummy-Transistors
DTR teilweise entfernt ist, kann die Isolationsschicht des Dummy-Transistors DTR auch
vollständig
entfernt sein. Nach Entfernen der Isolationsschicht 3 wird eine
Polysiliziumschicht, eine Metallsilizidschicht oder eine Metallschicht 5 auf
dem Steuer-Gate 4 abgeschieden. Nach Vervollständigen des
Abscheidungsprozesses wird ein Lithographie- und Ätzprozess
aufgenommen, um den gesamten Gate-Formationsprozess zu vervollständigen.
Nach Vervollständigung
des Gate-Formationsprozesses wird eine Zwischenschichtisolationsschicht 6 abgeschieden und
darin ein Kontakt für
die gemeinsame Source-Leitung CSL gebildet. Nach Bildung der Gates wird
ein nachfolgender Metallverbindungsprozess ausgeführt.
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11A illustriert eine Zellenkette eines Flash-Speicherbauelements
vom NAND-Typ, in welchem eine Dummy-Speicherzelle zwischen dem mit der
Source-Auswahlleitung gekoppelten Source-Auswahltransistor und einer
Speicherzelle, gekoppelt mit der ersten Wortleitung, durch eine
Dummy-Wortleitung, eingefügt
ist. 11B illustriert einen Querschnitt
entlang der Linie A-A' der 11A.
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In
den 11A und 11B schließt der Abschnitt,
wo die Isolationsschicht 3 entfernt ist, den Source-Auswahltransistor
SST in einem die Isolationsschicht 3 entfernenden Prozess
ein, welche das Floating-Gate 2 von dem Steuer-Gate 4 isoliert
(der Abschnitt, der durch das Bezugszeichen 9 in den 10 und 11 bezeichnet
ist). Die Dummy-Speicherzelle DMC, die dazu hinzugefügt ist,
wird in dem gleichen Prozess und der Struktur gebildet, wie die
Speicherzellen MC0 ~ MC31.
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In
einer Ausführungsform
weisen die Dummy-Speicherzellen DMC, DMC0 und DMC1 und die Dummy-Transistoren
DTR, DTR1 und DTR2 die gleiche Größe auf, wie die Speicherzellen
MC0 ~ MC31. In alternativen Ausführungsformen
weisen die Dummy-Speicherzellen DMC, DMC0 und DMC1 und die Dummy-Transistoren
DTR, DTR1 und DTR2 Größen auf,
die innerhalb von 30% der Größen der
Speicherzellen MC0 ~ MC31 variieren.
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Wie
zuvor erwähnt,
verwendet die vorliegende Erfindung die Dummy-Speicherzellen oder die Dummy-Transistoren,
um die Speicherzellen, gekoppelt mit den ersten und letzten Wortleitungen,
in der gleichen Umgebung mit den anderen Speicherzellen, gekoppelt
mit den anderen Wortleitungen, zu setzen. Die Dummy-Speicherzellen
und Transistoren werden durch die gleichen Verarbeitungsverfahren
gebildet, wie die Speicherzellen MC0 ~ MC31.
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Darüber hinaus
verwendet die vorliegende Erfindung Multiniveauzellen, assoziiert
mit schmalen Verteilungslücken
von Threshold-Spannungsprofilen und einer angehobenen Anzahl von
Speicherzeilen in einer Zellenkette.
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Gemäß der vorliegenden
Erfindung, da die Speicherzellen, gekoppelt mit den ersten und letzten Wortleitungen,
mit den gleichen Funktionen wie die anderen Speicherzellen betreibbar
sind, verhindert die vorliegende Erfindung die Programmierstörung an
den Speicherzellen, die in der deselektierten Zellenkette mit den
ersten und letzten Wortleitungen gekoppelt sind. Darüber hinaus
kann die vorliegende Erfindung Programmier-/Lösch-Geschwindigkeiten für die Speicherzellen
erhöhen,
die mit den ersten und letzten Wortleitungen in der ausgewählten Zellenkette
gekoppelt sind.
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Obwohl
die vorliegende Erfindung in Verbindung mit der Ausführungsform
der vorliegenden Erfindung beschrieben wurde, die in den begleitenden Zeichnungen
illustriert ist, ist sie darauf nicht beschränkt. Es wird den Durchschnittsfachleuten
der Technik klar sein, dass verschiedene Substitutionen, Modifikationen
und Veränderungen
daran vorliegen können,
ohne von dem Bereich und Geist der Erfindung abzuweichen.