KR20210003351A - 불휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메인 메모리 영역 및 더미 메모리 영역을 포함하는 메모리 셀 어레이, 로우 디코더, 비트 라인 선택 회로, 데이터 입출력 회로, 제어 회로, 및 전압 생성기를 포함한다. 비트 라인 선택 회로는 프로그램 시간 동안 메인 비트 라인을 선택하고, 프로그램 시간 이후에 다른 메인 비트 라인을 선택하기 위한 열 어드레스 변환 시간 동안 더미 비트 라인을 선택한다. 전압 생성기는 프로그램 시간 및 열 어드레스 변환 시간 동안 선택된 소스 라인에 인가되는 소스 라인 전압을 로우 디코더로 출력한다.

Description

불휘발성 메모리 장치 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 장치 및 이의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 DRAM(Dynamic RAM), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치(Volatile memory device)와 EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM)과 같은 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리는 전원이 차단되어도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 및 대용량 데이터의 저장이 가능한 장점을 갖는다. 플래시 메모리 중 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 주입하여 비트 정보를 저장하는 플로팅 게이트 방식의 플래시 메모리 장치가 저장 매체로 다양하게 이용되고 있다. 플로팅 게이트 방식의 플래시 메모리 장치의 프로그램 속도를 증가시키면서, 프로그램 오류를 감소시키기 위한 요구가 제기되고 있다.
본 발명은 프로그램 동작 속도를 향상시키고, 동작 속도를 향상시키기 위한 동작에 따른 프로그램 오류를 감소시키는 불휘발성 메모리 장치 및 이의 동작 방법을 제공할 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이, 로우 디코더, 비트 라인 선택 회로, 데이터 입출력 회로, 제어 회로, 및 전압 생성기를 포함한다. 메모리 셀 어레이는 복수의 메인 비트 라인들에 연결된 메인 메모리 영역 및 더미 비트 라인에 연결된 더미 메모리 영역을 포함한다. 로우 디코더는 복수의 워드 라인들 및 복수의 소스 라인들을 통하여 메모리 셀 어레이에 연결된다. 비트 라인 선택 회로는 프로그램 시간 동안 복수의 메인 비트 라인들 중 적어도 하나의 메인 비트 라인을 선택하고, 프로그램 시간 이후에 다른 메인 비트 라인을 선택하기 위한 열 어드레스 변환 시간 동안 상기 더미 비트 라인을 선택한다. 데이터 입출력 회로는 복수의 데이터 라인들을 통하여 상기 비트 라인 선택 회로에 연결된다. 제어 회로는 어드레스 및 커맨드에 기초하여, 로우 디코더 및 비트 라인 선택 회로를 제어한다. 전압 생성기는 프로그램 시간 및 열 어드레스 변환 시간 동안 복수의 소스 라인들 중 선택된 소스 라인에 인가되는 소스 라인 전압을 로우 디코더로 출력한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이, 로우 디코더, 비트 라인 선택 회로, 데이터 입출력 회로, 및 전압 생성기를 포함한다. 메모리 셀 어레이는 복수의 워드 라인들 및 복수의 소스 라인들의 진행 방향으로 배열되는 제1 메인 메모리 영역, 제1 더미 메모리 영역, 제2 메인 메모리 영역, 및 제2 더미 메모리 영역을 포함한다. 로우 디코더는 복수의 워드 라인들 및 복수의 소스 라인들을 통하여 메모리 셀 어레이에 연결된다. 비트 라인 선택 회로는 제1 비트 라인들을 통하여 제1 메인 메모리 영역에 연결된 제1 선택 회로, 제1 더미 비트 라인을 통하여 제1 더미 메모리 영역에 연결된 제2 선택 회로, 제2 비트 라인들을 통하여 제2 메인 메모리 영역에 연결된 제3 선택 회로, 제2 더미 비트 라인을 통하여 제2 더미 메모리 영역에 연결된 제4 선택 회로를 포함한다. 입출력 회로는 입력 데이터의 제1 값에 기초하여 제1 선택 회로 및 제3 선택 회로로부터 전달되는 전류를 통과시키고, 입력 데이터의 제2 값에 기초하여 제2 선택 회로 및 제4 선택 회로로부터 전달되는 전류를 통과시킨다. 전압 생성기는 복수의 워드 라인들 중 선택된 워드 라인의 프로그램 동작 동안, 워드 라인 전압 및 소스 라인 전압의 출력을 유지한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 워드 라인 전압 및 소스 라인 전압을 로우 디코더로 출력하는 단계, 워드 라인 전압 및 소스 라인 전압을 선택된 워드 라인 및 선택된 소스 라인에 각각 인가하는 단계, 제1 어드레스에 기초하여 제1 비트 라인을 선택하는 단계, 선택된 워드 라인, 선택된 소스 라인, 및 제1 비트 라인에 연결된 메인 메모리 셀의 프로그램을 수행하는 단계, 제2 비트 라인을 선택하도록 제1 어드레스를 제2 어드레스로 변경하는 열 어드레스 변환 시간 동안, 더미 비트 라인을 선택하는 단계, 및 열 어드레스 변환 시간 동안 소스 라인 전압에 기초하여 생성된 전류를 더미 비트 라인을 통하여 싱크하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 이의 동작 방법은 열 어드레스 변환 시간 동안에도 고전압을 메모리 셀 어레이에 계속 제공함으로써 프로그램 동작 속도를 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 이의 동작 방법은 더미 메모리 영역을 이용하여 열 어드레스 변환 시간 동안 전류 경로를 형성하여, 고전압에 의하여 유발되는 프로그램 오류를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 더 구체적으로 도시한 블록도이다.
도 3은 도 1 및 도 2의 제1 전압 생성기가 출력하는 제1 전압에 대한 그래프이다.
도 4는 도 1 및 도 2의 메모리 셀 어레이의 예시적인 회로도이다.
도 5는 도 4의 제1 메모리 셀의 단면도이다.
도 6은 도 1 및 도 2의 메모리 셀 어레이의 예시적인 회로도이다.
도 7은 도 6의 제1 메모리 셀의 단면도이다.
도 8은 도 2의 프로그램 버퍼의 예시적인 회로도이다.
도 9는 본 발명의 더미 메모리 영역이 제공되지 않는 경우의 소스 라인 전압에 대한 그래프이다.
도 10은 본 발명의 실시예에 따른 소스 라인 전압에 대한 그래프이다.
도 11은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법의 순서도이다.
도 12는 도 1 및 도 2의 불휘발성 메모리 장치를 포함하는 메모리 시스템의 예시적인 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 비트 라인 선택 회로(130), 데이터 입출력 회로(140), 제어 회로(150), 제1 전압 생성기(160), 및 제2 전압 생성기(170)를 포함한다. 불휘발성 메모리 장치(100)는 플래시 메모리 장치일 수 있고, 일례로, NOR 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WLs), 커플링 게이트 라인들(CGs), 소거 게이트 라인들(EGs), 및 소스 라인들(SLs)을 통해 로우 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BLs)을 통해 비트 라인 선택 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예를 들어, 행 방향으로 배열되는 메모리 셀들은 하나의 워드 라인, 커플링 게이트 라인, 소거 게이트 라인, 및 소스 라인을 공유할 수 있고, 열 방향으로 배열되는 메모리 셀들은 하나의 비트 라인을 공유할 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장하도록 구성될 수 있다. 메모리 셀 어레이(110)에 대한 구체적인 내용은 후술된다.
로우 디코더(120)는 제1 전압 생성기(160)로부터 생성되는 제1 전압(V1)을 입력 받는다. 제1 전압(V1)은 워드 라인 전압, 커플링 게이트 전압, 소거 게이트 전압, 및 소스 라인 전압을 포함한다. 로우 디코더(120)는 어드레스(ADDR) 및 커맨드(CMD)에 기초하여 워드 라인, 커플링 게이트 라인, 소거 게이트 라인, 및 소스 라인을 선택할 수 있다.
로우 디코더(120)는 프로그램 동작 또는 읽기 동작 시에 워드 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 워드 라인에 프로그램 동작을 위한 워드 라인 전압(프로그램 전압)을 제공할 수 있다. 로우 디코더(120)는 선택된 워드 라인에 읽기 동작을 위한 워드 라인 전압(읽기 전압)을 제공할 수 있다.
로우 디코더(120)는 프로그램 동작 시에 소스 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 소스 라인에 프로그램 동작을 위한 선택 소스 라인 전압을 제공할 수 있다. 로우 디코더(120)는 비선택된 소스 라인에 비선택 소스 라인 전압을 제공할 수 있다.
로우 디코더(120)는 프로그램 동작 또는 읽기 동작 시에 커플링 게이트 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 커플링 게이트 라인에 프로그램 동작을 위한 커플링 게이트 전압을 제공할 수 있으며, 커플링 게이트 전압은 선택 소스 라인 전압보다 클 수 있다. 로우 디코더(120)는 선택된 커플링 게이트 라인에 읽기 동작을 위한 커플링 게이트 전압을 제공할 수 있으며, 일례로, 커플링 게이트 전압은 선택된 워드 라인에 제공되는 읽기 전압과 같을 수 있다.
로우 디코더(120)는 소거 동작 시에 소거 게이트 라인들(EGs)에 소거 동작을 위한 소거 게이트 전압을 제공할 수 있다. 로우 디코더(120)는 프로그램 동작 시에 소거 게이트 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 소거 게이트 라인에 프로그램 동작을 위한 전압을 제공할 수 있으며, 일례로, 이러한 전압은 선택 소스 라인 전압과 같을 수 있다.
비트 라인 선택 회로(130)는 읽기 동작 또는 프로그램 동작 시에 비트 라인을 선택할 수 있다. 프로그램 동작 시에, 비트 라인 선택 회로(130)에 의하여 선택된 비트 라인에 프로그램 전류가 흐를 수 있다. 프로그램 동작 시에, 비트 라인 선택 회로(130)에 의하여 비선택된 비트 라인에 억제 전압이 인가될 수 있다. 이 경우, 비선택된 비트 라인은 프로그램되지 않는다. 읽기 동작 시에, 비트 라인 선택 회로(130)에 의하여 선택된 비트 라인에 읽기 전류가 흐를 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DLs)을 통해 비트 라인 선택 회로(130)와 연결된다. 데이터 입출력 회로(140)는 프로그램 동작 시에 불휘발성 메모리 장치(100)의 외부로부터 프로그램 데이터를 수신할 수 있다. 예를 들어, 데이터 입출력 회로(140)는 메모리 컨트롤러(미도시)로부터 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(140)는 읽기 동작 시에 불휘발성 메모리 장치(100)의 외부, 예를 들어, 메모리 컨트롤러(미도시)에 데이터(DATA)를 제공할 수 있다.
제어 회로(150)는 불휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 회로(150)는 메모리 컨트롤러로(미도시)부터 제공되는 커맨드(CMD) 및 어드레스(ADDR)를 이용하여 불휘발성 메모리 장치(100)의 프로그램 동작, 읽기 동작, 또는 소거 동작을 제어할 수 있다.
제어 회로(150)는 워드 라인, 커플링 게이트 라인, 소거 게이트 라인, 및 소스 라인을 선택하도록 로우 디코더(120)를 제어하기 위한 제1 제어 신호(CT1)를 생성할 수 있다. 제어 회로(150)는 비트 라인을 선택하도록 비트 라인 선택 회로(130)를 제어하기 위한 제2 제어 신호(CT2)를 생성할 수 있다. 제어 회로(150)는 제1 전압(V1)을 생성하도록 제1 전압 생성기(160)를 제어하기 위한 제3 제어 신호(CT3)를 생성할 수 있다. 제어 회로(150)는 프로그램 동작 시에 제공되는 바이어스에 대응되는 제2 전압(V2)을 생성하도록 제2 전압 생성기(170)를 생성할 수 있다. 제어 회로(150)는 데이터(DATA)의 입출력을 제어하기 위한 제어 신호를 더 생성하여 데이터 입출력 회로(140)로 출력할 수 있다.
제1 전압 생성기(160)는 로우 디코더(120)에 제공할 제1 전압(V1)을 생성한다. 제1 전압 생성기(160)는 다양한 전압 레벨을 갖는 제1 전압(V1)을 생성할 수 있다. 일례로, 제1 전압 생성기(160)는 워드 라인 전압, 커플링 게이트 전압, 소거 게이트 전압, 및 소스 라인 전압을 생성할 수 있으며, 생성된 전압들을 병렬로 출력할 수 있다.
일례로, 제1 전압 생성기(160)는 프로그램 동작 시에 선택된 워드 라인에 제공되는 워드 라인 전압을 생성하는 전압 생성기를 포함할 수 있다. 일례로, 제1 전압 생성기(160)는 프로그램 동작 시에 선택된 커플링 게이트에 제공되는 커플링 게이트 전압을 생성하는 전압 생성기를 더 포함할 수 있다. 프로그램 동작에서 커플링 게이트 전압은 공급 전압(VDD 전압)보다 높은 전압 레벨이 요구되므로, 제1 전압 생성기(160)는 공급 전압을 펌핑하여 커플링 게이트 전압을 생성할 수 있다.
일례로, 제1 전압 생성기(160)는 프로그램 동작 시에 선택된 소스 라인 또는 소거 게이트 라인에 제공되는 전압 (이하, 소스 라인 전압)을 생성하는 전압 생성기를 더 포함할 수 있다. 프로그램 동작에서 소스 라인 전압은 커플링 게이트 전압보다 낮고, 공급 전압(VDD 전압)보다 높은 전압 레벨이 요구되므로, 제1 전압 생성기(160)는 공급 전압을 펌핑하여 소스 라인 전압을 생성할 수 있다.
프로그램 동작 시에, 로우 디코더(120)에 의하여 워드 라인, 커플링 게이트 라인, 소거 게이트 라인, 및 소스 라인이 선택되면, 제1 전압 생성기(160)는 선택된 행에 대응되는 메모리 셀들을 모두 프로그램할 때까지 제1 전압(V1)을 출력할 수 있다. 선택된 행에 대응되는 메모리 셀들을 프로그램 하는 동안, 비트 라인 선택 회로(130)는 열 어드레스에 기초하여 비트 라인들(BLs)의 선택을 계속 변경할 수 있다. 제1 전압 생성기(160)는 선택된 비트 라인들이 변경되더라도 제1 전압(V1)의 출력을 차단하지 않는다. 즉, 제1 전압 생성기(160)는 선택된 행에 대응되는 메모리 셀들의 프로그램 동작이 종료될 때까지 제1 전압(V1)의 출력을 유지할 수 있다. 이에 따라, 제1 전압(V1)의 차단(방전) 및 출력(충전)에 따른 시간 소모가 감소할 수 있다.
다만, 선택된 비트 라인이 변경되는 시간 (이하, 열 어드레스 변환 시간) 동안, 메모리 셀 어레이(110)에서 생성되는 전류가 비트 라인 선택 회로(130)로 흐르지 못할 수 있다. 일례로, 프로그램 동작 시에, 선택된 소스 라인 및 선택된 비트 라인 사이의 전위차에 기초하여 전류가 발생한다. 그러나, 열 어드레스 변환 시간 동안, 비트 라인들(BLs)으로 전류가 흐르지 못하게 되고, 이로 인하여 소스 라인 전압 레벨이 급격하게 상승할 수 있다. 이 경우, 선택되지 않은 메모리 셀이 프로그램될 수 있다. 따라서, 이러한 프로그램 오류 등을 방지하기 위하여, 메모리 셀 어레이(110)는 별도의 더미 메모리 영역을 포함할 수 있다. 이러한 더미 메모리 영역에 대한 구체적인 내용은 후술된다.
제2 전압 생성기(170)는 프로그램 동작 시에 데이터 입출력 회로(140)에 제공할 제2 전압(V2)을 생성한다. 제2 전압(V2)은 프로그램 동작 시에 프로그램 전류가 흐를 수 있도록, 데이터 입출력 회로(140)의 트랜지스터를 턴 온시키는 바이어스를 포함한다.
도 2는 도 1의 불휘발성 메모리 장치를 더 구체적으로 도시한 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 비트 라인 선택 회로(130), 데이터 입출력 회로(140), 제어 회로(150), 제1 전압 생성기(160), 및 제2 전압 생성기(170)를 포함하며, 해당 구성들은 도 1의 동일한 도면 부호를 갖는 구성들에 각각 대응된다. 설명의 편의상, 도 2의 구성들에서 도 1과 중복되는 설명은 생략된다.
메모리 셀 어레이(110)는 복수의 메인 메모리 영역들(M1~Ma) 및 복수의 더미 메모리 영역들(D1~Da)을 포함한다. 복수의 메인 메모리 영역들(M1~Ma) 및 복수의 더미 메모리 영역들(D1~Da)은 행 방향 (일례로, 워드 라인들(WLs) 등의 진행 방향)으로 교번하여 배열될 수 있다. 일례로, 제1 메인 메모리 영역(M1), 제2 더미 메모리 영역(D1), 제2 메인 메모리 영역(M2), 및 제2 더미 메모리 영역(D2)이 행 방향으로 순서대로 배열될 수 있다.
프로그램 동작 시에 복수의 메인 메모리 영역들(M1~Ma)에 입력 데이터(Din)가 프로그램된다. 예시적으로, 도 2는 복수의 메인 메모리 영역들(M1~Ma)의 개수가 a개인 것으로 도시된다. 복수의 메인 메모리 영역들(M1~Ma) 각각은 특정 개수 (예를 들어, b개)의 비트 라인들과 연결될 수 있다. 하나의 메모리 셀이 하나의 비트를 저장하도록 구성된다면, 하나의 워드 라인에 대응되는 메모리 셀들 (메인 메모리 셀들)에서 병렬로 입력되는 a 비트의 입력 데이터(Din)가 b회 프로그램될 수 있다. 선택된 워드 라인에 연결된 메인 메모리 셀들이 프로그램되는 시간은 워드 프로그램 시간으로 정의된다. 일례로, 워드 프로그램 시간 동안, axb 비트의 입력 데이터(Din)가 프로그램될 수 있다.
도 1에서 언급된 바와 같이, 워드 프로그램 시간 내에서, 선택된 비트 라인을 변경하기 위한 열 어드레스 변환 시간이 요구된다. 열 어드레스 변환 시간 동안, 복수의 메인 메모리 영역들(M1~Ma)과 연결되는 비트 라인들 (메인 비트 라인들)은 선택되지 않는다. 고속 프로그램 동작을 위하여 열 어드레스 변환 시간 동안에도 소스 라인 전압이 선택된 소스 라인에 인가되는데, 소스 라인으로부터 비트 라인에 흐르던 전류가 열 어드레스 변환 시간에 진입하면서 급격하게 감소할 수 있다. 열 어드레스 변환 시간 동안, 메인 비트 라인들을 통하여 형성되는 전류 경로가 차단되지 때문이다. 이로 인하여, 소스 라인 전압이 급격하게 증가할 수 있고, 메모리 셀 어레이(110)의 프로그램 오류를 발생시킬 수 있다.
복수의 더미 메모리 영역들(D1~Da)은 열 어드레스 변환 시간에 발생될 수 있는 소스 라인 전압의 급격한 증가를 억제할 수 있다. 열 어드레스 변환 시간 동안, 복수의 더미 메모리 영역들(D1~Da)에 연결된 비트 라인(더미 비트 라인)이 선택될 수 있다. 이 경우, 열 어드레스 변환 시간 동안, 더미 비트 라인을 통하여 메모리 셀 어레이(110)에서 비트 라인 선택 회로(130)로의 전류 경로가 형성될 수 있다. 열 어드레스 변환 시간 동안, 더미 비트 라인을 통하여 전류가 흐를 수 있고, 소스 라인 전압이 안정적으로 유지될 수 있다.
복수의 더미 메모리 영역들(D1~Da) 각각은 복수의 메인 메모리 영역들(M1~Ma) 중 적어도 하나와 인접하게 배치될 수 있다. 일례로, 제1 더미 메모리 영역(D1)은 제1 메인 메모리 영역(M1)에 인접하게 배치되고, 제2 더미 메모리 영역(D2)은 제2 메인 메모리 영역(M2)에 인접하게 배치될 수 있다. 서로 인접한 메모리 영역들은 유사한 특성을 갖는다. 일례로, 소스 라인들(SLs) 자체의 선로 저항 등에 의하여 발생되는 임피던스 등이 존재할 수 있고, 이러한 임피던스에 의한 메모리 영역들의 부하는 인접한 메모리 영역에서 유사하게 나타난다.
복수의 더미 메모리 영역들(D1~Da) 각각은 열 어드레스 변환 시간 동안, 복수의 메인 메모리 영역들(M1~Ma) 각각에 인접한 전류 경로들을 형성할 수 있다. 프로그램 시간 동안, 복수의 메인 메모리 영역들(M1~Ma) 각각에 대응되는 적어도 하나의 메인 비트 라인이 선택된다. 선택된 메인 비트 라인들이 열 어드레스 변환 시간 동안 선택되지 않을 때 발생하는 소스 라인 전압의 변화는 복수의 더미 메모리 영역들(D1~Da)에 의하여 형성된 전류 경로들에 의하여 억제된다. 예를 들어, 제1 메인 메모리 영역(M1)에서 선택된 비트 라인이 변경될 때 유발되는 소스 라인 전압의 변화는 제1 더미 메모리 영역(D1)에 의하여 억제될 수 있다. 제2 메인 메모리 영역(M2)에서 선택된 비트 라인이 변경될 때 유발되는 소스 라인 전압의 변화는 제2 더미 메모리 영역(D2)에 의하여 억제될 수 있다.
비트 라인 선택 회로(130)는 복수의 비트 라인들(BLs) 중 선택된 비트 라인들을 복수의 데이터 라인들(DLs)에 전기적으로 연결하기 위한 멀티플렉서 회로(131)를 포함할 수 있다. 비트 라인 선택 회로(130)는 복수의 메인 메모리 영역들(M1~Ma)에 각각 대응되는 복수의 메인 선택 회로들(MX1~MXa) 및 복수의 더미 메모리 영역들(D1~Da)에 각각 대응되는 복수의 더미 선택 회로들(DX1~DXa)을 포함할 수 있다. 이러한 선택 회로들(MX1~MXa, DX1~DXa)은 멀티플렉서로 구현될 수 있다.
복수의 메인 선택 회로들(MX1~MXa)은 메인 비트 라인들을 통하여 복수의 메인 메모리 영역들(M1~Ma)과 연결된다. 프로그램 시간 동안, 복수의 메인 선택 회로들(MX1~MXa) 각각은 메인 비트 라인들 중 적어도 하나를 선택한다. 열 어드레스 변환 시간 동안, 복수의 메인 선택 회로들(MX1~MXa) 각각은 다음 비트 라인을 선택하기 위한 입력 데이터(Din) 및 어드레스(ADDR)의 셋 업이 종료될 때까지 메인 비트 라인들을 선택하지 않는다.
복수의 더미 선택 회로들(DX1~DXa)은 더미 비트 라인을 통하여 복수의 더미 메모리 영역들(D1~Da)과 연결된다. 열 어드레스 변환 시간 동안, 복수의 메인 선택 회로들(MX1~MXa) 각각은 더미 비트 라인을 선택하고, 이로 인한 전류 경로가 형성된다. 따라서, 열 어드레스 변환 시간에도 안정된 전류 싱크(sink)가 가능하다.
복수의 더미 선택 회로들(DX1~DXa)은 어드레스(ADDR)에 의존하여 동작하지 않을 수 있다. 일례로, 복수의 더미 선택 회로들(DX1~DXa)은 어드레스(ADDR)에 대응되는 제2 제어 신호(CT2) (일례로, 열 어드레스)가 수신되지 않을 때, 더미 비트 라인을 선택할 수 있다. 일례로, 복수의 더미 선택 회로들(DX1~DXa)은 어드레스(ADDR)와 무관하게 입력 데이터(Din)의 값에 의존하여 동작할 수 있다. 일례로, 열 어드레스 변환 시간 동안, 특정 값(일례로, 0 값 또는 1 값)을 갖는 입력 데이터(Din)가 불휘발성 메모리 장치(100)에 제공될 수 있고, 복수의 더미 선택 회로들(DX1~DXa)은 특정 값이 입력될 때, 더미 비트 라인을 선택할 수 있다.
데이터 입출력 회로(140)는 프로그램 버퍼 회로(141) 및 감지 증폭 회로(142)를 포함한다. 프로그램 버퍼 회로(141)는 프로그램 동작 시에 입력 데이터(Din)를 외부로부터 수신할 수 있다. 감지 증폭 회로(142)는 읽기 동작 시에 출력 데이터(Dout)를 외부로 송신할 수 있다.
프로그램 버퍼 회로(141)는 프로그램 동작 시에 입력 데이터(Din)를 수신한다. 제2 전압(V2)에 기초하여 입력 데이터(Din)에 대응되는 프로그램 전류가 프로그램 버퍼 회로(141)에 흐를 수 있다. 이러한 프로그램 전류는 선택된 비트 라인에 흐르는 전류에 대응된다. 프로그램 버퍼 회로(141)는 복수의 메인 선택 회로들(MX1~MXa) (또는 복수의 더미 선택 회로들(DX1~DXa))에 대응되는 복수의 프로그램 버퍼들(PB1~PBa)을 포함할 수 있다.
복수의 프로그램 버퍼들(PB1~PBa)은 데이터 라인을 통하여 복수의 메인 선택 회로들(MX1~MXa) 또는 복수의 더미 선택 회로들(DX1~DXa)에 연결될 수 있다. 선택된 비트 라인을 통하여 흐르는 전류는 복수의 프로그램 버퍼들(PB1~PBa)로 전달될 수 있다. 복수의 프로그램 버퍼들(PB1~PBa)의 개수만큼 병렬로 입력 데이터(Din)가 메모리 셀 어레이(110)에 프로그램될 수 있다.
감지 증폭 회로(142)는 읽기 동작 시에 선택된 비트 라인을 통하여 흐르는 전류(읽기 전류)를 감지한다. 감지 증폭 회로(142)는 감지된 읽기 전류에 기초하여 출력 데이터(Dout)를 생성할 수 있다. 감지 증폭 회로(142)는 복수의 메인 선택 회로들(MX1~MXa)에 대응되는 복수의 감지 증폭기들(SA1~SAa)을 포함할 수 있다. 복수의 감지 증폭기들(SA1~SAa)의 개수만큼 병렬로 메모리 셀들이 읽혀질 수 있다.
제1 전압 생성기(160)는 워드 프로그램 시간 동안, 제1 전압(V1)을 출력하기 위한 스위치(161)를 포함할 수 있다. 스위치(161)는 워드 프로그램 시간 동안 턴 온되어 워드 라인 전압, 커플링 게이트 전압, 소거 게이트 전압, 및 소스 라인 전압 등을 포함하는 제1 전압(V1)을 로우 디코더(120)로 출력할 수 있다. 스위치(161)는 워드 프로그램 시간에 포함되는 열 어드레스 변환 시간 동안 계속 턴 온될 수 있다. 스위치(161)는 선택된 워드 라인에 대한 프로그램 동작이 종료된 경우, 턴 오프될 수 있다. 일례로, 스위치(161)는 워드 라인 또는 소스 라인의 선택을 변경하기 위한 행 어드레스 변환 시간 동안 턴 오프될 수 있다.
도 3은 도 1 및 도 2의 제1 전압 생성기가 출력하는 제1 전압에 대한 그래프이다. 도 3은 상술된 워드 프로그램 시간에 대응되는 제1 전압(V1) 레벨을 도시한다. 도 3을 참조하면, 가로축은 시간으로 정의되고, 세로축은 제1 전압(V1)의 전압 레벨로 정의된다. 상술한 바와 같이, 제1 전압(V1)은 선택된 워드 라인, 선택된 커플링 게이트 라인, 선택된 소거 게이트 라인, 및 선택된 소스 라인 중 적어도 하나에 인가되는 전압을 포함할 수 있다. 도 3의 제1 전압(V1)은 예시적으로 선택된 소스 라인에 인가되는 소스 라인 전압인 것으로 가정하여 설명된다. 설명의 편의상 도 2의 도면 부호를 참조하여 도 3이 설명된다.
제1 시간(t1) 동안, 불휘발성 메모리 장치(100)는 어드레스(ADDR) 및 커맨드(CMD)에 기초하여 프로그램 동작을 위한 어드레스(ADDR)의 셋 업을 수행한다. 일례로, 제어 회로(150)는 제1 시간(t1) 동안 워드 라인, 커플링 게이트 라인, 소거 게이트 라인, 및 소스 라인을 선택하기 위한 제1 제어 신호(CT1)를 생성할 수 있다. 일례로, 제어 회로(150)는 비트 라인을 선택하기 위한 제2 제어 신호(CT2)를 생성할 수 있다. 제1 시간(t1) 동안, 불휘발성 메모리 장치(100)는 복수의 메인 메모리 영역들(M1~Ma) 각각에 프로그램되는 입력 데이터(Din)의 셋 업을 수행할 수 있다.
제2 시간(t2) 동안, 제1 전압 생성기(160)는 스위치(161)를 통하여 제1 전압(V1)을 출력할 수 있다. 제2 시간(t2) 동안, 로우 디코더(120)에 입력되는 전압 레벨은 선택된 소스 라인에 제공되는 소스 라인 전압 레벨에 도달할 수 있다.
제3 시간(t3) 동안, 선택된 소스 라인과 선택된 비트 라인에 연결된 메모리 셀에 입력 데이터(Din)가 프로그램된다. 복수의 메인 메모리 영역들(M1~Ma) 각각의 메모리 셀에 입력 데이터(Din)가 병렬로 프로그램될 수 있다. 제1 전압(V1)은 제2 시간(t2)에 도달한 전압 레벨을 유지할 수 있다. 제2 시간(t2) 및 제3 시간(t3)을 거쳐 선택된 비트 라인에 대응되는 프로그램 동작이 수행되며, 제2 시간(t2) 및 제3 시간(t3)은 제1 프로그램 시간(PGM1)으로 정의될 수 있다.
제4 시간(t4) 동안, 불휘발성 메모리 장치(100)는 다른 열의 프로그램 동작을 위한 어드레스(ADDR)의 셋 업을 수행할 수 있다. 여기에서, 어드레스(ADDR)의 셋 업은 열 어드레스의 변경을 의미할 수 있고, 제4 시간(t4)은 상술된 열 어드레스 변환 시간으로 정의될 수 있다. 제4 시간(t4) 동안, 제1 전압(V1)은 소스 라인 전압의 레벨로 일정하게 유지될 수 있다. 제4 시간(t4) 동안, 스위치(161)가 턴 오프되는 경우, 다시 제1 전압(V1)이 소스 라인 전압의 레벨로 도달하는 시간이 요구된다. 이 경우, 제4 시간(t4)이 증가하므로 프로그램 시간이 증가한다. 본 발명의 불휘발성 메모리 장치(100)는 고속의 프로그램 동작이 가능하다.
제4 시간(t4) 동안, 메인 비트 라인들은 선택되지 않는다. 소스 라인 전압에 의하여 발생되는 전류의 출력 경로가 차단된다면, 제1 전압(V1)이 급격하게 변화할 수 있다. 그러나, 더미 비트 라인이 선택되어 전류 경로를 형성하므로, 더미 비트 라인을 통하여 해당 전류가 흐를 수 있다. 따라서, 프로그램 동작의 안정성 및 신뢰성이 확보될 수 있다.
제4 시간(t4) 동안 비트 라인의 선택이 변경되고, 다시 프로그램을 위한 제3 시간(t3)이 제공된다. 제3 시간(t3) 동안, 변경된 비트 라인에 연결된 메모리 셀에 입력 데이터(Din)가 프로그램되며, 이러한 시간은 제2 프로그램 시간(PGM2)으로 정의될 수 있다. 이후, 열 어드레스 변환 시간인 제4 시간(t4) 및 제3 프로그램 시간(PGM3)으로 정의되는 제3 시간(t3)이 반복될 수 있다. 설명의 편의상, 도 3은 워드 프로그램 시간 동안, 3회의 열 어드레스 변경이 수행되는 것으로 가정한다.
제5 시간(t5) 동안, 스위치(161)는 턴 오프되고, 제1 전압 생성기(160)로부터 출력되는 제1 전압(V1)의 방전이 수행될 수 있다. 제5 시간(t5)은 선택된 워드 라인 또는 소스 라인에 대응되는 프로그램 동작 (워드 프로그램 동작)이 완료될 때, 제공될 수 있다. 제5 시간(t5) 이후에, 어드레스(ADDR) 및 입력 데이터(Din)가 다시 셋업 될 수 있고, 다른 워드 라인 또는 소스 라인에 연결된 메모리 셀들의 프로그램 동작이 수행될 수 있다.
도 4는 도 1 및 도 2의 메모리 셀 어레이의 예시적인 회로도이다. 도 4를 참조하면, 메모리 셀 어레이(110_1)는 메인 메모리 영역(M1) 및 더미 메모리 영역(D1)을 포함한다. 설명의 편의상, 하나의 메인 메모리 영역(M1) 및 하나의 더미 메모리 영역(D1)이 도시된다.
메모리 셀 어레이(110_1)는 반도체 기판에 형성된 복수의 메모리 셀들을 포함할 수 있다. 메인 메모리 영역(M1)에 포함된 메인 메모리 셀들의 개수는 mxn개이고, 더미 메모리 영역(D1)에 포함된 더미 메모리 셀들의 개수는 m개인 것으로 가정한다. 메인 메모리 셀들은 메인 비트 라인들(MBL1~MBLn)과 연결되고, 더미 메모리 셀들은 더미 비트 라인(DBL)과 연결된다.
복수의 메모리 셀들과 연결된 비트 라인들(MBL1~MBLn, DBL), 워드 라인들(WL1~WLm), 커플링 게이트 라인들(CG1~CGm), 소스 라인들(SL1~SLm/2), 소거 게이트 라인들(EG1~EGm/2)이 반도체 기판에 형성될 수 있다. 복수의 메모리 셀들 각각은 서로 다른 워드 라인에 연결되거나 서로 다른 비트 라인에 연결된다. 즉, 메모리 셀 어레이(110_1)는 NOR 플래시 방식의 메모리 셀 어레이일 수 있다.
메모리 셀 어레이(110_1)는 제1 메모리 셀(111_1) 및 제2 메모리 셀(112_1)을 포함한다. 제1 메모리 셀(111_1)은 제1 워드 라인 트랜지스터(Trw1) 및 제1 셀 트랜지스터(Trc1)를 포함한다. 제1 메모리 셀(111_1)은 제1 워드 라인(WL1), 제1 커플링 게이트 라인(CG1), 제1 소거 게이트 라인(EG1), 제1 소스 라인(SL1), 및 제1 비트 라인(MBL1)과 연결된다.
제1 워드 라인 트랜지스터(Trw1)는 제1 비트 라인(MBL1)에 연결되는 일단자, 제1 셀 트랜지스터(Trc1)를 통하여 제1 소스 라인(SL1)에 연결되는 타단자, 및 제1 워드 라인(WL1)에 연결되는 제어 단자를 포함한다. 제1 워드 라인 트랜지스터(Trw1)는 제1 워드 라인(WL1)으로 제공되는 전압이 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압보다 클 때, 일단자와 타단자 사이에 채널 영역을 형성할 수 있다. 제1 워드 라인(WL1)으로 제공되는 전압은 제1 비트 라인(MBL1)에 인가되는 비트 라인 전압을 결정할 수 있다. 일례로, 제1 비트 라인(MBL1)에 인가되는 비트 라인 전압 레벨은 제1 워드 라인(WL1) 전압과 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압의 차이 값일 수 있다.
제1 셀 트랜지스터(Trc1)는 제1 워드 라인 트랜지스터(Trw1)를 통하여 제1 비트 라인(MBL1)에 연결되는 일단자, 제1 소스 라인(SL1)에 연결되는 타단자, 및 제1 커플링 게이트 라인(CG1)에 연결되는 제어 단자를 포함한다. 또한, 제1 셀 트랜지스터(Trc1)는 프로그램 동작 시에 전하가 주입되는 플로팅 게이트를 더 포함한다. 프로그램 동작 시에, 제1 커플링 게이트 라인(CG1)으로 제공되는 전압에 기초하여 제1 셀 트랜지스터(Trc1)의 플로팅 게이트에 핫 캐리어(Hot carrier)가 주입될 수 있다. 이하, 제1 메모리 셀(111_1)은 프로그램 동작을 위하여 선택된 메모리 셀임을 가정한다.
제1 소스 라인(SL1)으로 제공되는 전압과 제1 비트 라인(MBL1)에 인가되는 전압 사이에 형성된 전위차는 핫 캐리어를 발생시킨다. 핫 캐리어에 기초하여, 제1 전류(I1)가 생성된다. 제1 전류(I1)는 제1 메모리 셀(111_1)로부터 제1 비트 라인(MBL1)으로 흐를 수 있다. 핫 캐리어가 발생되도록, 제1 소스 라인(SL1)에 인가된 전압 레벨은 제1 비트 라인(MBL1)에 인가되는 전압 레벨보다 높을 수 있다.
제1 소스 라인(SL1)과 인접한 제1 소거 게이트 라인(EG1)에 제공되는 전압 레벨은 제1 소스 라인(SL1)에 인가된 전압 레벨과 동일할 수 있다. 제1 커플링 게이트 라인(CG1)에 제공되는 전압은 핫 캐리어가 플로팅 게이트로 주입되도록 강한 전기장을 발생시킨다. 따라서, 제1 커플링 게이트 라인(CG1)에 고전압이 인가될 수 있다.
제1 메모리 셀(111_1)의 프로그램 특성은 핫 캐리어가 발생되는 양이 많을수록, 또는 핫 캐리어가 플로팅 게이트로 주입되는 양이 많을수록 향상될 수 있다. 제1 소스 라인(SL1)에 인가되는 전압 레벨이 증가하는 경우, 제1 소스 라인(SL1)으로 제공되는 전압과 제1 비트 라인(MBL1)에 인가되는 전압 사이에 형성된 전위차가 증가하여 핫 캐리어가 발생되는 양이 증가할 수 있다. 또는, 제1 커플링 게이트 라인(CG1)에 인가되는 전압 레벨이 증가하는 경우, 플로팅 게이트로 주입되는 핫 캐리어 양이 증가할 수 있다.
제1 소스 라인(SL1)에 인가되는 전압은 제1 소스 라인(SL1)에 연결된 다른 메모리 셀에도 인가될 수 있다. 만약 제1 소스 라인(SL1)에 인가되는 전압 레벨이 과도하게 큰 경우, 다른 메모리 셀들에 많은 양의 핫 캐리어가 발생되고, 핫 캐리어가 다른 플로팅 게이트에 주입될 수 있다. 즉, 전하들이 비선택된 다른 메모리 셀의 플로팅 게이트에 주입될 수 있다. 예를 들어, 제1 소스 라인(SL1)을 공유하는 제2 메모리 셀(112_1) 또는 제1 메모리 셀(111_1)과 행 방향으로 인접한 메모리 셀이 비선택 되었음에도 프로그램 동작이 수행될 수 있다.
상술한 바와 같이, 열 어드레스 변환 시간 동안 더미 비트 라인(DBL)이 선택된다. 만약 어떠한 비트 라인도 선택되지 않고, 제1 소스 라인(SL1)에 인가되는 전압 레벨이 일정하게 유지된다면, 전류 경로가 차단되고 제1 소스 라인(SL1)에 인가되는 해당 전압 레벨이 급격하게 증가할 수 있다. 이 경우, 인접한 다른 메모리 셀들에 프로그램 동작이 수행될 수 있다. 이러한 전압 증가를 억제하기 위하여, 열 어드레스 변환 시간 동안 제2 전류(I2)가 흐를 수 있도록 더미 비트 라인(DBL)이 선택될 수 있다. 더미 비트 라인(DBL) 및 더미 메모리 영역(D1)에 의하여 제1 소스 라인(SL1)에 인가되는 전압 레벨이 급격하게 증가하지 않을 수 있고, 프로그램 오류가 감소할 수 있다.
제2 메모리 셀(112_1)은 제2 워드 라인 트랜지스터(Trw2) 및 제2 셀 트랜지스터(Trc2)를 포함한다. 제2 워드 라인 트랜지스터(Trw2)는 제1 비트 라인(BL1)에 연결되는 일단자, 제2 셀 트랜지스터(Trc2)를 통하여 제1 소스 라인(SL1)에 연결되는 타단자, 및 제2 워드 라인(WL2)에 연결되는 제어 단자를 포함한다. 제2 셀 트랜지스터(Trc2)는 제2 워드 라인 트랜지스터(Trw2)를 통하여 제1 비트 라인(BL1)에 연결되는 일단자, 제1 소스 라인(SL1)에 연결되는 타단자, 및 제2 커플링 게이트 라인(CG2)에 연결되는 제어 단자를 포함한다.
제2 메모리 셀(112_1)은 제2 워드 라인(WL2), 제2 커플링 게이트 라인(CG2), 제1 소거 게이트 라인(EG1), 제1 소스 라인(SL1), 및 제1 비트 라인(BL1)과 연결된다. 제2 메모리 셀(112_1)은 제1 메모리 셀(111_1)과 제1 소거 게이트 라인(EG1) 및 제1 소스 라인(SL1)을 공유할 수 있다. 제2 메모리 셀(112_1)은 제1 메모리 셀(111_1)과 열 방향으로 인접하게 배치될 수 있다. 제1 메모리 셀(111_1)과 제2 메모리 셀(112_1)의 구조는 실질적으로 동일하므로 구체적인 설명은 생략된다.
도 5는 도 4의 제1 메모리 셀의 단면도이다. 도 5를 참조하면, 제1 메모리 셀(111_1)은 비트 라인 접속 영역(BL), 워드 라인 접속 영역(WL), 소스 라인 접속 영역(SL), 커플링 게이트(CG), 플로팅 게이트(FG), 및 소거 게이트(EG)를 포함한다. 설명의 편의상 도 4의 도면 부호를 참조하여, 도 5가 설명된다.
비트 라인 접속 영역(BL) 및 소스 라인 접속 영역(SL)은 반도체 기판에 형성될 수 있다. 예를 들어, 반도체 기판은 P형 반도체 기판일 수 있다. 비트 라인 접속 영역(BL) 및 소스 라인 접속 영역(SL)은 반도체 기판 상에 N형으로 도핑된 영역일 수 있다. 비트 라인 접속 영역(BL)은 제1 비트 라인(MBL1)과 연결된다. 비트 라인 접속 영역(BL)에 비트 라인 전압(Vbl)이 인가된다. 소스 라인 접속 영역(SL)은 제1 소스 라인(SL1)과 연결된다. 소스 라인 접속 영역(SL)에 소스 라인 전압(Vsl)이 인가된다. 비트 라인 접속 영역(BL)과 소스 라인 접속 영역(SL) 사이에 채널 영역이 형성된다. 전자는 채널 영역에서 이동할 수 있다. 프로그램 동작 시에, 전자는 비트 라인 접속 영역(BL)에서 소스 라인 접속 영역(SL)으로 이동할 수 있다.
워드 라인 접속 영역(WL)은 채널 영역 상에 형성된다. 워드 라인 접속 영역(WL)과 반도체 기판 사이에 절연층이 형성될 수 있다. 워드 라인 접속 영역(WL)은 제1 워드 라인(WL1)와 연결된다. 워드 라인 접속 영역(WL)에 워드 라인 전압(Vwl)이 인가된다. 워드 라인 접속 영역(WL)은 소스 라인 접속 영역(SL)과 비트 라인 접속 영역(BL) 사이의 전자의 이동 또는 전류의 흐름을 제어할 수 있다.
비트 라인 접속 영역(BL), 소스 라인 접속 영역(SL), 및 워드 라인 접속 영역(WL)은 제1 워드 라인 트랜지스터(Trw1)를 형성할 수 있다. 워드 라인 전압(Vwl) 레벨이 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압 레벨을 넘는 경우, 채널 영역에서 전자가 이동할 수 있다. 프로그램 동작 시에, 워드 라인 전압(Vwl) 레벨과 문턱 전압 레벨의 차이는 비트 라인 전압(Vbl)일 수 있다.
플로팅 게이트(FG)는 채널 영역 상에 워드 라인 접속 영역(WL)과 평면적 관점에서 중첩되지 않도록 형성된다. 플로팅 게이트(FG)와 반도체 기판 사이에 절연층이 형성될 수 있다. 프로그램 동작 시에, 비트 라인 접속 영역(BL)에서 소스 라인 접속 영역(SL)으로 이동하는 전자가 플로팅 게이트(FG)에 주입된다.
커플링 게이트(CG)는 플로팅 게이트(FG) 상에 형성된다. 커플링 게이트(CG)와 플로팅 게이트(FG) 사이에 절연층이 형성될 수 있다. 커플링 게이트(CG)는 제1 커플링 게이트 라인(CG1)과 연결된다. 커플링 게이트(CG)에 커플링 게이트 전압(Vcg)이 인가된다. 프로그램 동작 시에, 커플링 게이트 전압(Vcg)에 의하여 커플링 게이트(CG)와 반도체 기판 사이에 전기장이 형성됨으로써, 채널 영역을 이동 중인 전자가 플로팅 게이트(FG)로 주입될 수 있다. 즉, 비트 라인 접속 영역(BL), 소스 라인 접속 영역(SL), 플로팅 게이트(FG), 및 커플링 게이트(CG)는 제1 셀 트랜지스터(Trc1)를 형성할 수 있다.
소거 게이트(EG)는 소스 라인 접속 영역(SL) 상에 형성된다. 소거 게이트(EG)와 소스 라인 접속 영역(SL) 사이에 절연층이 형성될 수 있다. 소거 게이트(EG)는 플로팅 게이트(FG)와 인접하게 배치된다. 소거 게이트(EG)는 제1 소거 게이트 라인(EG1)과 연결된다. 소거 게이트(EG)에 소거 게이트 전압(Veg)이 인가된다. 소거 동작 시에, 소거 게이트 전압(Veg)에 의하여 소거 게이트(EG)와 플로팅 게이트(FG) 사이에 전기장이 형성됨으로써, 플로팅 게이트(FG)에 주입된 전자가 소거 게이트(EG)로 터널링될 수 있다.
선택된 메모리 셀과 소스 라인을 공유하는 메모리 셀은 워드 라인, 커플링 게이트 라인, 및 소거 게이트 라인을 공유할 수 있다. 따라서, 비선택된 비트 라인 및 선택된 소스 라인과 연결된 메모리 셀은 선택된 메모리 셀과 동일한 소스 라인 전압(Vsl), 워드 라인 전압(Vwl), 커플링 게이트 전압(Vcg), 및 소거 게이트 전압(Veg)을 입력 받을 수 있다.
소스 라인 접속 영역(SL)에 인가되는 전압 레벨이 과도하게 큰 경우, 제1 메모리 셀(111_1)과 소스 라인을 공유하는 다른 메모리 셀들에도 채널 영역이 형성될 수 있다. 비선택된 비트 라인에 연결된 메모리 셀들의 채널 형성을 방지하기 위하여 억제 전압이 인가되더라도, 소스 라인 전압(Vsl)이 과도하게 큰 경우, 채널이 형성될 수 있다. 이에 따라, 다른 메모리 셀들의 플로팅 게이트에 전자가 주입될 수 있다. 상술한 바와 같이, 더미 메모리 영역(D1)은 열 어드레스 변환 시간 동안 전류 경로를 형성하여, 소스 라인 전압(Vsl)의 급격한 증가를 억제할 수 있다.
도 6은 도 1 및 도 2의 메모리 셀 어레이의 예시적인 회로도이다. 도 6을 참조하면, 메모리 셀 어레이(110_2)는 메인 메모리 영역(M1) 및 더미 메모리 영역(D1)을 포함한다. 설명의 편의상, 하나의 메인 메모리 영역(M1) 및 하나의 더미 메모리 영역(D1)이 도시된다. 메인 메모리 영역(M1)의 메인 메모리 셀들은 메인 비트 라인들(MBL1~MBLn)과 연결되고, 더미 메모리 영역(D1)의 더미 메모리 셀들은 더미 비트 라인(DBL)과 연결된다.
메모리 셀 어레이(110_2)는 반도체 기판에 형성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들과 연결된 비트 라인들(MBL1~MBLn, DBL), 워드 라인들(WL1~WLm) 및 소스 라인들(SL1~SLm/2)이 반도체 기판에 형성될 수 있다. 메모리 셀 어레이(110_2)는 도 4와 다른 NOR 플래시 방식의 메모리 셀 어레이일 수 있다. 이 경우, 별도의 커플링 게이트 라인들 및 소거 게이트 라인들이 형성되지 않을 수 있고, 도 1 및 도 2의 불휘발성 메모리 장치(100)는 커플링 게이트 라인들(CGs) 및 소거 게이트 라인들(EGs)을 포함하지 않을 수 있다.
메모리 셀 어레이(110_2)는 제1 메모리 셀(111_2) 및 제2 메모리 셀(112_2)을 포함한다. 제1 메모리 셀(111_2)은 제1 워드 라인(WL1), 제1 소스 라인(SL1), 및 제1 비트 라인(MBL1)과 연결된다. 제2 메모리 셀(112_2)은 제2 워드 라인(WL2), 제1 소스 라인(SL1), 및 제1 비트 라인(MBL1)과 연결된다.
제1 메모리 셀(111_2)은 제1 워드 라인(WL1)으로 제공되는 전압이 문턱 전압보다 클 때, 채널 영역을 형성할 수 있다. 제1 소스 라인(SL1)으로 제공되는 전압과 제1 비트 라인(MBL1)에 인가되는 전압 사이에 형성된 전위차는 핫 캐리어를 발생시킨다. 핫 캐리어에 기초하여, 제1 전류(I1)가 생성된다. 제1 전류(I1)는 제1 메모리 셀(111_2)로부터 제1 비트 라인(MBL1)으로 흐를 수 있다. 프로그램 동작 시에, 제1 워드 라인(WL1)으로 제공되는 전압에 기초하여 제1 메모리 셀(111_2)의 플로팅 게이트에 핫 캐리어가 주입될 수 있다.
제1 소스 라인(SL1)에 인가되는 전압은 제1 소스 라인(SL1)에 연결된 다른 메모리 셀에도 인가될 수 있다. 만약 제1 소스 라인(SL1)에 인가되는 전압 레벨이 과도하게 큰 경우, 다른 메모리 셀들에 많은 양의 핫 캐리어가 발생되고, 핫 캐리어가 다른 플로팅 게이트에 주입될 수 있다. 예를 들어, 제1 소스 라인(SL1)을 공유하는 제2 메모리 셀(112_2) 또는 제1 메모리 셀(111_2)과 행 방향으로 인접한 메모리 셀이 비선택 되었음에도 프로그램 동작이 수행될 수 있다.
상술한 바와 같이, 열 어드레스 변환 시간 동안 제2 전류(I2)가 흐를 수 있도록 더미 비트 라인(DBL)이 선택된다. 더미 비트 라인(DBL) 및 더미 메모리 영역(D1)에 의하여 제1 소스 라인(SL1)에 인가되는 전압 레벨이 급격하게 증가하지 않을 수 있고, 프로그램 오류가 감소할 수 있다.
도 7은 도 6의 제1 메모리 셀의 단면도이다. 도 7을 참조하면, 제1 메모리 셀(111_2)은 비트 라인 접속 영역(BL), 워드 라인 접속 영역(WL), 소스 라인 접속 영역(SL), 및 플로팅 게이트(FG)를 포함한다. 설명의 편의상 도 6의 도면 부호를 참조하여, 도 7이 설명된다.
비트 라인 접속 영역(BL) 및 소스 라인 접속 영역(SL)은 반도체 기판에 형성될 수 있다. 비트 라인 접속 영역(BL)은 제1 비트 라인(MBL1)과 연결된다. 비트 라인 접속 영역(BL)에 비트 라인 전압(Vbl)이 인가된다. 소스 라인 접속 영역(SL)은 제1 소스 라인(SL1)과 연결된다. 소스 라인 접속 영역(SL)에 소스 라인 전압(Vsl)이 인가된다. 비트 라인 접속 영역(BL)과 소스 라인 접속 영역(SL) 사이에 채널 영역이 형성된다. 프로그램 동작 시에, 전자는 비트 라인 접속 영역(BL)에서 소스 라인 접속 영역(SL)으로 이동할 수 있다.
워드 라인 접속 영역(WL)은 채널 영역 및 플로팅 게이트(FG) 상에 형성된다. 워드 라인 접속 영역(WL)과 반도체 기판 사이에 절연층이 형성될 수 있다. 워드 라인 접속 영역(WL)은 제1 워드 라인(WL1)와 연결된다. 워드 라인 접속 영역(WL)에 워드 라인 전압(Vwl)이 인가된다. 워드 라인 접속 영역(WL)은 소스 라인 접속 영역(SL)과 비트 라인 접속 영역(BL) 사이의 전자의 이동 또는 전류의 흐름을 제어할 수 있다.
플로팅 게이트(FG)는 워드 라인 접속 영역(WL)과 채널 영역 사이에 형성된다. 플로팅 게이트(FG)와 반도체 기판 사이에 절연층이 형성될 수 있다. 프로그램 동작 시에, 비트 라인 접속 영역(BL)에서 소스 라인 접속 영역(SL)으로 이동하는 전자가 플로팅 게이트(FG)에 주입된다. 또한, 워드 라인 접속 영역(WL)과 플로팅 게이트(FG) 사이에 절연층이 형성될 수 있다. 프로그램 동작 시에, 워드 라인 전압(Vwl)에 의하여 워드 라인 접속 영역(WL)과 반도체 기판 사이에 전기장이 형성됨으로써, 채널 영역을 이동 중인 전자가 플로팅 게이트(FG)로 주입될 수 있다.
소스 라인 접속 영역(SL)에 인가되는 전압 레벨이 과도하게 큰 경우, 제1 메모리 셀(111_2)과 소스 라인을 공유하는 다른 메모리 셀들에도 채널 영역이 형성될 수 있다. 비선택된 비트 라인에 연결된 메모리 셀들의 채널 형성을 방지하기 위하여 억제 전압이 인가되더라도, 소스 라인 전압(Vsl)이 과도하게 큰 경우, 채널이 형성될 수 있다. 이에 따라, 다른 메모리 셀들의 플로팅 게이트에 전자가 주입될 수 있다. 상술한 바와 같이, 더미 메모리 영역(D1)은 열 어드레스 변환 시간 동안 전류 경로를 형성하여, 소스 라인 전압(Vsl)의 급격한 증가를 억제할 수 있다.
도 8은 도 2의 프로그램 버퍼의 예시적인 회로도이다. 도 8의 프로그램 버퍼(PB1)는 도 2의 복수의 프로그램 버퍼들(PB1~PBa) 중 하나일 수 있다. 도시된 프로그램 버퍼(PB1)는 열 어드레스 변환 시간 동안 전류 경로를 형성하기 위한 하나의 실시예로 이해될 것이고, 본 발명의 프로그램 버퍼(PB1)가 도 8에 제한되지 않을 것이다. 도 8을 참조하면, 프로그램 버퍼(PB1)는 제1 데이터 버퍼(B1) 및 제2 데이터 버퍼(B2)를 포함할 수 있다.
제1 데이터 버퍼(B1)는 제1 인버터들(Inv1, Inv2), 제1 데이터 변환 회로(C1), 제1 전송 게이트(TG1) 및 제1 동작 트랜지스터(PT1)를 포함할 수 있다. 제1 데이터 버퍼(B1)는 데이터 라인을 통하여 도 2의 메인 선택 회로(MX1)와 연결된다. 프로그램 동작 시에, 제1 데이터 버퍼(B1)는 입력 데이터(Din)의 제1 값에 응답하여 데이터 라인을 통하여 제1 프로그램 전류(iPGM1)가 흐르도록 동작한다. 여기에서, 제1 프로그램 전류(iPGM1)는 도 4 및 도 6의 제1 전류(I1)에 대응될 수 있다.
입력 데이터(Din)는 이진 값을 가질 수 있고, 제1 값(0 또는 1) 또는 제2 값(1 또는 0)을 가질 수 있다. 제1 인버터들(Inv1, Inv2)에 제1 값이 입력된 경우, 제1 값이 제1 데이터 변환 회로(C1)로 출력될 수 있다. 제1 인버터들(Inv1, Inv2)에 제2 값이 입력된 경우, 제2 값이 제1 데이터 변환 회로(C1)로 출력될 수 있다.
제1 데이터 변환 회로(C1)는 입력 데이터(Din)의 값에 기초하여 데이터 라인에 공급 전압(VDD) 또는 접지 전압을 제공할 수 있다. 제1 데이터 변환 회로(C1)는 CMOS를 포함할 수 있다. CMOS는 입력 데이터(Din)를 수신하는 PMOS 및 NMOS를 포함할 수 있다. PMOS는 공급 전압(VDD)을 입력 받는 일단자, 제1 전송 게이트(TG1)와 연결되는 타단자, 및 입력 데이터(Din)를 수신하는 제어 단자를 포함할 수 있다. NMOS는 제1 전송 게이트(TG1)와 연결되는 일단자, 제1 동작 트랜지스터(PT1)와 연결되는 타단자, 및 입력 데이터(Din)를 수신하는 제어 단자를 포함할 수 있다.
일례로, 제1 데이터 변환 회로(C1)가 제1 값을 수신할 때, 데이터 라인에 접지 전압을 제공할 수 있고, 제1 전송 게이트(TG1)를 통하여 데이터 라인에 제1 프로그램 전류(iPGM1)가 흐를 수 있다. 이 경우, 제1 값이 메인 메모리 영역에 프로그램될 수 있다. 일례로, 제1 데이터 변환 회로(C1)가 제1 값을 수신할 때, 데이터 라인에 접지 전압을 제공할 수 있고, 제1 전송 게이트(TG1)를 통하여 데이터 라인에 제1 프로그램 전류(iPGM1)가 흐르지 않을 수 있다. 이 경우, 제2 값이 메인 메모리 영역에 프로그램될 수 있다.
제1 동작 트랜지스터(PT1)는 제1 데이터 변환 회로(C1)와 연결되는 일단자, 접지되는 타단자, 및 제2 전압(V2)을 수신하는 제어 단자를 포함한다. 제2 전압(V2)은 도 1 및 도 2의 제2 전압 생성기(170)로부터 생성되는 제2 전압(V2)에 대응된다. 제2 전압(V2)은 프로그램 동작 시에 제공된다. 제1 동작 트랜지스터(PT1)는 제2 전압(V2)에 기초하여 제1 프로그램 전류(iPGM1)가 데이터 라인을 통하여 흐를 수 있게 한다.
제2 데이터 버퍼(B2)는 제2 인버터(Inv3), 제2 데이터 변환 회로(C2), 제2 전송 게이트(TG2) 및 제2 동작 트랜지스터(PT2)를 포함할 수 있다. 제2 데이터 버퍼(B2)는 더미 데이터 라인을 통하여 도 2의 더미 선택 회로(DX1)와 연결된다. 프로그램 동작 시에, 제2 데이터 버퍼(B2)는 입력 데이터(Din)의 제2 값에 응답하여 데이터 라인을 통하여 제2 프로그램 전류(iPGM2)가 흐르도록 동작한다. 여기에서, 제2 프로그램 전류(iPGM2)는 도 4 및 도 6의 제2 전류(I2)에 대응될 수 있다.
제2 인버터(Inv3)에 입력 데이터(Din)의 제2 값이 입력된 경우, 제1 값이 제2 데이터 변환 회로(C2)로 출력될 수 있다. 즉, 제2 값은 제1 값으로 반전될 수 있다. 열 어드레스 변환 시간 동안, 입력 데이터(Din)는 제2 값을 갖는다. 제1 데이터 버퍼(B1)에 제2 값이 입력된 경우, 제1 프로그램 전류(iPGM1)가 생성되지 않는다. 반대로, 제2 데이터 버퍼(B2)에 제2 값이 입력된 경우, 제2 프로그램 전류(iPGM2)가 더미 데이터 라인을 통하여 더미 선택 회로(DX1)로부터 흐를 수 있다. 즉, 열 어드레스 변환 시간 동안, 제2 데이터 버퍼(B2), 더미 데이터 라인, 및 더미 선택 회로(DX1)를 통한 전류 경로가 형성될 수 있다. 따라서, 프로그램 동작의 오류가 감소할 수 있다.
도 9는 본 발명의 더미 메모리 영역이 제공되지 않는 경우의 소스 라인 전압에 대한 그래프이다. 도 10은 본 발명의 실시예에 따른 소스 라인 전압에 대한 그래프이다. 도 9 및 도 10에서, 가로축은 시간으로 정의되고, 세로축은 도 1 및 도 2에서 생성되는 제1 전압(V1) 중 소스 라인 전압의 레벨을 도시한다. 도 9 및 도 10에서, 제1 내지 제5 시간들(t1~t5)은 각각 도 3의 제1 내지 제5 시간들(t1~t5)에 대응된다.
도 9를 참조하면, 제3 시간(t3) 동안, 소스 라인 전압에 기초하여 선택된 워드 라인에 대한 프로그램이 수행될 수 있다. 제3 시간(t3) 동안 선택된 소스 라인과 선택된 비트 라인 사이의 전위차에 기초하여 프로그램 동작이 수행될 수 있다. 그리고, 제4 시간(t4) 동안, 소스 라인 전압은 메모리 셀 어레이(110)에 계속 제공될 수 있다.
제4 시간(t4)은 선택된 비트 라인을 변경하는 열 어드레스 변환 시간이다. 열 어드레스 변환 시간 동안 어떠한 비트 라인도 선택되지 않을 수 있다. 이 경우, 도 4 및 도 6에서와 같은 제1 전류(I1)가 순간적으로 흐르지 못하게 되어, 소스 라인 전압이 급격히 상승할 수 있다. 이러한 전압 상승은 도 9에서 피크로 나타난다. 상술한 바와 같이, 소스 라인 전압의 상승은 다른 메모리 셀들의 프로그램을 유발시킬 수 있다.
도 10을 참조하면, 제3 시간(t3) 및 제4 시간(t4)에서의 소스 라인 전압이 일정한 베리에이션을 갖는다. 열 어드레스 변환 시간 동안, 더미 비트 라인이 선택되어 전류 경로를 형성하여 소스 라인 전압의 급격한 상승을 억제하기 때문이다. 이에 따라, 소스 라인 전압과 선택되지 않은 비트 라인에 인가되는 억제 전압 사이의 전위차가 프로그램 동작이 발생되는 기준 전압보다 낮게 유지될 수 있고, 프로그램 오류가 감소할 수 있다.
도 11은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법의 순서도이다. 도 11을 참조하면, 불휘발성 메모리 장치의 동작 방법은 도 1 및 도 2의 불휘발성 메모리 장치(100)에서 수행된다. 설명의 편의상, 도 11의 순서도는 도 2의 도면 부호를 참조하여 설명된다.
S110 단계에서, 불휘발성 메모리 장치(100)는 프로그램 동작을 위한 어드레스(ADDR) 및 데이터(DATA)의 셋 업을 수행한다. 일례로, 제어 회로(150)는 워드 라인, 커플링 게이트 라인, 소거 게이트 라인, 및 소스 라인을 선택하기 위한 제1 제어 신호(CT1)를 생성할 수 있다. 일례로, 제어 회로(150)는 비트 라인을 선택하기 위한 제2 제어 신호(CT2)를 생성할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 선택된 소스 라인 및 선택된 워드 라인 등에 연결된 메인 메모리 셀들에 제1 전압(V1)을 인가할 수 있다. 제1 전압 생성기(160)는 스위치(161)를 통하여 소스 라인 전압에 대응되는 제1 전압(V1)을 로우 디코더(120)로 출력할 수 있다. 로우 디코더(120)는 선택된 소스 라인에 소스 라인 전압을 인가한다. 소스 라인 전압은 선택된 워드 라인에 대한 프로그램 동작 동안 계속 인가될 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 복수의 메인 메모리 영역들(M1~Ma)에 대한 프로그램 동작을 수행할 수 있다. 선택된 비트 라인 및 선택된 워드 라인에 연결된 메모리 셀들에서 입력 데이터(Din)가 프로그램될 수 있다. 입력 데이터(Din)는 복수의 메인 메모리 영역들(M1~Ma)에서 병렬로 프로그램될 수 있다.
S140 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인에 대응되는 프로그램 동작이 완료되었는지 판단할 수 있다. 워드 프로그램 시간이 완료되지 않은 경우, 열 어드레스를 변경하여 다른 비트 라인을 선택하여 프로그램 동작이 수행되어야 하고, S150 단계가 진행된다. 워드 프로그램 시간이 완료된 경우, S160 단계가 진행된다.
S150 단계에서, 비트 라인의 선택을 변경하기 위한 열 어드레스 변환 시간이 진행된다. 불휘발성 메모리 장치(100)는 열 어드레스 변환 시간 동안 복수의 더미 메모리 영역들(D1~Da)을 통하여 전류를 출력할 수 있다. 이를 위하여, 더미 비트 라인들이 선택된다. 선택된 더미 비트 라인을 통하여 전류 경로가 형성되고, 소스 라인 전압의 급격한 상승이 억제될 수 있다. 이후, 다시 S110 단계가 진행되고, 다른 선택된 비트 라인에 연결된 메모리 셀들이 프로그램될 수 있다.
S160 단계에서, 불휘발성 메모리 장치(100)는 소스 라인 전압에 대한 방전 동작을 수행한다. 제1 전압 생성기(160)는 소스 라인 전압을 로우 디코더(120)에 출력하지 않는다. 그리고, 다른 행, 즉 다른 워드 라인 또는 소스 라인에 연결된 메모리 셀들의 프로그램 동작을 위한 셋 업 동작이 수행될 수 있다.
도 12는 도 1 및 도 2의 불휘발성 메모리 장치를 포함하는 메모리 시스템의 예시적인 블록도이다. 도 12를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(100), 메모리 컨트롤러(200), 중앙 처리 장치(300), 코드 메모리(400), 및 호스트 인터페이스(500), 및 버스(600)를 포함할 수 있다. 도 12의 메모리 시스템(1000)은 불휘발성 메모리 장치(100)의 접근을 위한 프로그램 및 논리 회로가 원-칩화된 임베디드 메모리 시스템일 수 있다.
메모리 컨트롤러(200)는 불휘발성 메모리 장치(100)를 제어한다. 메모리 컨트롤러(200)는 프로그램 커맨드를 수신하고, 데이터가 불휘발성 메모리 장치(100)에 저장되도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 또한, 메모리 컨트롤러(200)는 읽기 커맨드를 수신하고, 읽기 동작이 수행되도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 소거 커맨드를 수신하고, 소거 동작이 수행되도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
중앙 처리 장치(300)는 메모리 시스템(1000)의 전반적인 동작을 제어한다. 예를 들어, 중앙 처리 장치(300)는 외부 요청에 응답하여, 프로그램 동작, 읽기 동작, 또는 소거 동작을 수행하기 위한 커맨드를 생성할 수 있다. 또한, 중앙 처리 장치(300)는 메모리 시스템(1000)의 다양한 연산 동작이 수행되도록 메모리 시스템(1000)의 각 구성요소들을 제어할 수 있다.
코드 메모리(400)는 불휘발성 메모리 장치(100)로의 접근 또는 불휘발성 메모리 장치(100)의 구동을 위한 다양한 코드 정보들을 저장할 수 있다. 중앙 처리 장치(300)는 코드 메모리(400)에 저장된 코드 정보들을 바탕으로 불휘발성 메모리 장치(100) 및 메모리 컨트롤러(200)를 제어할 수 있다.
호스트 인터페이스(500)는 호스트(미도시)와 메모리 시스템(1000) 사이의 인터페이스를 제공한다. 호스트 인터페이스(500)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(미도시)와 통신할 수 있다.
버스(600)는 메모리 시스템(1000)의 메모리 컨트롤러(200), 중앙 처리 장치(300), 코드 메모리(400), 및 호스트 인터페이스(500) 사이에서 통신 경로를 제공할 수 있다. 메모리 시스템(1000)의 각 구성요소들은 버스(600)를 통하여 정보를 서로 교환할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 불휘발성 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 비트 라인 선택 회로
140: 데이터 입출력 회로 150: 제어 회로
160: 제1 전압 생성기 161: 스위치
170: 제2 전압 생성기 M1~Ma: 메인 메모리 영역들
D1~Da: 더미 메모리 영역들 MX1~MXa: 메인 선택 회로들
DX1~DXa: 더미 선택 회로들

Claims (10)

  1. 복수의 메인 비트 라인들에 연결된 메인 메모리 영역 및 더미 비트 라인에 연결된 더미 메모리 영역을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들 및 복수의 소스 라인들을 통하여 상기 메모리 셀 어레이에 연결된 로우 디코더;
    프로그램 시간 동안 상기 복수의 메인 비트 라인들 중 적어도 하나의 메인 비트 라인을 선택하고, 상기 프로그램 시간 이후에 다른 메인 비트 라인을 선택하기 위한 열 어드레스 변환 시간 동안 상기 더미 비트 라인을 선택하는 비트 라인 선택 회로;
    복수의 데이터 라인들을 통하여 상기 비트 라인 선택 회로에 연결되는 데이터 입출력 회로;
    어드레스 및 커맨드에 기초하여, 상기 로우 디코더 및 상기 비트 라인 선택 회로를 제어하는 제어 회로; 및
    상기 프로그램 시간 및 상기 열 어드레스 변환 시간 동안 상기 복수의 소스 라인들 중 선택된 소스 라인에 인가되는 소스 라인 전압을 상기 로우 디코더로 출력하는 전압 생성기를 포함하는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 비트 라인 선택 회로는,
    상기 프로그램 시간 동안 상기 선택된 적어도 하나의 메인 비트 라인을 통하여 흐르는 전류를 상기 데이터 입출력 회로로 전달하는 메인 선택 회로; 및
    상기 열 어드레스 변환 시간 동안 상기 더미 비트 라인을 통하여 흐르는 전류를 상기 데이터 입출력 회로로 전달하는 더미 선택 회로를 포함하는 불휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 메인 선택 회로는 상기 복수의 데이터 라인들 중 제1 데이터 라인 및 상기 복수의 메인 비트 라인들에 연결되고,
    상기 더미 선택 회로는 상기 복수의 데이터 라인들 중 제2 데이터 라인 및 상기 더미 비트 라인에 연결되는 불휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 더미 선택 회로는,
    입력 데이터의 값에 의존하여 상기 더미 비트 라인을 통하여 흐르는 상기 전류를 상기 데이터 입출력 회로로 전달하는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 데이터 입출력 회로는,
    상기 복수의 데이터 라인들 중 제1 데이터 라인에 연결되고, 입력 데이터의 제1 값에 기초하여 상기 선택된 적어도 하나의 메인 비트 라인 및 상기 제1 데이터 라인을 통하여 흐르는 전류를 통과시키는 제1 데이터 버퍼; 및
    상기 복수의 데이터 라인들 중 제2 데이터 라인에 연결되고, 상기 입력 데이터의 제2 값에 응답하여 상기 더미 비트 라인 및 상기 제2 데이터 라인을 통하여 흐르는 전류를 통과시키는 제2 데이터 버퍼를 포함하는 불휘발성 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 데이터 버퍼 및 상기 제2 데이터 버퍼는 상기 열 어드레스 변환 시간 동안 상기 제2 값을 수신하는 불휘발성 메모리 장치.
  7. 제5 항에 있어서,
    상기 제1 데이터 버퍼는 상기 제1 값에 응답하여 접지 전압을 상기 제1 데이터 라인 및 상기 선택된 적어도 하나의 메인 비트 라인에 제공하고,
    상기 제2 데이터 버퍼는 상기 제1 값을 상기 제2 값으로 반전시키고, 상기 반전된 제2 값에 응답하여 공급 전압을 상기 제2 데이터 라인 및 상기 더미 비트 라인에 제공하는 불휘발성 메모리 장치.
  8. 제5 항에 있어서,
    상기 제1 데이터 버퍼는 상기 제2 값에 응답하여 공급 전압을 상기 제1 데이터 라인 및 상기 선택된 적어도 하나의 메인 비트 라인에 제공하고,
    상기 제2 데이터 버퍼는 상기 제2 값을 상기 제1 값으로 반전시키고, 상기 반전된 제1 값에 응답하여 접지 전압을 상기 제2 데이터 라인 및 상기 더미 비트 라인에 제공하는 불휘발성 메모리 장치.
  9. 복수의 워드 라인들 및 복수의 소스 라인들의 진행 방향으로 배열되는 제1 메인 메모리 영역, 제1 더미 메모리 영역, 제2 메인 메모리 영역, 및 제2 더미 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들 및 상기 복수의 소스 라인들을 통하여 상기 메모리 셀 어레이에 연결되는 로우 디코더;
    제1 비트 라인들을 통하여 상기 제1 메인 메모리 영역에 연결된 제1 선택 회로, 제1 더미 비트 라인을 통하여 상기 제1 더미 메모리 영역에 연결된 제2 선택 회로, 제2 비트 라인들을 통하여 상기 제2 메인 메모리 영역에 연결된 제3 선택 회로, 제2 더미 비트 라인을 통하여 상기 제2 더미 메모리 영역에 연결된 제4 선택 회로를 포함하는 비트 라인 선택 회로;
    입력 데이터의 제1 값에 기초하여 상기 제1 선택 회로 및 상기 제3 선택 회로로부터 전달되는 전류를 통과시키고, 상기 입력 데이터의 제2 값에 기초하여 상기 제2 선택 회로 및 상기 제4 선택 회로로부터 전달되는 전류를 통과시키는 데이터 입출력 회로; 및
    상기 복수의 워드 라인들 중 선택된 워드 라인의 프로그램 동작 동안, 상기 워드 라인 전압 및 상기 소스 라인 전압의 출력을 유지하는 전압 생성기를 포함하는 불휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 및 제2 메인 메모리 영역들의 프로그램 시간 동안, 상기 제1 선택 회로는 상기 제1 비트 라인들 중 적어도 하나를 선택하고 상기 제3 선택 회로는 상기 제2 비트 라인들 중 적어도 하나를 선택하고,
    상기 프로그램 시간 이후에 상기 제1 및 제2 비트 라인들 중 다른 비트 라인을 선택하기 위한 열 어드레스 변환 시간 동안, 상기 제2 선택 회로는 상기 제1 더미 비트 라인을 선택하고, 상기 제4 선택 회로는 상기 제2 더미 비트 라인을 선택하는 불휘발성 메모리 장치.

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